JP2000082810A - 炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子 - Google Patents
炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子Info
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- JP2000082810A JP2000082810A JP10252207A JP25220798A JP2000082810A JP 2000082810 A JP2000082810 A JP 2000082810A JP 10252207 A JP10252207 A JP 10252207A JP 25220798 A JP25220798 A JP 25220798A JP 2000082810 A JP2000082810 A JP 2000082810A
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Abstract
(57)【要約】
【課題】ＳｉＣからなるトレンチ型ＭＯＳ半導体素子を
１枚のフォトマスクを用いてセルフアラインで製造す
る。 【解決手段】多結晶シリコン膜のパターンをマスクと
する不純物イオン注入によりｎ+ ソース領域を形成し、
その多結晶シリコン膜を熱酸化した酸化膜パターンをマ
スクとするトレンチを形成する。酸化により膜厚が厚く
なった分だけ端が前進するので、ｎ+ ソース領域とトレ
ンチとが、自己整合して形成され、均一なチャネル抵抗
をもつＭＯＳ半導体素子が製造できる。 ゲート電極層となる多結晶シリコン膜を熱酸化した酸
化膜を、ゲート電極層上の層間絶縁膜とする。
１枚のフォトマスクを用いてセルフアラインで製造す
る。 【解決手段】多結晶シリコン膜のパターンをマスクと
する不純物イオン注入によりｎ+ ソース領域を形成し、
その多結晶シリコン膜を熱酸化した酸化膜パターンをマ
スクとするトレンチを形成する。酸化により膜厚が厚く
なった分だけ端が前進するので、ｎ+ ソース領域とトレ
ンチとが、自己整合して形成され、均一なチャネル抵抗
をもつＭＯＳ半導体素子が製造できる。 ゲート電極層となる多結晶シリコン膜を熱酸化した酸
化膜を、ゲート電極層上の層間絶縁膜とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料として
炭化けい素を用い、金属−酸化膜−半導体（ＭＯＳ）構
造のゲートをもつ電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）等のＭＯＳ半導体素子、中でもゲート電極
をトレンチに埋め込んだタイプのトレンチ型ＭＯＳ半導
体素子の製造方法およびトレンチ型ＭＯＳ半導体素子に
関する。
炭化けい素を用い、金属−酸化膜−半導体（ＭＯＳ）構
造のゲートをもつ電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）等のＭＯＳ半導体素子、中でもゲート電極
をトレンチに埋め込んだタイプのトレンチ型ＭＯＳ半導
体素子の製造方法およびトレンチ型ＭＯＳ半導体素子に
関する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと記す）は、バ
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、特に
高温、電力用への適用が重要と考えられている材料であ
り、次世代の電力用半導体素子として期待されている。
これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれ
る単結晶ウェハを用いて様々な電子デバイスへ応用され
つつあり、特に高温、大電力用素子に適すると考えられ
ている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層
した形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと
称されるベータ相ＳｉＣの結晶でも半導体装置が試作さ
れている。最近では電力用素子としてショットキーダイ
オード、縦形ＭＯＳＦＥＴ、サイリスタなど、あるいは
最も汎用的な半導体装置であるＣＭＯＳ−ＩＣが試作さ
れ、その特性から従来のＳｉ半導体装置と比較して非常
に特性が良好なことが確認されている。
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、特に
高温、電力用への適用が重要と考えられている材料であ
り、次世代の電力用半導体素子として期待されている。
これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれ
る単結晶ウェハを用いて様々な電子デバイスへ応用され
つつあり、特に高温、大電力用素子に適すると考えられ
ている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層
した形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと
称されるベータ相ＳｉＣの結晶でも半導体装置が試作さ
れている。最近では電力用素子としてショットキーダイ
オード、縦形ＭＯＳＦＥＴ、サイリスタなど、あるいは
最も汎用的な半導体装置であるＣＭＯＳ−ＩＣが試作さ
れ、その特性から従来のＳｉ半導体装置と比較して非常
に特性が良好なことが確認されている。
【０００３】ＳｉＣは将来、電力用半導体素子への応用
が期待される半導体材料であり、その重要な応用例が縦
形ＭＯＳＦＥＴと考えられていて、トレンチ型やプレー
ナ型の縦形ＭＯＳＦＥＴが試作されている。本発明は、
トレンチ内にＭＯＳ型のゲートを埋め込んだタイプのト
レンチ型と呼ばれるＭＯＳ半導体素子に関するものであ
る。
が期待される半導体材料であり、その重要な応用例が縦
形ＭＯＳＦＥＴと考えられていて、トレンチ型やプレー
ナ型の縦形ＭＯＳＦＥＴが試作されている。本発明は、
トレンチ内にＭＯＳ型のゲートを埋め込んだタイプのト
レンチ型と呼ばれるＭＯＳ半導体素子に関するものであ
る。
【０００４】まずこれまでのＳｉＣトレンチ型ＭＯＳＦ
ＥＴの例を示す。図４はＳｉＣトレンチ型ＭＯＳＦＥＴ
の単位セルの部分断面図である［例えば、Weitzel,C.W.
他：IEEE Trans. on Electron Devices,vol.43, No.10,
pp.1732-1741 (1996)、Agarwal,A.K.他: Abstract of
Int. Conf. Silicon Carbide, III-nitrides and Relat
ed Materials (1997) pp.156-157 参照］。
ＥＴの例を示す。図４はＳｉＣトレンチ型ＭＯＳＦＥＴ
の単位セルの部分断面図である［例えば、Weitzel,C.W.
他：IEEE Trans. on Electron Devices,vol.43, No.10,
pp.1732-1741 (1996)、Agarwal,A.K.他: Abstract of
Int. Conf. Silicon Carbide, III-nitrides and Relat
ed Materials (1997) pp.156-157 参照］。
【０００５】ｎ+ サブストレート層１１ａ上にｎドリフ
ト層１１ｂ、ｐベース層１２が積層され、そのｐベース
層１２の表面層にｎ+ ソース領域１３が形成されてい
る。ｎ + ソース領域１３の表面からｎドリフト層１１ｂ
に達するトレンチ１４が設けられ、そのトレンチ１４内
にゲート絶縁膜１５を介してゲート電極層１６が埋め込
まれている。ｎ+ ソース領域１３とｐベース層１２とに
共通に接触してソース電極１７、ｎ+ サブストレート層
１１ａの裏面にドレイン電極１８が設けられている。図
示されない部分でゲート電極層１６に接して金属のゲー
ト電極が設けられる。
ト層１１ｂ、ｐベース層１２が積層され、そのｐベース
層１２の表面層にｎ+ ソース領域１３が形成されてい
る。ｎ + ソース領域１３の表面からｎドリフト層１１ｂ
に達するトレンチ１４が設けられ、そのトレンチ１４内
にゲート絶縁膜１５を介してゲート電極層１６が埋め込
まれている。ｎ+ ソース領域１３とｐベース層１２とに
共通に接触してソース電極１７、ｎ+ サブストレート層
１１ａの裏面にドレイン電極１８が設けられている。図
示されない部分でゲート電極層１６に接して金属のゲー
ト電極が設けられる。
【０００６】この構造では、ゲート電極またはゲート電
極層１６に電圧を印加すると、ゲート電極層１６に面し
たｐベース層１２の表面層に反転層が形成され、ソース
電極１７、ドレイン電極１８間が導通する。また、ゲー
ト電極の印加電圧を取り除くことによって、ドレイン電
極１８とソース電極１７との間が遮断されて、スイッチ
ング機能を示すことになる。電流遮断状態ではｐベース
層１２とｎドリフト層１１ｂとの間のｐｎ接合を中心に
して空乏層が広がって、大きな電圧を維持することがで
きる。これが簡単なトレンチ型ＭＯＳＦＥＴの動作であ
る。
極層１６に電圧を印加すると、ゲート電極層１６に面し
たｐベース層１２の表面層に反転層が形成され、ソース
電極１７、ドレイン電極１８間が導通する。また、ゲー
ト電極の印加電圧を取り除くことによって、ドレイン電
極１８とソース電極１７との間が遮断されて、スイッチ
ング機能を示すことになる。電流遮断状態ではｐベース
層１２とｎドリフト層１１ｂとの間のｐｎ接合を中心に
して空乏層が広がって、大きな電圧を維持することがで
きる。これが簡単なトレンチ型ＭＯＳＦＥＴの動作であ
る。
【０００７】ＳｉＣでは、熱拡散による深い不純物領域
の形成が非常に困難であるため、エピタキシャル成長に
よりｐベース層を形成し、トレンチ１４内にゲート電極
層１６を埋め込んだ形のトレンチ型ＭＯＳＦＥＴが多数
試作されている。ＭＯＳＦＥＴでは、また反転層の長さ
（チャネル長と呼ばれる）の厳密な制御が求められる
が、トレンチ型ＭＯＳＦＥＴでは、そのチャネル長がｐ
ベース層１２の厚さによってほぼ規定されるので、容易
に制御ができるという点ですぐれている。また、トレン
チ構造では図から容易に想像できるように、表面の利用
効率が良く、チャネル領域を広くとることができ、かつ
微細な構造が形成できることがその特長である。
の形成が非常に困難であるため、エピタキシャル成長に
よりｐベース層を形成し、トレンチ１４内にゲート電極
層１６を埋め込んだ形のトレンチ型ＭＯＳＦＥＴが多数
試作されている。ＭＯＳＦＥＴでは、また反転層の長さ
（チャネル長と呼ばれる）の厳密な制御が求められる
が、トレンチ型ＭＯＳＦＥＴでは、そのチャネル長がｐ
ベース層１２の厚さによってほぼ規定されるので、容易
に制御ができるという点ですぐれている。また、トレン
チ構造では図から容易に想像できるように、表面の利用
効率が良く、チャネル領域を広くとることができ、かつ
微細な構造が形成できることがその特長である。
【０００８】次にその製造工程について工程順の断面図
を示した図５（ａ）〜（ｅ）および図６（ａ）〜（ｄ）
を用いて説明する。まずｎ+ サブストレート１１ａ上に
ｎドリフト層１１ｂ、ｐベース層１２をエピタキシャル
成長したＳｉＣウェハを準備し、熱酸化し酸化膜６ａを
形成する［図５（ａ）］。
を示した図５（ａ）〜（ｅ）および図６（ａ）〜（ｄ）
を用いて説明する。まずｎ+ サブストレート１１ａ上に
ｎドリフト層１１ｂ、ｐベース層１２をエピタキシャル
成長したＳｉＣウェハを準備し、熱酸化し酸化膜６ａを
形成する［図５（ａ）］。
【０００９】フォトリソグラフィによりパターン形成し
て第一マスクＭ１とした後、ｎ+ ソース領域１３を形成
するため約１０００℃の高温で、窒素（以下Ｎと記す）
イオン５ａを注入する［同図（ｂ）］。５ｂは注入され
たＮ原子である。加速電圧は３０〜４００ｋｅＶ、総ド
ーズ量は約５×１０15ｃｍ-2である。ｎ型不純物となる
不純物としてはＮの他に燐（以下Ｐと記す）などを用い
ることができる。
て第一マスクＭ１とした後、ｎ+ ソース領域１３を形成
するため約１０００℃の高温で、窒素（以下Ｎと記す）
イオン５ａを注入する［同図（ｂ）］。５ｂは注入され
たＮ原子である。加速電圧は３０〜４００ｋｅＶ、総ド
ーズ量は約５×１０15ｃｍ-2である。ｎ型不純物となる
不純物としてはＮの他に燐（以下Ｐと記す）などを用い
ることができる。
【００１０】第一マスクＭ１を除去し、約１６００℃、
１時間の熱処理をおこない、注入した不純物濃度を活性
化する。これにより、ｎ+ ソース領域１３が形成される
［同図（ｃ）］。先に述べたようにＳｉＣでは不純物の
拡散が殆ど起きないが、イオン注入時の加速電圧の調節
により、不純物領域の形成される深さを制御することが
できる。
１時間の熱処理をおこない、注入した不純物濃度を活性
化する。これにより、ｎ+ ソース領域１３が形成される
［同図（ｃ）］。先に述べたようにＳｉＣでは不純物の
拡散が殆ど起きないが、イオン注入時の加速電圧の調節
により、不純物領域の形成される深さを制御することが
できる。
【００１１】次にフォトレジストを塗布し、第二のフォ
トリソグラフィによりパターン形成して第二マスクＭ２
とし、ドライエッチングによりトレンチ１４を形成する
［同図（ｄ）］。第二マスクＭ２を除去し、熱酸化して
表面およびトレンチ１４の内面にゲート酸化膜１５とな
る酸化膜を形成し、次いで減圧ＣＶＤ法により多結晶シ
リコン膜１を堆積する［同図（ｅ）］。このとき多結晶
シリコン膜１の厚さはトレンチ１４を十分に埋め、炭化
けい素基板上にも堆積する程度とする。
トリソグラフィによりパターン形成して第二マスクＭ２
とし、ドライエッチングによりトレンチ１４を形成する
［同図（ｄ）］。第二マスクＭ２を除去し、熱酸化して
表面およびトレンチ１４の内面にゲート酸化膜１５とな
る酸化膜を形成し、次いで減圧ＣＶＤ法により多結晶シ
リコン膜１を堆積する［同図（ｅ）］。このとき多結晶
シリコン膜１の厚さはトレンチ１４を十分に埋め、炭化
けい素基板上にも堆積する程度とする。
【００１２】この状態で全面を反応性イオンエッチング
（以下ＲＩＥと記す）すると、表面の多結晶シリコン膜
１が除去され、図のようにトレンチ１４内部にのみ多結
晶シリコン膜が残されて、ゲート電極層１６となる［図
６（ａ）］。プラズマＣＶＤ法により、ほう素燐シリカ
ガラス２を成膜する［同図（ｂ）］。
（以下ＲＩＥと記す）すると、表面の多結晶シリコン膜
１が除去され、図のようにトレンチ１４内部にのみ多結
晶シリコン膜が残されて、ゲート電極層１６となる［図
６（ａ）］。プラズマＣＶＤ法により、ほう素燐シリカ
ガラス２を成膜する［同図（ｂ）］。
【００１３】フォトリソグラフィによりパターン形成し
て、トレンチ１４内のゲート電極層１６上に層間絶縁膜
１９を残し［同図（ｃ）］、最後に金属膜を蒸着、パタ
ーン形成してソース電極１７および図示されないドレイ
ン電極１８を形成する［同図（ｄ）］。さきにも少し触
れたが、このプロセスで重要なのは、エピタキシャル成
長により、厚さの厚いｐベース層１２が形成できること
と、ｐベース層１２の厚さ（正確にはそれからｎ+ ソー
ス領域１３の厚さを引いたもの）がＭＯＳＦＥＴのチャ
ネル長となっている点であり、すなわち一種のセルフア
ライン（自己整合）工程となっていて、チャネル長の制
御が容易にできるという特長である。
て、トレンチ１４内のゲート電極層１６上に層間絶縁膜
１９を残し［同図（ｃ）］、最後に金属膜を蒸着、パタ
ーン形成してソース電極１７および図示されないドレイ
ン電極１８を形成する［同図（ｄ）］。さきにも少し触
れたが、このプロセスで重要なのは、エピタキシャル成
長により、厚さの厚いｐベース層１２が形成できること
と、ｐベース層１２の厚さ（正確にはそれからｎ+ ソー
ス領域１３の厚さを引いたもの）がＭＯＳＦＥＴのチャ
ネル長となっている点であり、すなわち一種のセルフア
ライン（自己整合）工程となっていて、チャネル長の制
御が容易にできるという特長である。
【００１４】
【発明が解決しようとする課題】ＳｉＣ縦型ＭＯＳ半導
体素子では、非常に優れた特性が期待されるものの、実
際にはこれまであまり良好な特性が実現していないか、
または実際には製造されていない。その原因の一つは製
造プロセスに、微細加工の可能なセルフアライン（自己
整合）工程が考案されておらず、精密なチャネル密度の
制御が実現されていないことにあった。
体素子では、非常に優れた特性が期待されるものの、実
際にはこれまであまり良好な特性が実現していないか、
または実際には製造されていない。その原因の一つは製
造プロセスに、微細加工の可能なセルフアライン（自己
整合）工程が考案されておらず、精密なチャネル密度の
制御が実現されていないことにあった。
【００１５】Ｓｉでは、ｐ型不純物とｎ型不純物とを同
一のマスクにより選択的に導入し、熱拡散することによ
って、精密なチャネル長が実現される。すなわちＭＯＳ
ＦＥＴの特性を左右するチャネルの寸法が、非常に精密
に制御可能で、歩留まり良くＭＯＳＦＥＴを作ることが
できる。これに対し、ＳｉＣでは不純物の拡散が殆ど起
きないため、Ｓｉ半導体のような二重拡散ＭＯＳ(D-MO
S) 構造が、容易に実現できない。先に述べたようにト
レンチ型のＭＯＳＦＥＴにおいては、チャネル長がほぼ
ｐベース層１２の厚さで決まるため均一にはなる。しか
し、図４は少し極端に表現しているが、ｎ+ ソース領域
１３とトレンチ１４とは、それぞれ別のフォトリソグラ
フィ工程でおこなわれるために、ｎ+ ソース領域１３の
サイズにバラツキを生じることが避けられない。更にゲ
ート電極層１６上の層間絶縁膜１９のパターン形成もｎ
+ ソース領域１３の形成とは別におこなわれるため、ｎ
+ ソース領域１３のサイズは、両者のマスクずれによる
不均一化の要因をもつことになる。
一のマスクにより選択的に導入し、熱拡散することによ
って、精密なチャネル長が実現される。すなわちＭＯＳ
ＦＥＴの特性を左右するチャネルの寸法が、非常に精密
に制御可能で、歩留まり良くＭＯＳＦＥＴを作ることが
できる。これに対し、ＳｉＣでは不純物の拡散が殆ど起
きないため、Ｓｉ半導体のような二重拡散ＭＯＳ(D-MO
S) 構造が、容易に実現できない。先に述べたようにト
レンチ型のＭＯＳＦＥＴにおいては、チャネル長がほぼ
ｐベース層１２の厚さで決まるため均一にはなる。しか
し、図４は少し極端に表現しているが、ｎ+ ソース領域
１３とトレンチ１４とは、それぞれ別のフォトリソグラ
フィ工程でおこなわれるために、ｎ+ ソース領域１３の
サイズにバラツキを生じることが避けられない。更にゲ
ート電極層１６上の層間絶縁膜１９のパターン形成もｎ
+ ソース領域１３の形成とは別におこなわれるため、ｎ
+ ソース領域１３のサイズは、両者のマスクずれによる
不均一化の要因をもつことになる。
【００１６】このような様々な原因で、トレンチ型のＭ
ＯＳＦＥＴにおいても、チャネル抵抗としてはバラツキ
が非常に大きなものとなっていて、素子全体のオン抵抗
は、期待されたようなＳｉＣ本来のものが得られていな
かった。また、ＳｉＣではイオン注入した不純物の活性
化率が悪く、これを向上させるために、１０００℃以上
での高温のイオン注入を実施することが必要なため、レ
ジストがイオン注入のマスクとして使用できないこと、
注入した不純物の活性化のために１５００℃以上と高温
の処理を必要とするため、酸化膜やポリシリコンなどの
材料が熱処理に耐えられないという問題もある。
ＯＳＦＥＴにおいても、チャネル抵抗としてはバラツキ
が非常に大きなものとなっていて、素子全体のオン抵抗
は、期待されたようなＳｉＣ本来のものが得られていな
かった。また、ＳｉＣではイオン注入した不純物の活性
化率が悪く、これを向上させるために、１０００℃以上
での高温のイオン注入を実施することが必要なため、レ
ジストがイオン注入のマスクとして使用できないこと、
注入した不純物の活性化のために１５００℃以上と高温
の処理を必要とするため、酸化膜やポリシリコンなどの
材料が熱処理に耐えられないという問題もある。
【００１７】以上の問題に鑑み本発明の目的は、チャネ
ル抵抗が均一であり、かつ容易に高耐圧できる炭化けい
素トレンチ型ＭＯＳ半導体素子の製造方法および炭化け
い素トレンチ型ＭＯＳ半導体素子を提供することにあ
る。
ル抵抗が均一であり、かつ容易に高耐圧できる炭化けい
素トレンチ型ＭＯＳ半導体素子の製造方法および炭化け
い素トレンチ型ＭＯＳ半導体素子を提供することにあ
る。
【００１８】
【課題を解決するための手段】上記課題解決のため本発
明は、炭化けい素サブストレート上に積層された炭化け
い素からなる第一導電型ドリフト層および第二導電型ベ
ース層と、その第二導電型ベース層の表面層にマスクに
より選択的に互いに隔離して形成された第一導電型ソー
ス領域と、第一導電型ソース領域の表面から掘り下げら
れた第一導電型ドリフト層に達するトレンチと、そのト
レンチ内にゲート絶縁膜を介して埋め込まれたゲート電
極層と、第一導電型ソース領域と第二導電型ベース層と
の表面に共通に接触して設けられたソース電極と、炭化
けい素サブストレートの裏面に設けられたドレイン電極
とを有する炭化けい素トレンチ型ＭＯＳ半導体素子の製
造方法において、多結晶シリコン膜とそれを酸化した酸
化膜をマスクとし、酸化によるマスク端の移動を利用し
て整合した第一導電型ソース領域とトレンチとの形成を
おこなうものとする。
明は、炭化けい素サブストレート上に積層された炭化け
い素からなる第一導電型ドリフト層および第二導電型ベ
ース層と、その第二導電型ベース層の表面層にマスクに
より選択的に互いに隔離して形成された第一導電型ソー
ス領域と、第一導電型ソース領域の表面から掘り下げら
れた第一導電型ドリフト層に達するトレンチと、そのト
レンチ内にゲート絶縁膜を介して埋め込まれたゲート電
極層と、第一導電型ソース領域と第二導電型ベース層と
の表面に共通に接触して設けられたソース電極と、炭化
けい素サブストレートの裏面に設けられたドレイン電極
とを有する炭化けい素トレンチ型ＭＯＳ半導体素子の製
造方法において、多結晶シリコン膜とそれを酸化した酸
化膜をマスクとし、酸化によるマスク端の移動を利用し
て整合した第一導電型ソース領域とトレンチとの形成を
おこなうものとする。
【００１９】多結晶シリコン膜の端部では、酸化は横方
向にも進行するので、酸化により多結晶シリコン膜のパ
ターンの端が前進する。その前進量は一定であり、それ
を利用して不純物領域と自己整合したトレンチの形成が
でき、しかも特別なフォトリゾグラフィ工程が不要であ
る。具体的な工程としては、炭化けい素サブストレート
上に炭化けい素からなる第一導電型ドリフト層および第
二導電型ベース層がエピタキシャル成長により積層され
た基板を用い、その第二導電型ベース層の表面上に多結
晶シリコン膜からなる第一のマスクを形成して第一導電
型ソース領域のための第一導電型不純物を選択的にイオ
ン注入する工程と、第一のマスクを酸化した後その酸化
膜の薄い部分をエッチングして第二のマスクを形成して
選択的エッチングによりトレンチを形成する工程と、第
一、第二のマスクを除去する工程と、注入した不純物を
活性化するための熱処理工程と、熱酸化によりトレンチ
内面にゲート酸化膜を形成する工程と、トレンチ内にゲ
ート酸化膜を介して第二の多結晶シリコン膜を充填した
後余分な多結晶シリコン膜を除去する工程と、炭化けい
素基板表面およびトレンチ内の多結晶シリコン膜上に絶
縁膜を被覆する工程と、絶縁膜に接触用の窓を設け金属
膜を蒸着する工程と、その金属膜からなり第二の多結晶
シリコン膜に接触するゲート電極、第一導電型ソース領
域表面に接触するソース電極、炭化けい素サブストレー
トに接触するドレイン電極を形成する工程とからなるも
のとする。
向にも進行するので、酸化により多結晶シリコン膜のパ
ターンの端が前進する。その前進量は一定であり、それ
を利用して不純物領域と自己整合したトレンチの形成が
でき、しかも特別なフォトリゾグラフィ工程が不要であ
る。具体的な工程としては、炭化けい素サブストレート
上に炭化けい素からなる第一導電型ドリフト層および第
二導電型ベース層がエピタキシャル成長により積層され
た基板を用い、その第二導電型ベース層の表面上に多結
晶シリコン膜からなる第一のマスクを形成して第一導電
型ソース領域のための第一導電型不純物を選択的にイオ
ン注入する工程と、第一のマスクを酸化した後その酸化
膜の薄い部分をエッチングして第二のマスクを形成して
選択的エッチングによりトレンチを形成する工程と、第
一、第二のマスクを除去する工程と、注入した不純物を
活性化するための熱処理工程と、熱酸化によりトレンチ
内面にゲート酸化膜を形成する工程と、トレンチ内にゲ
ート酸化膜を介して第二の多結晶シリコン膜を充填した
後余分な多結晶シリコン膜を除去する工程と、炭化けい
素基板表面およびトレンチ内の多結晶シリコン膜上に絶
縁膜を被覆する工程と、絶縁膜に接触用の窓を設け金属
膜を蒸着する工程と、その金属膜からなり第二の多結晶
シリコン膜に接触するゲート電極、第一導電型ソース領
域表面に接触するソース電極、炭化けい素サブストレー
トに接触するドレイン電極を形成する工程とからなるも
のとする。
【００２０】そのようにすれば、多結晶シリコン膜から
なる第一のマスクと、第一のマスクを酸化した後その酸
化膜の薄い部分をエッチングして形成した第二のマスク
とにより、自己整合した不純物領域とトレンチとをもつ
炭化けい素トレンチ型ＭＯＳ半導体素子が製造できる。
また、炭化ケい素サブストレート上に積層された炭化け
い素からなる第一導電型ドリフト層および第二導電型ベ
ース層と、その第二導電型ベース層の表面層にマスクに
より選択的に互いに隔離して形成された第一導電型ソー
ス領域と、第一導電型ソース領域の表面から掘り下げら
れた第一導電型ドリフト層に達するトレンチと、そのト
レンチ内にゲート絶縁膜を介して埋め込まれた多結晶シ
リコン膜からなるゲート電極層と、第一導電型ソース領
域と第二導電型ベース層との表面に共通に接触して設け
られたソース電極と、炭化けい素サブストレートの裏面
に設けられたドレイン電極とを有する炭化けい素トレン
チ型ＭＯＳ半導体素子の製造方法において、ゲート電極
層となる多結晶シリコン膜を熱酸化して、ゲート電極層
上の層間絶縁膜を形成するものとする。
なる第一のマスクと、第一のマスクを酸化した後その酸
化膜の薄い部分をエッチングして形成した第二のマスク
とにより、自己整合した不純物領域とトレンチとをもつ
炭化けい素トレンチ型ＭＯＳ半導体素子が製造できる。
また、炭化ケい素サブストレート上に積層された炭化け
い素からなる第一導電型ドリフト層および第二導電型ベ
ース層と、その第二導電型ベース層の表面層にマスクに
より選択的に互いに隔離して形成された第一導電型ソー
ス領域と、第一導電型ソース領域の表面から掘り下げら
れた第一導電型ドリフト層に達するトレンチと、そのト
レンチ内にゲート絶縁膜を介して埋め込まれた多結晶シ
リコン膜からなるゲート電極層と、第一導電型ソース領
域と第二導電型ベース層との表面に共通に接触して設け
られたソース電極と、炭化けい素サブストレートの裏面
に設けられたドレイン電極とを有する炭化けい素トレン
チ型ＭＯＳ半導体素子の製造方法において、ゲート電極
層となる多結晶シリコン膜を熱酸化して、ゲート電極層
上の層間絶縁膜を形成するものとする。
【００２１】そのようにすれば、容易に緻密な層間絶縁
膜を形成できる。特に、熱酸化した後、全面をエッチン
グして、炭化けい素基板上の部分の酸化膜を除去し、電
極接触領域とする。そのようにすれば、容易に微細なパ
ターンの電極接触領域が形成でき、電極接触領域を設け
るための特別なフォトリソグラフィ工程が不要である。
膜を形成できる。特に、熱酸化した後、全面をエッチン
グして、炭化けい素基板上の部分の酸化膜を除去し、電
極接触領域とする。そのようにすれば、容易に微細なパ
ターンの電極接触領域が形成でき、電極接触領域を設け
るための特別なフォトリソグラフィ工程が不要である。
【００２２】炭化けい素サブストレート上に積層された
炭化けい素からなる第一導電型ドリフト層および第二導
電型ベース層と、その第二導電型ベース層の表面層にマ
スクにより選択的に互いに隔離して形成された第一導電
型ソース領域と、第一導電型ソース領域の表面から掘り
下げられた第一導電型ドリフト層に達するトレンチと、
そのトレンチ内にゲート絶縁膜を介して埋め込まれた多
結晶シリコン膜からなるゲート電極層と、第一導電型ソ
ース領域と第二導電型ベース層との表面に共通に接触し
て設けられたソース電極と、炭化けい素サブストレート
の裏面に設けられたドレイン電極とを有する炭化けい素
トレンチ型ＭＯＳ半導体素子において、ゲート電極層と
なる多結晶シリコン膜を熱酸化して、ゲート電極層上の
層間絶縁膜としたものとする。
炭化けい素からなる第一導電型ドリフト層および第二導
電型ベース層と、その第二導電型ベース層の表面層にマ
スクにより選択的に互いに隔離して形成された第一導電
型ソース領域と、第一導電型ソース領域の表面から掘り
下げられた第一導電型ドリフト層に達するトレンチと、
そのトレンチ内にゲート絶縁膜を介して埋め込まれた多
結晶シリコン膜からなるゲート電極層と、第一導電型ソ
ース領域と第二導電型ベース層との表面に共通に接触し
て設けられたソース電極と、炭化けい素サブストレート
の裏面に設けられたドレイン電極とを有する炭化けい素
トレンチ型ＭＯＳ半導体素子において、ゲート電極層と
なる多結晶シリコン膜を熱酸化して、ゲート電極層上の
層間絶縁膜としたものとする。
【００２３】そのようにすれば、緻密な層間絶縁膜をも
つ炭化けい素トレンチ型ＭＯＳ半導体素子が容易に製造
でき、層間絶縁膜形成のための特別な工程が不要であ
る。
つ炭化けい素トレンチ型ＭＯＳ半導体素子が容易に製造
でき、層間絶縁膜形成のための特別な工程が不要であ
る。
【００２４】
【発明の実施の形態】以下本発明について、実施例を示
しながら詳細に説明する。ただし、図４〜６と共通の部
分、あるいは本発明とかかわりのない部分については説
明を省略する。本発明の重要な応用例としてｎチャネル
ＭＯＳＦＥＴを例に取っているが、導電型を逆にしたｐ
チャネルＭＯＳＦＥＴにも本発明が適応可能なことは勿
論である。なお、ここで説明するＳｉＣは良く知られて
いるように、多くのポリタイプが存在するが、主に６Ｈ
および４Ｈと呼ばれるものを対象としている。
しながら詳細に説明する。ただし、図４〜６と共通の部
分、あるいは本発明とかかわりのない部分については説
明を省略する。本発明の重要な応用例としてｎチャネル
ＭＯＳＦＥＴを例に取っているが、導電型を逆にしたｐ
チャネルＭＯＳＦＥＴにも本発明が適応可能なことは勿
論である。なお、ここで説明するＳｉＣは良く知られて
いるように、多くのポリタイプが存在するが、主に６Ｈ
および４Ｈと呼ばれるものを対象としている。
【００２５】［実施例１］図３は本発明第一の実施例
（以下実施例１と記す。以下同様）にかかるＳｉＣ縦型
ＭＯＳＦＥＴの単位セルの断面図である。ｎ+ ドレイン
層２１ａ上にｎドリフト層２１ｂ、ｐベース層２２が積
層されたウェハにおいて、そのｐベース層２２の表面層
に選択的にｎ+ ソース領域２３が形成されている。ｎ+
ソース領域２３の表面からｎドリフト層２１ｂに達する
トレンチ２４が設けられ、そのトレンチ２４内にゲート
絶縁膜２５を介して多結晶シリコンからなるゲート電極
層２６が埋め込まれている。ｎ+ ソース領域２３とｐベ
ース層２２とに共通に接触してソース電極２７、ｎ+ ド
レイン層２１の裏面にドレイン電極２８が設けられてい
る。２９はゲート電極層２６とソース電極２７とを絶縁
するＳｉ酸化膜の層間絶縁膜である。図示されない部分
でゲート電極層２６に接して金属のゲート電極が設けら
れる。
（以下実施例１と記す。以下同様）にかかるＳｉＣ縦型
ＭＯＳＦＥＴの単位セルの断面図である。ｎ+ ドレイン
層２１ａ上にｎドリフト層２１ｂ、ｐベース層２２が積
層されたウェハにおいて、そのｐベース層２２の表面層
に選択的にｎ+ ソース領域２３が形成されている。ｎ+
ソース領域２３の表面からｎドリフト層２１ｂに達する
トレンチ２４が設けられ、そのトレンチ２４内にゲート
絶縁膜２５を介して多結晶シリコンからなるゲート電極
層２６が埋め込まれている。ｎ+ ソース領域２３とｐベ
ース層２２とに共通に接触してソース電極２７、ｎ+ ド
レイン層２１の裏面にドレイン電極２８が設けられてい
る。２９はゲート電極層２６とソース電極２７とを絶縁
するＳｉ酸化膜の層間絶縁膜である。図示されない部分
でゲート電極層２６に接して金属のゲート電極が設けら
れる。
【００２６】主なディメンジョンの一例は、次のような
値である。ｎ+ ドレイン層２１ａの不純物濃度は１×１
０18ｃｍ-3、厚さ３５０μｍ、ｎドリフト層２１ｂのそ
れは、１×１０16ｃｍ-3、厚さ１０μｍ。ｐベース層２
２の不純物濃度は１×１０18ｃｍ-3、厚さ１μｍで、ｎ
+ ソース領域２３の表面不純物濃度は１×１０19ｃ
ｍ -3、接合深さ０．３μｍで、幅は約２μｍである。ゲ
ート酸化膜２５の厚さは５０ｎｍ、トレンチ１４の幅は
２μｍ、深さ２μｍである。層間絶縁膜２９の厚さは２
μｍである。図の単位セルのピッチは約１０μｍであ
る。
値である。ｎ+ ドレイン層２１ａの不純物濃度は１×１
０18ｃｍ-3、厚さ３５０μｍ、ｎドリフト層２１ｂのそ
れは、１×１０16ｃｍ-3、厚さ１０μｍ。ｐベース層２
２の不純物濃度は１×１０18ｃｍ-3、厚さ１μｍで、ｎ
+ ソース領域２３の表面不純物濃度は１×１０19ｃ
ｍ -3、接合深さ０．３μｍで、幅は約２μｍである。ゲ
ート酸化膜２５の厚さは５０ｎｍ、トレンチ１４の幅は
２μｍ、深さ２μｍである。層間絶縁膜２９の厚さは２
μｍである。図の単位セルのピッチは約１０μｍであ
る。
【００２７】図４の従来のＳｉＣ縦型ＭＯＳＦＥＴ素子
と違っている点は、ｎ+ ソース領域４３とトレンチ２４
とが完全に整合して設けられている点と、ゲート電極層
２６上の層間絶縁膜２９がＳｉ酸化膜である点である。
その動作は、基本的には変わらない。すなわち、ゲート
電極層２６に正の電圧を印加することによって、チャネ
ル領域３０に反転層を生じ、ドレイン電極２８、ソース
電極２７間が導通して、電流が流れ、その電圧を取り除
くと、遮断される。
と違っている点は、ｎ+ ソース領域４３とトレンチ２４
とが完全に整合して設けられている点と、ゲート電極層
２６上の層間絶縁膜２９がＳｉ酸化膜である点である。
その動作は、基本的には変わらない。すなわち、ゲート
電極層２６に正の電圧を印加することによって、チャネ
ル領域３０に反転層を生じ、ドレイン電極２８、ソース
電極２７間が導通して、電流が流れ、その電圧を取り除
くと、遮断される。
【００２８】図２（ａ）ないし（ｆ）および図３（ａ）
ないし（ｅ）は、図１の本発明実施例のＳｉＣ縦型ＵＭ
ＯＳＦＥＴの製造方法を説明するための製造工程順の表
面近傍の部分断面図である。以下順に説明する。先ず、
ｎ+ ドレイン層２１ａとなるｎ+ サブストレート上に、
ｎドリフト層２１ｂとなる燐ドープのｎ型層、ｐベース
層２２となるほう素ドープｐ型層をエピタキシャル成長
により形成した４Ｈ−ＳｉＣエピタキシャルウェハを準
備する。ｎドリフト層１１ｂは耐圧によって設計される
不純物濃度、厚さに設定される。例えば１０００Ｖ耐圧
では厚さが約１０μｍ、濃度が１ｘ１０16ｃｍ-3であ
る。ｐベース層１２は、必ずしもエピ成長ではなく、ほ
う素（以下Ｂと記す）やアルミニウム（以下Ａｌと記
す）のイオン注入により形成してもよい。ｐベース層２
２の厚さは動作時にチャネルの長さとなるため、素子の
定格によるが１〜２μｍ程度である。そのｐベース層２
２の表面上に、パイロジェニック法により１１００℃で
５時間、熱酸化し厚さ約３０ｎｍの薄いバッファー酸化
膜６ａを成長した後、減圧ＣＶＤ法により厚さ１．５μ
ｍの多結晶シリコン膜１ａを堆積する［図２（ａ）］。
バッファー酸化膜６ａは、次工程で多結晶シリコン膜１
をエッチングする際、そのエッチング検出をするため、
および、ｐベース層２２までエッチングしてしまわない
ためである。工程の工夫によっては、バッファー酸化膜
６ａを設けなくともよい。多結晶シリコン膜１ａの厚さ
は通常１〜２μｍとする。多結晶シリコン膜１ａは後工
程で熱酸化すると、酸化膜の５０％の厚さ、例えば熱酸
化膜が１μｍであれば０．５μｍが消費されるので、そ
の分を考慮に入れて始めの膜厚を設定する。
ないし（ｅ）は、図１の本発明実施例のＳｉＣ縦型ＵＭ
ＯＳＦＥＴの製造方法を説明するための製造工程順の表
面近傍の部分断面図である。以下順に説明する。先ず、
ｎ+ ドレイン層２１ａとなるｎ+ サブストレート上に、
ｎドリフト層２１ｂとなる燐ドープのｎ型層、ｐベース
層２２となるほう素ドープｐ型層をエピタキシャル成長
により形成した４Ｈ−ＳｉＣエピタキシャルウェハを準
備する。ｎドリフト層１１ｂは耐圧によって設計される
不純物濃度、厚さに設定される。例えば１０００Ｖ耐圧
では厚さが約１０μｍ、濃度が１ｘ１０16ｃｍ-3であ
る。ｐベース層１２は、必ずしもエピ成長ではなく、ほ
う素（以下Ｂと記す）やアルミニウム（以下Ａｌと記
す）のイオン注入により形成してもよい。ｐベース層２
２の厚さは動作時にチャネルの長さとなるため、素子の
定格によるが１〜２μｍ程度である。そのｐベース層２
２の表面上に、パイロジェニック法により１１００℃で
５時間、熱酸化し厚さ約３０ｎｍの薄いバッファー酸化
膜６ａを成長した後、減圧ＣＶＤ法により厚さ１．５μ
ｍの多結晶シリコン膜１ａを堆積する［図２（ａ）］。
バッファー酸化膜６ａは、次工程で多結晶シリコン膜１
をエッチングする際、そのエッチング検出をするため、
および、ｐベース層２２までエッチングしてしまわない
ためである。工程の工夫によっては、バッファー酸化膜
６ａを設けなくともよい。多結晶シリコン膜１ａの厚さ
は通常１〜２μｍとする。多結晶シリコン膜１ａは後工
程で熱酸化すると、酸化膜の５０％の厚さ、例えば熱酸
化膜が１μｍであれば０．５μｍが消費されるので、そ
の分を考慮に入れて始めの膜厚を設定する。
【００２９】フォトリソグラフィと四塩化炭素と酸素の
混合ガス等を用いた反応性イオンエッチング（以下ＲＩ
Ｅと記す）により、多結晶シリコン膜１ａをエッチング
して第一マスクＭ１とした後、約１０００℃の高温で窒
素（以下Ｎと記す）イオン５ａを注入する［同図
（ｂ）］。５ｂは注入されたＮ原子である。これはｎ+
ソース領域４３形成のためであり、加速電圧は３０〜４
００ｋｅＶ、総ドーズ量は約５×１０15ｃｍ-2である。
ｎ型不純物となる不純物としてはＮの他に燐（以下Ｐと
記す）などを用いることができる。高温でイオン注入す
ることにより、活性化率を向上させることができる。但
し、その場合には選択的なイオン注入用のマスクはレジ
ストでは耐えられないので、本実施例のように多結晶シ
リコン膜や、Ｓｉ酸化膜、あるいは金属膜等の耐熱性の
材料を用いねばならない。バッファー酸化膜６ａをも除
去してイオン注入することもできる。
混合ガス等を用いた反応性イオンエッチング（以下ＲＩ
Ｅと記す）により、多結晶シリコン膜１ａをエッチング
して第一マスクＭ１とした後、約１０００℃の高温で窒
素（以下Ｎと記す）イオン５ａを注入する［同図
（ｂ）］。５ｂは注入されたＮ原子である。これはｎ+
ソース領域４３形成のためであり、加速電圧は３０〜４
００ｋｅＶ、総ドーズ量は約５×１０15ｃｍ-2である。
ｎ型不純物となる不純物としてはＮの他に燐（以下Ｐと
記す）などを用いることができる。高温でイオン注入す
ることにより、活性化率を向上させることができる。但
し、その場合には選択的なイオン注入用のマスクはレジ
ストでは耐えられないので、本実施例のように多結晶シ
リコン膜や、Ｓｉ酸化膜、あるいは金属膜等の耐熱性の
材料を用いねばならない。バッファー酸化膜６ａをも除
去してイオン注入することもできる。
【００３０】１３００℃、１時間の熱処理をおこない、
注入した不純物濃度を活性化する。これにより、ｎ+ ソ
ース領域４３が形成される［同図（ｃ）］。先に述べた
ようにＳｉＣでは不純物の拡散が殆ど起きないが、イオ
ン注入時の加速電圧の調節により、不純物領域の形成さ
れる深さを制御することができる。例えばｎ+ ソース領
域４３の接合深さは０．３μｍであるが、加速電圧を高
めて、もっと深くすることもできる。イオン注入深さが
浅いと、注入層が次の熱酸化によって酸化してしまうの
で、ある程度深く注入する方が良い。
注入した不純物濃度を活性化する。これにより、ｎ+ ソ
ース領域４３が形成される［同図（ｃ）］。先に述べた
ようにＳｉＣでは不純物の拡散が殆ど起きないが、イオ
ン注入時の加速電圧の調節により、不純物領域の形成さ
れる深さを制御することができる。例えばｎ+ ソース領
域４３の接合深さは０．３μｍであるが、加速電圧を高
めて、もっと深くすることもできる。イオン注入深さが
浅いと、注入層が次の熱酸化によって酸化してしまうの
で、ある程度深く注入する方が良い。
【００３１】パイロジェニック法により、１１００℃で
５時間、熱酸化して酸化膜６ｂを形成する［同図
（ｄ）］。ここで注意すべきことは多結晶シリコン膜１
ａとＳｉＣ基板の酸化速度が非常に異なっており、Ｓｉ
Ｃ上には極めて薄い酸化膜しか成長しないことである。
例えば、上記の条件では、多結晶シリコン膜１ａでは１
μｍ以上の膜厚、一方ＳｉＣでは３０ｎｍ程度の膜厚と
なる。しかもバッファー酸化膜６ａを残した場合でも、
その部分では膜厚の増分は極めて少ない。
５時間、熱酸化して酸化膜６ｂを形成する［同図
（ｄ）］。ここで注意すべきことは多結晶シリコン膜１
ａとＳｉＣ基板の酸化速度が非常に異なっており、Ｓｉ
Ｃ上には極めて薄い酸化膜しか成長しないことである。
例えば、上記の条件では、多結晶シリコン膜１ａでは１
μｍ以上の膜厚、一方ＳｉＣでは３０ｎｍ程度の膜厚と
なる。しかもバッファー酸化膜６ａを残した場合でも、
その部分では膜厚の増分は極めて少ない。
【００３２】次に、全面をウェットエッチングあるいは
ドライエッチングにより酸化膜６ｂのうちＳｉＣ上の部
分だけ除去し第二マスクＭ２とする。このとき、この第
二マスクＭ２は、多結晶シリコン膜１ａの第一マスクＭ
１を酸化した熱酸化膜６ｂからなるため、先の第一マス
クＭ１と完全に整合したマスクとなる。また、第二マス
クＭ２の端は、熱酸化膜が消費された多結晶シリコン膜
の約二倍の膜厚となるため、図２（ｂ）でＮイオン５ａ
を注入したときの第一マスクＭ１の端よりも前進してい
る。第二マスクＭ２を利用して、四塩化炭素と酸素の混
合ガス等を用いたＲＩＥによりトレンチ２４を形成する
［同図（ｅ）］。トレンチ２４はｐベース層２２を貫通
する程度の深さとする。こうしてフォトリソグラフィに
よるパターニングを行わなくても、ｎ+ ソース領域２３
と整合したトレンチ２４の形成が可能になる。
ドライエッチングにより酸化膜６ｂのうちＳｉＣ上の部
分だけ除去し第二マスクＭ２とする。このとき、この第
二マスクＭ２は、多結晶シリコン膜１ａの第一マスクＭ
１を酸化した熱酸化膜６ｂからなるため、先の第一マス
クＭ１と完全に整合したマスクとなる。また、第二マス
クＭ２の端は、熱酸化膜が消費された多結晶シリコン膜
の約二倍の膜厚となるため、図２（ｂ）でＮイオン５ａ
を注入したときの第一マスクＭ１の端よりも前進してい
る。第二マスクＭ２を利用して、四塩化炭素と酸素の混
合ガス等を用いたＲＩＥによりトレンチ２４を形成する
［同図（ｅ）］。トレンチ２４はｐベース層２２を貫通
する程度の深さとする。こうしてフォトリソグラフィに
よるパターニングを行わなくても、ｎ+ ソース領域２３
と整合したトレンチ２４の形成が可能になる。
【００３３】マスクとして使用した、酸化膜やポリシリ
コンを除去する［同図（ｆ）］。再度１５００℃程度で
熱処理するとイオン注入された窒素がさらに活性化する
ので好ましい。パイロジェニック法により、１１００℃
で５時間、熱酸化しトレンチ２４内面にゲート絶縁膜２
５となる厚さ３０ｎｍの酸化膜６ｃを形成した後、減圧
ＣＶＤ法により多結晶シリコン膜１ｂを堆積し、トレン
チ２４内に充填する［図６（ａ）］。ｐベース層２２の
上部にも多少堆積する。
コンを除去する［同図（ｆ）］。再度１５００℃程度で
熱処理するとイオン注入された窒素がさらに活性化する
ので好ましい。パイロジェニック法により、１１００℃
で５時間、熱酸化しトレンチ２４内面にゲート絶縁膜２
５となる厚さ３０ｎｍの酸化膜６ｃを形成した後、減圧
ＣＶＤ法により多結晶シリコン膜１ｂを堆積し、トレン
チ２４内に充填する［図６（ａ）］。ｐベース層２２の
上部にも多少堆積する。
【００３４】四塩化炭素と酸素の混合ガス等を用いたＲ
ＩＥにより、ＳｉＣ基板上の余分な多結晶シリコン膜１
ｂをエッチングし、トレンチ２４内にだけ残して、ゲー
ト電極層２６とする［同図（ｂ）］。パイロジェニック
法により、１１００℃で５時間、熱酸化しトレンチ２４
内の多結晶シリコン膜１ｂおよびＳｉＣ表面上に酸化膜
６ｄを形成する［同図（ｃ）］。このときも多結晶シリ
コン膜１ｂ上では１μｍ以上の膜厚となり、一方ＳｉＣ
上では３０ｎｍ程度の膜厚となる。
ＩＥにより、ＳｉＣ基板上の余分な多結晶シリコン膜１
ｂをエッチングし、トレンチ２４内にだけ残して、ゲー
ト電極層２６とする［同図（ｂ）］。パイロジェニック
法により、１１００℃で５時間、熱酸化しトレンチ２４
内の多結晶シリコン膜１ｂおよびＳｉＣ表面上に酸化膜
６ｄを形成する［同図（ｃ）］。このときも多結晶シリ
コン膜１ｂ上では１μｍ以上の膜厚となり、一方ＳｉＣ
上では３０ｎｍ程度の膜厚となる。
【００３５】全面をウェットエッチングあるいはドライ
エッチングにより酸化膜６ｄおよび６ｃのうち薄い部
分、すなわちｐベース層２２の上の部分だけ除去して、
電極接触部分を露出させる［同図（ｄ）］。ゲート電極
層２６は厚い酸化膜６ｄに覆われたままとなる。こうし
てフォトリソグラフィによるパターニングを行わなくて
も電極接触のためのコンタクトホールが自動的に形成さ
れる。もちろん、ゲート電極層２６の多結晶シリコン膜
１ｂと金属のゲート電極とを接触させる部分については
別途パターニングにより酸化膜６ｄに開口を設ける必要
があるが、これは微細なパターニングを必要とする部分
ではない。ゲート電極層２６の上および横の酸化膜６ｄ
は、層間絶縁膜２９となる。
エッチングにより酸化膜６ｄおよび６ｃのうち薄い部
分、すなわちｐベース層２２の上の部分だけ除去して、
電極接触部分を露出させる［同図（ｄ）］。ゲート電極
層２６は厚い酸化膜６ｄに覆われたままとなる。こうし
てフォトリソグラフィによるパターニングを行わなくて
も電極接触のためのコンタクトホールが自動的に形成さ
れる。もちろん、ゲート電極層２６の多結晶シリコン膜
１ｂと金属のゲート電極とを接触させる部分については
別途パターニングにより酸化膜６ｄに開口を設ける必要
があるが、これは微細なパターニングを必要とする部分
ではない。ゲート電極層２６の上および横の酸化膜６ｄ
は、層間絶縁膜２９となる。
【００３６】アルミニウム合金膜を蒸着し、パターン形
成して、ソース電極２７および図示されないゲート電極
とする［同図（ｅ）］。この後、ｎ+ サブストレートの
裏面にもドレイン電極を設けるなどしてプロセスを完了
する。上記のような製造方法をとることにより、わずか
１枚のフォトマスクを用いて、図３のＳｉＣトレンチ型
ＭＯＳＦＥＴとすることができる。
成して、ソース電極２７および図示されないゲート電極
とする［同図（ｅ）］。この後、ｎ+ サブストレートの
裏面にもドレイン電極を設けるなどしてプロセスを完了
する。上記のような製造方法をとることにより、わずか
１枚のフォトマスクを用いて、図３のＳｉＣトレンチ型
ＭＯＳＦＥＴとすることができる。
【００３７】実施例のＳｉＣトレンチ型ＭＯＳＦＥＴで
は、図２（ｂ）で形成した多結晶シリコン膜１ａの第一
マスクＭ１によってｎ+ ソース領域２３が規定され、そ
の多結晶シリコン膜１ａを熱酸化し、炭化けい素基板上
の薄い部分を除去した第二マスクＭ２によってトレンチ
２４が規定されているので、両者は整合しており、位置
ずれ等のマスク合わせによる不均一の問題が起こり得な
い。
は、図２（ｂ）で形成した多結晶シリコン膜１ａの第一
マスクＭ１によってｎ+ ソース領域２３が規定され、そ
の多結晶シリコン膜１ａを熱酸化し、炭化けい素基板上
の薄い部分を除去した第二マスクＭ２によってトレンチ
２４が規定されているので、両者は整合しており、位置
ずれ等のマスク合わせによる不均一の問題が起こり得な
い。
【００３８】ｎ+ ソース領域２３のサイズも、チャネル
長と同様にＭＯＳＦＥＴの特性を決定する主たるパラメ
ータであることから、その制御は応用上極めて重要であ
るが、本実施例のＳｉＣトレンチ型ＭＯＳＦＥＴでは、
ほぼｐベース領域２２の厚さできまるチャネル長は勿論
のこと、ｎ+ ソース領域２３のサイズも均一になるの
で、チャネル抵抗が均一になり、安定した特性と高い歩
留まりが得られる。
長と同様にＭＯＳＦＥＴの特性を決定する主たるパラメ
ータであることから、その制御は応用上極めて重要であ
るが、本実施例のＳｉＣトレンチ型ＭＯＳＦＥＴでは、
ほぼｐベース領域２２の厚さできまるチャネル長は勿論
のこと、ｎ+ ソース領域２３のサイズも均一になるの
で、チャネル抵抗が均一になり、安定した特性と高い歩
留まりが得られる。
【００３９】従来、ｎ+ ソース領域２３とトレンチ２４
とが整合していなかったため、広い面積にわたって均一
に形成できるｎ+ ソース領域２３のサイズは５μｍ程度
であったが、本発明により２μｍに縮小したＳｉＣトレ
ンチ型ＭＯＳＦＥＴが実現できた。これによりチャネル
抵抗は約１／２になり、試作した１５００ＶクラスのＭ
ＯＳＦＥＴのオン抵抗は、１０ｍΩ・ｃｍ-2と低い値を
示した。
とが整合していなかったため、広い面積にわたって均一
に形成できるｎ+ ソース領域２３のサイズは５μｍ程度
であったが、本発明により２μｍに縮小したＳｉＣトレ
ンチ型ＭＯＳＦＥＴが実現できた。これによりチャネル
抵抗は約１／２になり、試作した１５００ＶクラスのＭ
ＯＳＦＥＴのオン抵抗は、１０ｍΩ・ｃｍ-2と低い値を
示した。
【００４０】なお、図３（ｂ）迄の工程と、それ以降の
工程とは互いに独立であり、必ずしも併用せず、どちら
か一方のみを適用しても良い。実施例では縦型ＭＯＳＦ
ＥＴを取り上げたが、ＩＧＢＴ、ＭＯＳサイリスタ等の
電圧駆動ＭＯＳパワー素子にも適用できる。また、横型
ＭＯＳＦＥＴにも同様の技術を適用することができる。
工程とは互いに独立であり、必ずしも併用せず、どちら
か一方のみを適用しても良い。実施例では縦型ＭＯＳＦ
ＥＴを取り上げたが、ＩＧＢＴ、ＭＯＳサイリスタ等の
電圧駆動ＭＯＳパワー素子にも適用できる。また、横型
ＭＯＳＦＥＴにも同様の技術を適用することができる。
【００４１】
【発明の効果】以上説明したように本発明によれば、Ｓ
ｉＣＭＯＳ半導体素子の製造方法において、多結晶シリ
コン膜の酸化によるマスク端の移動を利用して、互いに
整合した不純物領域およびトレンチの形成を行うことに
より、精密なパターンを均一に端一した炭化けい素ＭＯ
Ｓ半導体素子を製造することが可能となった。
ｉＣＭＯＳ半導体素子の製造方法において、多結晶シリ
コン膜の酸化によるマスク端の移動を利用して、互いに
整合した不純物領域およびトレンチの形成を行うことに
より、精密なパターンを均一に端一した炭化けい素ＭＯ
Ｓ半導体素子を製造することが可能となった。
【００４２】すなわち、実施例で記載したように一枚の
フォトマスクを用い、他は最初のマスクを利用したマス
クとして、チャネル長だけでなくチャネルサイズも均一
化できて、チャネル抵抗の大幅な低減が図られ、その結
果、オン抵抗の低減に飛躍的な効果がもたらされた。ま
た、ゲート電極層となる多結晶シリコン膜を熱酸化して
層間絶縁膜とすることにより、簡単な工程で微細なコン
タクトホールを形成することが可能となった。
フォトマスクを用い、他は最初のマスクを利用したマス
クとして、チャネル長だけでなくチャネルサイズも均一
化できて、チャネル抵抗の大幅な低減が図られ、その結
果、オン抵抗の低減に飛躍的な効果がもたらされた。ま
た、ゲート電極層となる多結晶シリコン膜を熱酸化して
層間絶縁膜とすることにより、簡単な工程で微細なコン
タクトホールを形成することが可能となった。
【００４３】本発明は、個別のＭＯＳＦＥＴに限らず、
ＣＭＯＳ−ＩＣや他のＳｉＣ半導体素子にも極めて有効
な方法であり、高耐圧、低損失のＳｉＣ半導体装置の製
造を容易にするものである。
ＣＭＯＳ−ＩＣや他のＳｉＣ半導体素子にも極めて有効
な方法であり、高耐圧、低損失のＳｉＣ半導体装置の製
造を容易にするものである。
【図１】（ａ）〜（ｆ）は本発明実施例のトレンチ型Ｍ
ＯＳＦＥＴの製造工程順の断面図
ＯＳＦＥＴの製造工程順の断面図
【図２】（ａ）〜（ｅ）は図１（ｆ）に続く本発明実施
例のトレンチ型ＭＯＳＦＥＴの製造工程順の断面図
例のトレンチ型ＭＯＳＦＥＴの製造工程順の断面図
【図３】本発明実施例のトレンチ型ＭＯＳＦＥＴの部分
断面図
断面図
【図４】従来のトレンチ型ＭＯＳＦＥＴの部分断面図
【図５】（ａ）〜（ｅ）は従来のトレンチ型ＭＯＳＦＥ
Ｔの製造工程順の断面図
Ｔの製造工程順の断面図
【図６】（ａ）〜（ｄ）は図５（ｅ）に続く従来のトレ
ンチ型ＭＯＳＦＥＴの製造工程順の断面図
ンチ型ＭＯＳＦＥＴの製造工程順の断面図
１、１ａ、１ｂ 多結晶シリコン膜 ５ａ 窒素イオン ５ｂ 窒素原子 ６、６ａ、６ｂ、６ｃ、６ｄ 酸化シリコン膜 １１ａ、２１ａ ｎ+ ドレイン層 １１ｂ、２１ｂ ｎドリフト層 １２、２２ ｐベース層 １３、２３ ｎ+ ソース領域 １４、２４ トレンチ １５、２５ ゲート絶縁膜 １６、２６ ゲート電極層 １７、２７ ソース電極 １８、２８ ドレイン電極 １９、２９ 層間絶縁膜 ２０、３０ チャネル領域 Ｍ１ 第一マスク Ｍ２ 第二マスク
Claims (6)
- 【請求項１】炭化けい素サブストレート上に積層された
炭化けい素からなる第一導電型ドリフト層および第二導
電型ベース層と、その第二導電型ベース層の表面層にマ
スクにより選択的に互いに隔離して形成された第一導電
型ソース領域と、第一導電型ソース領域の表面から掘り
下げられた第一導電型ドリフト層に達するトレンチと、
そのトレンチ内にゲート絶縁膜を介して埋め込まれたゲ
ート電極層と、第一導電型ソース領域と第二導電型ベー
ス層との表面に共通に接触して設けられたソース電極
と、炭化けい素サブストレートの裏面に設けられたドレ
イン電極とを有する炭化けい素トレンチ型ＭＯＳ半導体
素子の製造方法において、多結晶シリコン膜またはそれ
を酸化した酸化膜をマスクとし、酸化または酸化膜除去
によるマスク端の移動を利用して整合した第一導電型ソ
ース領域とトレンチとの形成を行うことを特徴とする炭
化けい素ＭＯＳ半導体素子の製造方法。 - 【請求項２】炭化けい素サブストレート上に炭化けい素
からなる第一導電型ドリフト層および第二導電型ベース
層がエピタキシャル成長により積層された基板を用い、
その第二導電型ベース層の表面上に多結晶シリコン膜か
らなる第一のマスクを形成して第一導電型ソース領域の
ための第一導電型不純物を選択的にイオン注入する工程
と、第一のマスクを酸化した後その酸化膜の薄い部分を
エッチングして第二のマスクを形成して選択的エッチン
グによりトレンチを形成する工程と、第一、第二のマス
クを除去する工程と、注入した不純物を活性化するため
の熱処理工程と、熱酸化によりトレンチ内面にゲート酸
化膜を形成する工程と、トレンチ内にゲート酸化膜を介
して第二の多結晶シリコン膜を充填した後余分な多結晶
シリコン膜を除去する工程と、炭化けい素基板表面およ
びトレンチ内の多結晶シリコン膜上に絶縁膜を被覆する
工程と、絶縁膜に接触用の窓を設け金属膜を蒸着する工
程と、その金属膜からなり第二の多結晶シリコン膜に接
触するゲート電極、第一導電型ソース領域表面に接触す
るソース電極、炭化けい素サブストレートに接触するド
レイン電極を形成する工程とからなる炭化けい素ＭＯＳ
半導体素子の製造方法。 - 【請求項３】炭化けい素サブストレート上に積層された
炭化けい素からなる第一導電型ドリフト層および第二導
電型ベース層と、その第二導電型ベース層の表面層にマ
スクにより選択的に互いに隔離して形成された第一導電
型ソース領域と、第一導電型ソース領域の表面から掘り
下げられた第一導電型ドリフト層に達するトレンチと、
そのトレンチ内にゲート絶縁膜を介して埋め込まれた多
結晶シリコン膜からなるゲート電極層と、第一導電型ソ
ース領域と第二導電型ベース層との表面に共通に接触し
て設けられたソース電極と、炭化けい素サブストレート
の裏面に設けられたドレイン電極とを有する炭化けい素
トレンチ型ＭＯＳ半導体素子の製造方法において、ゲー
ト電極層となる多結晶シリコン膜を熱酸化して、ゲート
電極層上の層間絶縁膜を形成することを特徴とする炭化
けい素ＭＯＳ半導体素子の製造方法。 - 【請求項４】ゲート電極層となる多結晶シリコン膜を熱
酸化してゲート電極層上の層間絶縁膜を形成することを
特徴とする請求項２または３に記載の炭化けい素ＭＯＳ
半導体素子の製造方法。 - 【請求項５】熱酸化した後、全面をエッチングして、炭
化けい素基板上の部分の酸化膜を除去し、電極接触領域
とすることを特徴とする請求項１ないし４のいずれかに
記載の炭化けい素ＭＯＳ半導体素子の製造方法。 - 【請求項６】炭化けい素サブストレート上に積層された
炭化けい素からなる第一導電型ドリフト層および第二導
電型ベース層と、その第二導電型ベース層の表面層にマ
スクにより選択的に互いに隔離して形成された第一導電
型ソース領域と、第一導電型ソース領域の表面から掘り
下げられた第一導電型ドリフト層に達するトレンチと、
そのトレンチ内にゲート絶縁膜を介して埋め込まれた多
結晶シリコン膜からなるゲート電極層と、第一導電型ソ
ース領域と第二導電型ベース層との表面に共通に接触し
て設けられたソース電極と、炭化けい素サブストレート
の裏面に設けられたドレイン電極とを有する炭化けい素
トレンチ型ＭＯＳ半導体素子において、多結晶シリコン
膜からなるゲート電極層と、その多結晶シリコン膜を熱
酸化した層間絶縁膜を有することを特徴とする炭化けい
素ＭＯＳ半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252207A JP2000082810A (ja) | 1998-09-07 | 1998-09-07 | 炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252207A JP2000082810A (ja) | 1998-09-07 | 1998-09-07 | 炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000082810A true JP2000082810A (ja) | 2000-03-21 |
Family
ID=17233999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10252207A Pending JP2000082810A (ja) | 1998-09-07 | 1998-09-07 | 炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000082810A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140523A (ja) * | 2006-01-10 | 2006-06-01 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
| JP2008103563A (ja) * | 2006-10-19 | 2008-05-01 | Fuji Electric Device Technology Co Ltd | 超接合半導体装置の製造方法 |
| JP2009302510A (ja) * | 2008-03-03 | 2009-12-24 | Fuji Electric Device Technology Co Ltd | トレンチゲート型半導体装置およびその製造方法 |
| JPWO2015155828A1 (ja) * | 2014-04-08 | 2017-04-13 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| CN111129155A (zh) * | 2019-12-25 | 2020-05-08 | 重庆伟特森电子科技有限公司 | 一种低栅漏电容碳化硅di-mosfet制备方法 |
| CN112466946A (zh) * | 2019-09-06 | 2021-03-09 | 株式会社东芝 | 半导体装置及其制造方法 |
| CN111048590B (zh) * | 2019-12-26 | 2023-03-21 | 北京工业大学 | 一种具有内嵌沟道二极管的双沟槽SiC MOSFET结构及其制备方法 |
-
1998
- 1998-09-07 JP JP10252207A patent/JP2000082810A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9559188B2 (en) | 2008-03-03 | 2017-01-31 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
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| CN112466946A (zh) * | 2019-09-06 | 2021-03-09 | 株式会社东芝 | 半导体装置及其制造方法 |
| CN112466946B (zh) * | 2019-09-06 | 2024-04-26 | 株式会社东芝 | 半导体装置及其制造方法 |
| CN111129155A (zh) * | 2019-12-25 | 2020-05-08 | 重庆伟特森电子科技有限公司 | 一种低栅漏电容碳化硅di-mosfet制备方法 |
| CN111048590B (zh) * | 2019-12-26 | 2023-03-21 | 北京工业大学 | 一种具有内嵌沟道二极管的双沟槽SiC MOSFET结构及其制备方法 |
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