CN112466946A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供在背面侧具有厚的金属层但也能够容易地芯片化的半导体装置及其制造方法。半导体装置具备：半导体部；金属层，覆盖半导体部的背面；第1电极，设置于半导体部的表面上；第2电极，在半导体部的表面上与第1电极并排地配置；第1控制电极，设置于第1电极与半导体部之间；第1绝缘膜，将第1控制电极从半导体部电绝缘；第2控制电极，设置于第2电极与半导体部之间；第2绝缘膜，将第2控制电极从半导体部电绝缘；以及第3绝缘膜，将第1控制电极从第1电极电绝缘，并将第2控制电极从第2电极电绝缘。金属层包括：与半导体部电连接的第1层；和比第1层厚的第2层，在第1层上选择性地设置于比第1层的外缘靠内侧。

Description

半导体装置及其制造方法
关联申请
本申请享受以日本专利申请2019－163009号(申请日：2019年9月6日)为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部内容。
技术领域
实施方式涉及半导体装置及其制造方法。
背景技术
电力控制用的半导体装置希望具有低导通电阻。例如，有如下半导体装置，即，在半导体层的表面具有2个电极，通过MOS(Metal Oxide Semiconductor)栅极构造来控制经由半导体层在2个电极间流通的电流的半导体装置。在这样的半导体装置中，通过在半导体层的背面侧配置作为电流路径的厚的金属层，能够降低导通电阻。但是，若增厚背面侧的金属层，则半导体装置的芯片化变得困难。
发明内容
实施方式提供在背面侧具有厚的金属层但也能够容易地芯片化的半导体装置及其制造方法。
实施方式的半导体装置具备：半导体部；金属层，覆盖上述半导体部的背面；第1电极，设置于上述半导体部的表面上；第2电极，在上述半导体部的表面上与上述第1电极分离而配置；第1控制电极，设置于上述第1电极与上述半导体部之间；第1绝缘膜，将上述第1控制电极从上述半导体部电绝缘；第2控制电极，设置于上述第2电极与上述半导体部之间；第2绝缘膜，将上述第2控制电极从上述半导体部电绝缘；以及第3绝缘膜，将上述第1控制电极从上述第1电极电绝缘，并将上述第2控制电极从上述第2电极电绝缘。上述半导体部包括：第1导电型的第1半导体层，包括位于上述金属层与上述第1电极之间以及上述金属层与上述第2电极之间的部分；第2导电型的第2半导体层，设置于上述第1半导体层与上述第1电极之间，与上述第1电极电连接；第1导电型的第3半导体层，选择性地设置于上述第2半导体层与上述第1电极之间，与上述第1电极电连接；第2导电型的第4半导体层，设置于上述第1半导体层与上述第2电极之间，与上述第2电极电连接；以及第1导电型的第5半导体层，选择性地设置于上述第4半导体层与上述第2电极之间，与上述第2电极电连接。上述第2半导体层隔着上述第1绝缘膜而与上述第1控制电极相对，上述第4半导体层隔着上述第2绝缘膜而与上述第2控制电极相对。上述金属层包括：第1层，与上述第1半导体层电连接；和第2层，在上述第1层上选择性地设置于比上述第1层的外缘靠内侧，比上述第1层厚。上述第2半导体层位于上述金属层的上述第2层与上述第1电极之间，上述第4半导体层位于上述金属层的上述第2层与上述第2电极之间。
附图说明
图1是表示实施方式的半导体装置的示意剖视图。
图2是表示实施方式的半导体装置的示意俯视图。
图3是表示实施方式的半导体装置的动作的示意剖视图。
图4的(a)～图5的(d)是表示实施方式的半导体装置的制造过程的示意剖视图。
图6是表示实施方式的变形例的半导体装置的示意剖视图。
具体实施方式
以下，关于实施方式，使用附图进行说明。对图中的相同部分附以同一符号并适当省略其详细的说明，对不同的部分进行说明。另外，图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等，未必与现实的相同。另外，即使在表示相同的部分的情况下，也存在根据图而彼此的尺寸、比率不同而进行表示的情况。
并且，使用各图中所示的X轴、Y轴以及Z轴，说明各部分的配置以及构成。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，存在将Z方向作为上方，将其相反方向作为下方进行说明的情况。
图1是表示实施方式的半导体装置1的示意剖视图。半导体装置1具备半导体部10、金属层20、第1电极30及第2电极40。半导体部10例如是硅。金属层20设置于半导体部10的背面上。第1电极30以及第2电极40在半导体部10的表面侧并排地配置。第1电极30以及第2电极40互相分离。
半导体装置1具有分别配置于半导体部10与第1电极30之间、半导体部10与第2电极40之间的MOS栅极构造。例如，在半导体部10与第1电极30之间配置栅极电极50，在半导体部10与第2电极40之间配置栅极电极60。栅极电极50以及60分别具有沟槽栅极构造。
栅极电极50通过栅极绝缘膜53而从半导体部10电绝缘。栅极电极60通过栅极绝缘膜63而从半导体部10电绝缘。另外，栅极电极50通过层间绝缘膜75而从第1电极30电绝缘。栅极电极60通过层间绝缘膜75而从第2电极40电绝缘。层间绝缘膜75包括位于第1电极30与栅极电极50之间的部分、位于第2电极40与栅极电极60之间的其他的部分。另外，位于第1电极30与栅极电极50之间的层间绝缘膜，可以是与位于第2电极40与栅极电极60之间的层间绝缘膜不同的绝缘膜。
半导体部10包括例如n型漂移层11、n型漏极层13、p型扩散层15、p型扩散层17、n型源极层18及n型源极层19。
n型漂移层11位于金属层20与第1电极30之间、以及金属层20与第2电极40之间。
n型漏极层13位于n型漂移层11与金属层20之间，与金属层20电连接。n型漏极层13包含与n型漂移层11的n型杂质相比高浓度的n型杂质。
p型扩散层15选择性地设置于n型漂移层11与第1电极30之间。p型扩散层15被设置为，隔着栅极绝缘膜53而与栅极电极50相对。
p型扩散层17选择性地设置于n型漂移层11与第2电极40之间。p型扩散层17被设置为，隔着栅极绝缘膜63而与栅极电极60相对。
n型源极层18选择性地设置于p型扩散层15与第1电极30之间。n型源极层18包含与n型漂移层11的n型杂质相比高浓度的n型杂质。n型源极层18配置于与栅极绝缘膜53接触的位置。
n型源极层19选择性地设置于p型扩散层17与第2电极40之间。n型源极层19包含与n型漂移层11的n型杂质相比高浓度的n型杂质。n型源极层19配置于与栅极绝缘膜63接触的位置。
第1电极30经由接触部30c而与p型扩散层15以及n型源极层18电连接。接触部30c被设置为，贯穿层间绝缘膜75而与半导体部10接触。
第2电极40经由接触部40c而与p型扩散层17以及n型源极层19电连接。接触部40c被设置为，贯穿层间绝缘膜75而与半导体部10接触。
金属层20被设置为覆盖半导体部10的背面。金属层20例如包括第1金属层21、第2金属层23及第3金属层25。第1金属层21、第2金属层23以及第3金属层25依次层叠于半导体部10的背面上。
第1金属层21与n型漏极层13电连接。第1金属层21例如具有层叠钛(Ti)层、镍(Ni)层以及银(Ag)层而成的构造。Ti层例如与n型漏极层13接触，并电连接。Ni层位于Ti层与Ag层之间。
第2金属层23选择性地设置于第1金属层21上。第2金属层23例如是Ag层，在金属层20的层叠方向(即，Z方向)上，比第1金属层21厚。第1金属层21例如具有1微米(μm)以下的厚度，第2金属层具有数10μm的厚度。
第2金属层23被设置为，隔着n型漂移层11以及n型漏极层13，而与p型扩散层15以及p型扩散层17相对。即，p型扩散层15位于第2金属层23与第1电极30之间。p型扩散层17位于第2金属层23与第2电极40之间。
第3金属层25例如是Ni层，被设置为覆盖第2金属层23的表面。第3金属层25在Z方向上具有例如1μm程度的厚度。第3金属层从外部气体保护第2金属层23。例如，Ag层被硫化，防止变色。
金属层20例如在第1金属层21与第2金属层23之间具有槽状的空间SP。空间SP被设置为，沿着第2金属层23的外缘延伸。
图2是表示实施方式的半导体装置1的示意俯视图。图2是表示半导体部10的表面侧的电极配置的示意图。另外，图1是沿着图2中所示的A－A线的剖视图。
如图2所示，第1电极30以及第2电极40例如在X方向上并排地配置。半导体装置1例如还具备栅极焊盘70以及栅极焊盘80。
栅极焊盘70配置于从第1电极30、第2电极40以及栅极焊盘80分离的位置。第1电极30以及栅极焊盘70例如在Y方向上并排地配置。栅极电极50例如在半导体部10与栅极焊盘70之间延伸，并与栅极焊盘70电连接。
栅极焊盘80配置于从第1电极30、第2电极40以及栅极焊盘70分离的位置。第2电极40以及栅极焊盘80例如在Y方向上并排地配置。栅极电极60例如在半导体部10与栅极焊盘80之间延伸，并与栅极焊盘80电连接。
如图2所示，半导体装置1具有沿着半导体部10的外缘的切割区域DR。层间绝缘膜75在切割区域DR的内侧将半导体部10的表面覆盖。另外，在半导体部10的背面上，第2金属层23的外缘位于比切割区域DR靠内侧。
图3是表示实施方式的半导体装置1的动作的示意剖视图。图3是表示与图1相同的截面的示意图。
半导体装置1根据对第1电极30与第2电极40之间赋予的电位差而动作，以便例如从第1电极30向第2电极40流通电流Id。电流Id例如通过栅极电极50以及60进行开关控制。
在半导体部10的背面上配置了金属层20的情况下，从第1电极30向第2电极40的电流路径，向与n型漂移层11以及n型漏极层13相比电阻率小的金属层20侧平移。即，通过在金属层20流通电流Id，能够降低半导体装置1的导通电阻。
在半导体装置1中，越增厚金属层20，则越能够降低导通电阻。但是，就半导体装置1的芯片化而言，若增厚金属层20则变得困难。在本实施方式中，为了使半导体装置1的芯片化变得容易，增加金属层20的电流Id流通的区域的厚度，并减薄其以外的部分(例如，切割区域DR)的厚度。
接下来，参照图4的(a)～图5的(d)，对半导体装置1的制造方法进行说明。图4的(a)～图5的(d)是表示实施方式的半导体装置1的制造过程的示意剖视图。
如图4的(a)所示，在晶片100的表面侧，形成栅极电极50以及60。晶片100例如是n型硅晶片。
栅极电极50以及60分别被埋入到形成了栅极绝缘膜53以及63的栅极沟槽GT1以及GT2的内部。栅极绝缘膜53以及63例如是将硅热氧化后的硅氧化膜。栅极电极50以及60例如是具有导电性的多晶硅层。
如图4的(b)所示，在晶片100的表面侧，形成p型扩散层15、p型扩散层17、n型源极层18以及19。
p型扩散层15以及17例如通过将p型杂质选择性地离子注入后对晶片100进行热处理而形成。p型杂质例如是硼(B)。
n型源极层18以及19例如通过将n型杂质选择性地离子注入后对晶片100进行热处理而形成。n型杂质例如是磷(P)。
如图4的(c)所示，在晶片100的表面上形成了层间绝缘膜75后，形成第1电极30以及第2电极40。第1电极30与p型扩散层15以及n型源极层18、第2电极40与p型扩散层17以及n型源极层19，分别经由在层间绝缘膜75形成的接触孔而电连接。
层间绝缘膜75例如是通过CVD(Chemical Vapor Deposition)形成的硅氧化膜。第1电极30以及第2电极40例如是包含钨(W)以及铝(Al)的金属层。
如图5的(a)所示，通过将晶片100的背面磨削或蚀刻，将晶片100薄层化。并且，在被薄层化后的晶片100的背面侧，离子注入n型杂质例如磷(P)，形成n型漏极层13。n型漏极层13与p型扩散层17之间的区域，成为n型漂移层11(参照图1)。以下，将被薄层化后的晶片100作为半导体部10进行说明。另外，在图5的(a)中，为了简单，将栅极构造的显示省略。
如图5的(b)所示，在半导体部10的背面上形成第1金属层21后，在第1金属层21上形成镀掩模103。第1金属层21例如包含使用溅射法而依次层叠的Ti层、Ni层、Ag层。另外，可以将Ni层省去。
镀掩模103例如是抗蚀剂膜，使用光刻法印刻图案。镀掩模103例如沿着半导体部10的表面侧的切割区域DR(参照图2)而形成。镀掩模103以将不作为从第1电极30向第2电极40流通的电流Id的路径的区域覆盖的方式形成。镀掩模103例如在Z方向上具有数μm的厚度。
如图5的(c)所示，在第1金属层21之上，选择性地形成第2金属层23以及第3金属层25。
第2金属层23例如是Ag层，通过将第1金属层21作为籽晶层的电镀法形成。第2金属层23例如形成为Z方向上的厚度为30～40μm。因此，第2金属层23形成为伸出到镀掩模103之上。
第3金属层25例如是Ni层，使用电镀法而形成。第3金属层25以将在半导体部10的背面侧露出的第2金属层23的表面覆盖的方式形成。第2金属层23以及第3金属层25例如使用电镀法，连续地形成。
如图5的(d)所示，在将镀掩模103去除后，在形成有金属层20的半导体部10的背面侧粘贴切割片105。接下来，将被保持在切割片105之上的半导体部10切断，将半导体装置1芯片化。
通过将镀掩模103去除，在第1金属层21与第2金属层23的伸出部之间，形成槽状的空间SP(参照图1)。空间SP沿着第2金属层23的外缘延伸。
半导体装置1，通过将半导体部10以及金属层20使用例如切割刀片DB进行切断而被芯片化。在使用切割刀片DB将厚的金属层20切断的情况下，在刀片的粒子间发生堵塞，而使切断能力降低。另外，会在切断面残留毛刺等的切削屑，芯片的拾取时或安装时会发生不良。在实施方式的制造方法中，在切割区域DR(参照图2)未形成厚的第2金属层23。因此，在半导体装置1的芯片化的过程中，将半导体部10和较薄的第1金属层21切断。因此，半导体装置1的芯片化变得容易，芯片组装时的成品率也提高。
图6是表示实施方式的变形例的半导体装置2的示意剖视图。半导体装置2具备半导体部10、金属层20、第1电极30及第2电极40。另外，半导体装置2也具有分别被配置于半导体部10与第1电极30之间、半导体部10与第2电极40之间的MOS栅极构造。
金属层20包括第1金属层21、第2金属层23以及第3金属层25。在本例子中，第3金属层25以将第1金属层21以及第2金属层23的表面覆盖的方式形成。
在半导体装置2的制造过程中，在形成了第2金属层23后，将镀掩模103去除。然后，针对在半导体部10的背面侧露出的第1金属层21以及第2金属层23的整个表面镀Ni。因此，在第1金属层21与第2金属层之间的空间SP的内部也形成Ni层。空间SP通过Ni层来封堵的情况也存在。
在半导体装置2中，第3金属层25能够从外部气体保护第1金属层21以及第2金属层23这两者。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，无意限定发明的范围。这些新的实施方式能够以其他的各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形，包含在发明的范围及主旨中，并且包含在权利要求书记载的发明及其等同的范围中。

Claims (11)

1.一种半导体装置，具备：
半导体部；
金属层，覆盖上述半导体部的背面；
第1电极，设置于上述半导体部的表面上；
第2电极，在上述半导体部的表面上与上述第1电极分离而配置；
第1控制电极，设置于上述第1电极与上述半导体部之间；
第1绝缘膜，将上述第1控制电极从上述半导体部电绝缘；
第2控制电极，设置于上述第2电极与上述半导体部之间；
第2绝缘膜，将上述第2控制电极从上述半导体部电绝缘；以及
第3绝缘膜，将上述第1控制电极从上述第1电极电绝缘，并将上述第2控制电极从上述第2电极电绝缘，
上述半导体部包括第1导电型的第1半导体层、第2导电型的第2半导体层、第1导电型的第3半导体层、第2导电型的第4半导体层及第1导电型的第5半导体层，
上述第1半导体层，包括位于上述金属层与上述第1电极之间以及上述金属层与上述第2电极之间的部分，
上述第2半导体层，设置于上述第1半导体层与上述第1电极之间，与上述第1电极电连接，隔着上述第1绝缘膜而与上述第1控制电极相对，
上述第3半导体层，选择性地设置于上述第2半导体层与上述第1电极之间，与上述第1电极电连接，
上述第4半导体层，设置于上述第1半导体层与上述第2电极之间，与上述第2电极电连接，隔着上述第2绝缘膜而与上述第2控制电极相对，
上述第5半导体层，选择性地设置于上述第4半导体层与上述第2电极之间，与上述第2电极电连接，
上述金属层包括：第1层，与上述第1半导体层电连接；和第2层，在上述第1层上选择性地设置于比上述第1层的外缘靠内侧，比上述第1层厚，
上述第2半导体层位于上述金属层的上述第2层与上述第1电极之间，
上述第4半导体层位于上述金属层的上述第2层与上述第2电极之间。
2.如权利要求1所述的半导体装置，其中，
上述金属层具有沿着上述第2层的外缘而设置、且位于上述第1层与上述第2层之间的空间。
3.如权利要求1所述的半导体装置，其中，
上述金属层还包括覆盖上述第2层、且比上述第2层薄的第3层。
4.如权利要求2所述的半导体装置，其中，
上述金属层还包括覆盖上述第2层、且比上述第2层薄的第3层。
5.如权利要求1所述的半导体装置，其中，
上述金属层还包括覆盖上述第1层以及上述第2层、且比上述第2层薄的第3层。
6.如权利要求2所述的半导体装置，其中，
上述金属层还包括覆盖上述第1层以及上述第2层、且比上述第2层薄的第3层。
7.如权利要求3～6中任一项所述的半导体装置，其中，
上述金属层的上述第1层以及上述第2层包含银，上述第3层包含镍。
8.一种半导体装置的制造方法，是权利要求1所述的半导体装置的制造方法，包括：
在上述半导体部的背面上形成上述金属层的上述第1层的工序；
形成将上述第1层选择性地覆盖的掩模层的工序；以及
使用上述掩模层，在上述第1层上选择性地形成上述第2层的工序，
被上述掩模层覆盖的上述第1层的区域位于上述第1层的上述外缘与上述第2层的外缘之间。
9.如权利要求8所述的半导体装置的制造方法，其中，
还包括：使用上述掩模层，形成覆盖上述第2层且具有比上述第2层薄的膜厚的第3层的工序。
10.如权利要求8所述的半导体装置的制造方法，其中，
还包括：在将上述掩模层去除后，形成覆盖上述第1层以及上述第2层且具有比上述第2层薄的膜厚的第3层的工序。
11.如权利要求8～10中任一项所述的半导体装置的制造方法，其中，
上述第2层使用镀法选择性地形成于上述第1层上。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021079879A1 (ja) * 2019-10-21 2021-04-29 ヌヴォトンテクノロジージャパン株式会社 半導体装置および個片化方法
JP7343427B2 (ja) * 2020-03-16 2023-09-12 株式会社東芝 半導体装置
JP7470070B2 (ja) * 2021-02-18 2024-04-17 株式会社東芝 半導体装置
US11610817B2 (en) * 2021-03-19 2023-03-21 Infineon Technologies Austria Ag Method of processing a semiconductor wafer, semiconductor wafer, and semiconductor die produced from a semiconductor wafer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082810A (ja) * 1998-09-07 2000-03-21 Fuji Electric Co Ltd 炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子
US20080296611A1 (en) * 2006-10-13 2008-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2010062477A (ja) * 2008-09-05 2010-03-18 Rohm Co Ltd トレンチ型半導体装置及びその製造方法
US20190140091A1 (en) * 2017-11-07 2019-05-09 Fuji Electric Co., Ltd. Insulated-gate semiconductor device and method of manufacturing the same
CN110114888A (zh) * 2016-12-27 2019-08-09 松下知识产权经营株式会社 半导体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2048038B1 (zh) * 1969-06-30 1974-05-03 Ibm
JPS51428B1 (zh) * 1974-04-17 1976-01-08
JP2754693B2 (ja) * 1989-03-31 1998-05-20 日本電気株式会社 メッキ電極の製造方法
JPH03177048A (ja) * 1989-12-05 1991-08-01 Toshiba Corp 半導体装置及びその製造方法
JP2003101025A (ja) 2001-09-26 2003-04-04 Toshiba Corp 半導体装置
JP5483906B2 (ja) 2009-03-04 2014-05-07 三菱電機株式会社 半導体装置およびその製造方法
US8653533B2 (en) * 2009-09-07 2014-02-18 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
JP5649322B2 (ja) 2010-04-12 2015-01-07 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6332556B2 (ja) 2015-04-20 2018-05-30 三菱電機株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082810A (ja) * 1998-09-07 2000-03-21 Fuji Electric Co Ltd 炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子
US20080296611A1 (en) * 2006-10-13 2008-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2010062477A (ja) * 2008-09-05 2010-03-18 Rohm Co Ltd トレンチ型半導体装置及びその製造方法
CN110114888A (zh) * 2016-12-27 2019-08-09 松下知识产权经营株式会社 半导体装置
US20190140091A1 (en) * 2017-11-07 2019-05-09 Fuji Electric Co., Ltd. Insulated-gate semiconductor device and method of manufacturing the same

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