JP7241649B2 - 半導体装置およびその製造方法 - Google Patents

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Description

実施形態は、半導体装置およびその製造方法に関する。
電力制御用の半導体装置は、低いオン抵抗を有することが望ましい。例えば、半導体層の表面に２つ電極を有し、ＭＯＳ（Metal Oxide Semiconductor）ゲート構造により、半導体層を介して２つの電極間に流れる電流を制御する半導体装置がある。このような半導体装置では、半導体層の裏面側に電流経路となる厚い金属層を配置することにより、オン抵抗を下げることができる。しかしながら、裏面側の金属層を厚くすると、半導体装置のチップ化が難しくなる。
特開２００８－９８５２９号公報
実施形態は、裏面側に厚い金属層を有しながらも容易にチップ化できる半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面を覆う金属層と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の表面上において、前記第１電極から離間して配置された第２電極と、前記第１電極と前記半導体部との間に設けられた第１制御電極と、前記第１制御電極を前記半導体部から電気的に絶縁する第１絶縁膜と、前記第２電極と前記半導体部との間に設けられた第２制御電極と、前記第２制御電極を前記半導体部から電気的に絶縁する第２絶縁膜と、前記第１制御電極を前記第１電極から電気的に絶縁し、前記第２制御電極を前記第２電極から電気的に絶縁する第３絶縁膜と、を備える。前記半導体部は、前記金属層と前記第１電極との間、および、前記金属層と前記第２電極との間に位置する部分を含む第１導電形の第１半導体層と、前記第１半導体層と前記第１電極との間に設けられ、前記第１電極に電気的に接続された第２導電形の第２半導体層と、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続された第１導電形の第３半導体層と、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続された第２導電形の第４半導体層と、前記第４半導体層と前記第２電極との間に選択的に設けられ、前記第２電極に電気的に接続された第１導電形の第５半導体層と、を含む。前記第２半導体層は、前記第１絶縁膜を介して前記第１制御電極に向き合い、前記第４半導体層は、前記第２絶縁膜を介して前記第２制御電極に向き合う。前記金属層は、前記第１半導体層に電気的に接続された第１層と、前記第１層上において、前記第１層の外縁よりも内側に選択的に設けられ、前記第１層よりも厚い第２層と、前記第１層および前記第２層を覆い、前記第２層よりも薄い第３層と、を含む。前記第２半導体層は、前記金属層の前記第２層と、前記第１電極との間に位置し、前記第４半導体層は、前記金属層の前記第２層と、前記第２電極との間に位置する。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の動作を示す模式断面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、半導体部１０と、金属層２０と、第１電極３０と、第２電極４０と、を備える。半導体部１０は、例えば、シリコンである。金属層２０は、半導体部１０の裏面上に設けられる。第１電極３０および第２電極４０は、半導体部１０の表面側に並べて配置される。第１電極３０および第２電極４０は、相互に離間している。
半導体装置１は、半導体部１０と第１電極３０との間、半導体部１０と第２電極４０との間に、それぞれ配置されたＭＯＳゲート構造を有する。例えば、半導体部１０と第１電極３０との間に、ゲート電極５０が配置され、半導体部１０と第２電極４０との間にゲート電極６０が配置される。ゲート電極５０および６０は、それぞれトレンチゲート構造を有する。
ゲート電極５０は、ゲート絶縁膜５３により半導体部１０から電気的に絶縁される。ゲート電極６０は、ゲート絶縁膜６３により半導体部１０から電気的に絶縁される。また、ゲート電極５０は、層間絶縁膜７５により第１電極３０から電気的に絶縁される。ゲート電極６０は、層間絶縁膜７５により第２電極４０から電気的に絶縁される。層間絶縁膜７５は、第１電極３０とゲート電極５０との間に位置する部分と、第２電極４０とゲート電極６０との間に位置する他の部分を含む。なお、第１電極３０とゲート電極５０との間に位置する層間絶縁膜は、第２電極４０とゲート電極６０との間に位置する層間絶縁膜とは別の絶縁膜であっても良い。
半導体部１０は、例えば、ｎ形ドリフト層１１と、ｎ形ドレイン層１３と、ｐ形拡散層１５と、ｐ形拡散層１７と、ｎ形ソース層１８と、ｎ形ソース層１９と、を含む。
ｎ形ドリフト層１１は、金属層２０と第１電極３０との間、および、金属層２０と第２電極４０との間に位置する。
ｎ形ドレイン層１３は、ｎ形ドリフト層１１と金属層２０との間に位置し、金属層２０に電気的に接続される。ｎ形ドレイン層１３は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｐ形拡散層１５は、ｎ形ドリフト層１１と第１電極３０との間に選択的に設けられる。ｐ形拡散層１５は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合うように設けられる。
ｐ形拡散層１７は、ｎ形ドリフト層１１と第２電極４０との間に選択的に設けられる。ｐ形拡散層１７は、ゲート絶縁膜６３を介して、ゲート電極６０に向き合うように設けられる。
ｎ形ソース層１８は、ｐ形拡散層１５と第１電極３０との間に選択的に設けられる。ｎ形ソース層１８は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形ソース層１８は、ゲート絶縁膜５３に接する位置に配置される。
ｎ形ソース層１９は、ｐ形拡散層１７と第２電極４０との間に選択的に設けられる。ｎ形ソース層１９は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形ソース層１９は、ゲート絶縁膜６３に接する位置に配置される。
第１電極３０は、コンタクト部３０ｃを介して、ｐ形拡散層１５およびｎ形ソース層１８に電気的に接続される。コンタクト部３０ｃは、層間絶縁膜７５を貫いて半導体部１０に接するように設けられる。
第２電極４０は、コンタクト部４０ｃを介して、ｐ形拡散層１７およびｎ形ソース層１９に電気的に接続される。コンタクト部４０ｃは、層間絶縁膜７５を貫いて半導体部１０に接するように設けられる。
金属層２０は、半導体部１０の裏面を覆うように設けられる。金属層２０は、例えば、第１金属層２１と、第２金属層２３と、第３金属層２５と、を含む。第１金属層２１、第２金属層２３および第３金属層２５は、半導体部１０の裏面上に順に積層される。
第１金属層２１は、ｎ形ドレイン層１３に電気的に接続される。第１金属層２１は、例えば、チタニウム（Ｔｉ）層、ニッケル（Ｎｉ）層および銀（Ａｇ）層を積層した構造を有する。Ｔｉ層は、例えば、ｎ形ドレイン層１３に接し、電気的に接続される。Ｎｉ層は、Ｔｉ層とＡｇ層との間に位置する。
第２金属層２３は、第１金属層２１上に選択的に設けられる。第２金属層２３は、例えば、Ａｇ層であり、金属層２０の積層方向（すなわち、Ｚ方向）において、第１金属層２１よりも厚い。第１金属層２１は、例えば、１マイクロメートル（μｍ）以下の厚さを有し、第２金属層は、数１０μｍの厚さを有する。
第２金属層２３は、ｎ形ドリフト層１１およびｎ形ドレイン層１３を介して、ｐ形拡散層１５およびｐ形拡散層１７に向き合うように設けられる。すなわち、ｐ形拡散層１５は、第２金属層２３と第１電極３０との間に位置する。ｐ形拡散層１７は、第２金属層２３と第２電極４０との間に位置する。
第３金属層２５は、例えば、Ｎｉ層であり、第２金属層２３の表面を覆うように設けられる。第３金属層２５は、Ｚ方向において、例えば、１μｍ程度の厚さを有する。第３金属層は、第２金属層２３を外気から保護する。例えば、Ａｇ層が硫化され、変色することを防ぐ。
金属層２０は、例えば、第１金属層２１と第２金属層２３との間に、溝状のスペースＳＰを有する。スペースＳＰは、第２金属層２３の外縁に沿って延在するように設けられる。
図２は、実施形態に係る半導体装置１を示す模式平面図である。図２は、半導体部１０の表面側の電極配置を示す模式図である。なお、図１は、図２中に示すＡ－Ａ線に沿った断面図である。
図２に示すように、第１電極３０および第２電極４０は、例えば、Ｘ方向に並べて配置される。半導体装置１は、例えば、ゲートパッド７０およびゲートパッド８０をさらに備える。
ゲートパッド７０は、第１電極３０、第２電極４０およびゲートパッド８０から離間した位置に配置される。第１電極３０およびゲートパッド７０は、例えば、Ｙ方向に並べて配置される。ゲート電極５０は、例えば、半導体部１０とゲートパッド７０との間に延伸され、ゲートパッド７０に電気的に接続される。
ゲートパッド８０は、第１電極３０、第２電極４０およびゲートパッド７０から離間した位置に配置される。第２電極４０およびゲートパッド８０は、例えば、Ｙ方向に並べて配置される。ゲート電極６０は、例えば、半導体部１０とゲートパッド８０との間に延伸され、ゲートパッド８０に電気的に接続される。
図２に示すように、半導体装置１は、半導体部１０の外縁に沿ったダイシング領域ＤＲを有する。層間絶縁膜７５は、ダイシング領域ＤＲの内側において、半導体部１０の表面を覆う。また、半導体部１０の裏面上において、第２金属層２３の外縁は、ダイシング領域ＤＲよりも内側に位置する。
図３は、実施形態に係る半導体装置１の動作を示す模式断面図である。図３は、図１と同じ断面を示す模式図である。
半導体装置１は、第１電極３０と第２電極４０との間に与えられた電位差により、例えば、第１電極３０から第２電極４０に電流Ｉｄを流すように動作する。電流Ｉｄは、例えば、ゲート電極５０および６０により、スイッチング制御される。
半導体部１０の裏面上に金属層２０を配置した場合、第１電極３０から第２電極４０への電流経路は、ｎ形ドリフト層１１およびｎ形ドレイン層１３よりも抵抗率が小さい金属層２０側にシフトする。すなわち、金属層２０に電流Ｉｄを流すことにより、半導体装置１のオン抵抗を低減することができる。
半導体装置１では、金属層２０を厚くするほど、オン抵抗を下げることができる。しかしながら、半導体装置１のチップ化は、金属層２０を厚くすると難しくなる。本実施形態では、半導体装置１のチップ化を容易にするために、金属層２０の電流Ｉｄが流れる領域の厚さを増やし、それ以外の部分（例えば、ダイシング領域ＤＲ）の厚さを薄くする。
次に、図４（ａ）～図５（ｄ）を参照して、半導体装置１の製造方法を説明する。図４（ａ）～図５（ｄ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。
図４（ａ）に示すように、ウェーハ１００の表面側に、ゲート電極５０および６０を形成する。ウェーハ１００は、例えば、ｎ形シリコンウェーハである。
ゲート電極５０および６０は、ゲート絶縁膜５３および６３を形成したゲートトレンチＧＴ１およびＧＴ２の内部にそれぞれ埋め込まれる。ゲート絶縁膜５３および６３は、例えば、シリコンを熱酸化した、シリコン酸化膜である。ゲート電極５０および６０は、例えば、導電性を有するポリシリコン層である。
図４（ｂ）に示すように、ウェーハ１００の表面側に、ｐ形拡散層１５、ｐ形拡散層１７、ｎ形ソース層１８および１９を形成する。
ｐ形拡散層１５および１７は、例えば、ｐ形不純物を選択的にイオン注入した後、ウェーハ１００を熱処理することにより形成される。ｐ形不純物は、例えば、ボロン（Ｂ）である。
ｎ形ソース層１８および１９は、例えば、ｎ形不純物を選択的にイオン注入した後、ウェーハ１００を熱処理することにより形成される。ｎ形不純物は、例えば、リン（Ｐ）である。
図４（ｃ）に示すように、ウェーハ１００の表面上に、層間絶縁膜７５を形成した後、第１電極３０および第２電極４０を形成する。第１電極３０は、ｐ形拡散層１５およびｎ形ソース層１８に、第２電極４０は、ｐ形拡散層１７およびｎ形ソース層１９に、層間絶縁膜７５に形成されたコンタクトホールを介して、それぞれ電気的に接続される。
層間絶縁膜７５は、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成されるシリコン酸化膜である。第１電極３０および第２電極４０は、例えば、タングステン（Ｗ）およびアルミニウム（Ａｌ）を含む金属層である。
図５（ａ）に示すように、ウェーハ１００の裏面を研削もしくはエッチングすることにより、ウェーハ１００を薄層化する。さらに、薄層化されたウェーハ１００の裏面側に、ｎ形不純物、例えば、リン（Ｐ）をイオン注入し、ｎ形ドレイン層１３を形成する。ｎ形ドレイン層１３とｐ形拡散層１７との間の領域は、ｎ形ドリフト層１１となる（図１参照）。以下、薄層化されたウェーハ１００を半導体部１０として説明する。なお、図５（ａ）では、簡単のために、ゲート構造の表示を省略している。
図５（ｂ）に示すように、半導体部１０の裏面上に、第１金属層２１を形成した後、メッキマスク１０３を第１金属層２１上に形成する。第１金属層２１は、例えば、スパッタ法を用いて順に積層される、Ｔｉ層、Ｎｉ層、Ａｇ層を含む。なお、Ｎｉ層を省いても良い。
メッキマスク１０３は、例えば、レジスト膜であり、フォトリソグラフィを用いてパターニングされる。メッキマスク１０３は、例えば、半導体部１０の表面側のダイシング領域ＤＲ（図２参照）に沿って形成される。メッキマスク１０３は、第１電極３０から第２電極４０へ流れる電流Ｉｄの経路とならない領域を覆うように形成される。メッキマスク１０３は、例えば、Ｚ方向における、数μｍの厚さを有する。
図５（ｃ）に示すように、第１金属層２１の上に、第２金属層２３および第３金属層２５を選択的に形成する。
第２金属層２３は、例えば、Ａｇ層であり、第１金属層２１をシード層とした電界メッキ法により形成される。第２金属層２３は、例えば、Ｚ方向における厚さが３０～４０μｍとなるように形成される。このため、第２金属層２３は、メッキマスク１０３の上に張り出すように形成される。
第３金属層２５は、例えば、Ｎｉ層であり、電界メッキ法を用いて形成される。第３金属層２５は、半導体部１０の裏面側に露出した第２金属層２３の表面を覆うように形成される。第２金属層２３および第３金属層２５は、例えば、電界メッキ法を用いて、連続的に形成される。
図５（ｄ）に示すように、メッキマスク１０３を除去した後、金属層２０が形成された半導体部１０の裏面側に、ダイシングシート１０５を貼り付ける。続いて、ダイシングシート１０５の上に保持された半導体部１０を切断し、半導体装置１をチップ化する。
メッキマスク１０３を除去することにより、第１金属層２１と第２金属層２３の張り出し部との間に、溝状のスペースＳＰ（図１参照）が形成される。スペースＳＰは、第２金属層２３の外縁に沿って延在する。
半導体装置１は、半導体部１０および金属層２０を、例えば、ダイシングブレードＤＢを用いて切断することによりチップ化される。ダイシングブレードＤＢを用いて厚い金属層２０を切断する場合、ブレードの粒子間に目詰まりが生じ、切断能力を低下させる。また、切断面にバリ等の切り屑が残り、チップのピックアップ時もしくはマウント時に不具合を生じさせる。実施形態に係る製造方法では、ダイシング領域ＤＲ（図２参照）に、厚い第２金属層２３が形成されない。したがって、半導体装置１のチップ化の過程では、半導体部１０と薄い第１金属層２１とを切断する。このため、半導体装置１のチップ化は、容易になり、チップ組み立て時の歩留りも向上する。
図６は、実施形態の変形例に係る半導体装置２を示す模式断面図である。半導体装置２は、半導体部１０と、金属層２０と、第１電極３０と、第２電極４０と、を備える。また、半導体装置２も、半導体部１０と第１電極３０との間、半導体部１０と第２電極４０との間に、それぞれ配置されたＭＯＳゲート構造を有する。
金属層２０は、第１金属層２１、第２金属層２３および第３金属層２５を含む。この例では、第３金属層２５は、第１金属層２１および第２金属層２３の表面を覆うように形成される。
半導体装置２の製造過程では、第２金属層２３を形成した後、メッキマスク１０３を除去する。その後、半導体部１０の裏面側に露出した第１金属層２１および第２金属層２３の全表面に対して、Ｎｉをメッキする。このため、第１金属層２１と第２金属層との間のスペースＳＰの内部にも、Ｎｉ層が形成される。スペースＳＰは、Ｎｉ層により塞がれる場合もある。
半導体装置２では、第３金属層２５は、第１金属層２１および第２金属層２３の両方を外気から保護することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｎ形ドレイン層、 １５、１７…ｐ形拡散層、 １８、１９…ｎ形ソース層、 ２０…金属層、 ２１…第１金属層、 ２３…第２金属層、 ２５…第３金属層、 ３０…第１電極、 ３０ｃ、４０ｃ…コンタクト部、 ４０…第２電極、 ５０、６０…ゲート電極、 ５３、６３…ゲート絶縁膜、 ７０、８０…ゲートパッド、 ７５…層間絶縁膜、 １００…ウェーハ、 １０３…メッキマスク、 １０５…ダイシングシート、 ＤＢ…ダイシングブレード、 ＤＲ…ダイシング領域、 ＧＴ１…ゲートトレンチ、 Ｉｄ…電流、 ＳＰ…スペース

Claims (5)

  1. 半導体部と、
    前記半導体部の裏面を覆う金属層と、
    前記半導体部の表面上に設けられた第１電極と、
    前記半導体部の表面上において、前記第１電極から離間して配置された第２電極と、
    前記第１電極と前記半導体部との間に設けられた第１制御電極と、
    前記第１制御電極を前記半導体部から電気的に絶縁する第１絶縁膜と、
    前記第２電極と前記半導体部との間に設けられた第２制御電極と、
    前記第２制御電極を前記半導体部から電気的に絶縁する第２絶縁膜と、
    前記第１制御電極を前記第１電極から電気的に絶縁し、前記第２制御電極を前記第２電極から電気的に絶縁する第３絶縁膜と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、第１導電形の第５半導体層と、を含み、
    前記第１半導体層は、前記金属層と前記第１電極との間、および、前記金属層と前記第２電極との間に位置する部分を含み、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１電極に電気的に接続され、前記第１制御電極に前記第１絶縁膜を介して向き合い、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続され、前記第２制御電極に前記第２絶縁膜を介して向き合い、
    前記第５半導体層は、前記第４半導体層と前記第２電極との間に選択的に設けられ、前記第２電極に電気的に接続され、
    前記金属層は、前記第１半導体層に電気的に接続された第１層と、前記第１層上において、前記第１層の外縁よりも内側に選択的に設けられ、前記第１層よりも厚い第２層と、前記第１層および前記第２層を覆い、前記第２層よりも薄い第３層と、を含み、
    前記第２半導体層は、前記金属層の前記第２層と、前記第１電極との間に位置し、
    前記第４半導体層は、前記金属層の前記第２層と、前記第２電極との間に位置した半導体装置。
  2. 前記金属層は、前記第２層の外縁に沿って設けられ、前記第１層と前記第２層との間に位置するスペースを有する請求項１記載の半導体装置。
  3. 前記金属層の前記第１層および前記第２層は、銀を含み、前記第３層は、ニッケルを含む請求項１または２に記載の半導体装置。
  4. 請求項１に記載の半導体装置の製造方法であって、
    前記半導体部の裏面上に、前記金属層の前記第１層を形成する工程と、
    前記第１層を選択的に覆うマスク層を形成する工程と、
    前記マスク層を用いて、前記第１層上に前記第２層を選択的に形成する工程と、
    前記マスク層を除去した後、前記第１層および前記第２層を覆い、前記第２層よりも薄い膜厚を有する第３層を形成する工程と、
    を備え、
    前記マスク層に覆われる前記第１層の領域は、前記第１層の前記外縁と前記第２層の外縁との間に位置する半導体装置の製造方法。
  5. 前記第２層は、前記第１層上にメッキ法を用いて選択的に形成される請求項４記載の製造方法。
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