JP7475265B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置及び半導体装置の製造方法に関する。
近年、コンタクト層の形状をトレンチコンタクトの形状に対応させるセルフアライン注入を用いて半導体装置を製造する技術が提案されている。このような技術によれば、コンタクト層を形成するための専用マスクが不要となるため、製造コストを低減することが可能である。
特開２０１２－２５６６２８号公報
しかしながら、セルフアライン注入を用いた半導体装置では、ゲート電極と接続されたアクティブ部が配設されたトレンチと、トレンチコンタクトとの間の距離が適切でないため、適切なチャネル領域を実現することができないという問題があった。
そこで、本開示は、上記のような問題点を鑑みてなされたものであり、適切なチャネル領域を実現可能な技術を提供することを目的とする。
本開示に係る半導体装置は、エミッタ電極及びゲート電極が設けられた半導体基板と、前記半導体基板の上面側に配設された第１導電型のベース層と、前記ベース層の前記上面側に配設された第２導電型のソース層と、前記ベース層、及び、前記ソース層を貫通する第１トレンチの内面である絶縁膜上に配設され、前記ゲート電極と接続されたアクティブ部と、平面視における前記第１トレンチの第１側部及び第２側部にそれぞれ対向して配設され、内部に前記エミッタ電極が配設された第１トレンチコンタクト部及び第２トレンチコンタクト部と、前記第１トレンチコンタクト部の下部と接続され、前記ベース層よりも第１導電型の不純物の濃度が高い第１導電型の第１コンタクト層と、前記第２トレンチコンタクト部の下部と接続され、前記ベース層よりも第１導電型の不純物の濃度が高い第１導電型の第２コンタクト層と、前記半導体基板の下面に配設されたコレクタ電極とを備え、平面視において、前記第１側部と前記第１トレンチコンタクト部との間の距離が、前記第２側部と前記第２トレンチコンタクト部との間の距離よりも大きく、断面視において、前記第１コンタクト層は前記第１側部から離間し、前記第２コンタクト層は前記第２側部と接続されており、平面視において、前記第１トレンチの前記第１側部での外郭線は、１つ以上の凹形状及び凸形状の少なくとも１つを有する。
本開示によれば、平面視において、第１トレンチの第１側部と第１トレンチコンタクト部との間の距離が、第１トレンチの第２側部と第２トレンチコンタクト部との間の距離よりも大きく、断面視において、第１コンタクト層は第１側部から離間し、第２コンタクト層は第２側部と接続されている。このような構成によれば、適切なチャネル領域を実現することができる。
実施の形態１に係る半導体装置の構成を示すＺ１－Ｚ１線の断面図である。 実施の形態１に係る半導体装置の構成を示すＺ２－Ｚ２線の断面図である。 実施の形態１に係る半導体装置の構成を示すＹ１－Ｙ１線の平面図である。 実施の形態１に係る半導体装置の構成を示すＹ２－Ｙ２線の平面図である。 実施の形態１に係る半導体装置の製造方法を説明するためのＺ１－Ｚ１線の断面図である。 実施の形態１に係る半導体装置の製造方法を説明するためのＺ１－Ｚ１線の断面図である。 実施の形態１に係る半導体装置の製造方法を説明するためのＺ１－Ｚ１線の断面図である。 第１トレンチとトレンチコンタクトとの間の距離と、閾値電圧との関係を示す図である。 変形例１－１に係る半導体装置の構成を示す平面図である。 変形例１－１に係る半導体装置の構成を示すＺ１－Ｚ１線の断面図である。 変形例１－１に係る半導体装置の構成を示すＺ２－Ｚ２線の断面図である。 変形例１－２に係る半導体装置の構成を示す平面図である。 変形例１－３に係る半導体装置の構成を示す平面図である。 変形例１－３に係る半導体装置の構成を示すＺ３－Ｚ３線の断面図である。 変形例１－４に係る半導体装置の構成を示す平面図である。 実施の形態２に係る半導体装置の構成を示す平面図である。 変形例２－１に係る半導体装置の構成を示す平面図である。 変形例２－２に係る半導体装置の構成を示す平面図である。 変形例２－２に係る半導体装置の構成を示す平面図である。 変形例２－３に係る半導体装置の構成を示すＹ１－Ｙ１線の平面図である。 変形例２－３に係る半導体装置の構成を示すＹ２－Ｙ２線の平面図である。 変形例２－３に係る半導体装置の構成を示すＺ１－Ｚ１線の断面図である。 変形例２－３に係る半導体装置の構成を示すＺ２－Ｚ２線の断面図である。 変形例２－４に係る半導体装置の構成を示す平面図である。 変形例２－４に係る半導体装置の構成を示す平面図である。 実施の形態３に係る半導体装置の構成を示すＹ１－Ｙ１線の平面図である。 実施の形態３に係る半導体装置の構成を示すＺ１－Ｚ１線の断面図である。 実施の形態３に係る半導体装置の構成を示すＺ２－Ｚ２線の断面図である。 変形例３－１に係る半導体装置の構成を示すＹ１－Ｙ１線の平面図である。 変形例３－１に係る半導体装置の構成を示すＺ１－Ｚ１線の断面図である。 変形例３－１に係る半導体装置の構成を示すＺ２－Ｚ２線の断面図である。 変形例３－１に係る半導体装置の製造方法を説明するためのＺ２－Ｚ２線の断面図である。 変形例３－２に係る半導体装置の構成を示すＹ１－Ｙ１線の平面図である。 変形例３－２に係る半導体装置の構成を示すＺ１－Ｚ１線の断面図である。 変形例３－３に係る半導体装置の製造方法を説明するための断面図である。 変形例３－３に係る半導体装置の製造方法を説明するための断面図である。 変形例３－３に係る半導体装置の製造方法を説明するための断面図である。 変形例３－３に係る半導体装置の製造方法を説明するための断面図である。 変形例３－４に係る半導体装置の構成を示すＹ１－Ｙ１線の平面図である。 変形例３－４に係る半導体装置の構成を示すＺ１－Ｚ１線の断面図である。 実施の形態５に係る半導体装置の構成を示す平面図である。 実施の形態６に係る半導体装置の構成を示す平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置と方向は、実際の実施時の方向とは必ず一致しなくてもよい。
また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また以下では、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としてもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
＜実施の形態１＞
図１及び図２は、本実施の形態１に係る半導体装置である半導体素子１００の構成を示す断面図であり、図３及び図４は、半導体素子１００の構成を示す平面図である。具体的には、図１は、図３のＺ１－Ｚ１線の断面図であり、図２は、図３のＺ２－Ｚ２線の断面図である。図３は、図１のＹ１－Ｙ１線の平面図であり、図４は、図１のＹ２－Ｙ２線の平面図である。
まず概要について説明する。図１～図４に示すように、半導体素子１００は、エミッタ電極１及びゲート電極１５が設けられた半導体基板を備え、半導体基板にはアクティブトレンチＡ及びダミートレンチＤが設けられている。半導体基板は、通常の半導体ウエハから構成されてもよいし、エピタキシャル成長層から構成されてもよい。なお、図３に示されるゲート電極１５を示すＧと、エミッタ電極１を示すＥとの図示は、図５以降の図において適宜省略されることもある。
図１及び図２に示すようにアクティブトレンチＡは、半導体基板の第１トレンチ７の内面であるゲート酸化膜（絶縁膜）８上にアクティブ部１４が配設されて構成されている。ダミートレンチＤは、半導体基板の第２トレンチ２７の内面である酸化膜２８上にダミー部２４が配設されて構成されている。
図３に示すように、アクティブトレンチＡとダミートレンチＤとはストライプ状に配設されている。アクティブトレンチＡのアクティブ部１４は、ゲート電極１５に電気的に接続される。ダミートレンチＤのダミー部２４は、半導体基板の第１主面（上面）上に配設されたエミッタ電極１に電気的に接続される。
本実施の形態１に係る半導体装置では、アクティブトレンチＡとダミートレンチＤとが交互に並んだ構成をしている。並べられたアクティブトレンチＡ及びダミートレンチＤのそれぞれの数は、１つでもよいし、３つでもよいし、それ以外の数でもよい。なお、ダミートレンチＤの数は０であってもよい。すなわち、ダミートレンチＤが設けられずに、１つ以上のアクティブトレンチＡが設けられてもよい。
図１及び図２に示すように、半導体基板の上面側にはｐ型ベース層５が配設され、ｐ型ベース層５の上面側にはｎ＋型ソース層４が配設されている。ｎ＋型ソース層４は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。第１トレンチ７がｐ型ベース層５及びｎ＋型ソース層４を貫通することにより、ｐ型ベース層５及びｎ＋型ソース層４はアクティブトレンチＡに接続されて設けられる。
図１及び図２に示すように、半導体素子１００は、半導体基板からなるｎ型ドリフト層９を有している。図１及び図２の例では、半導体基板は、ｎ＋型ソース層４からｐ型コレクタ層１１までの範囲である。ｎ型ドリフト層９は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３である。図１において、ｎ＋型ソース層４の紙面上端を半導体基板の上面、ｐ型コレクタ層１１の紙面下端を半導体基板の下面（第２主面）と呼ぶ。半導体基板の上面は、半導体素子１００の上面（おもて面）側の主面であり、半導体基板の下面は、半導体素子１００の下面（裏面）側の主面である。半導体素子１００は、上面と下面との間にｎ型ドリフト層９を有している。
図１及び図２に示すように、ｎ型ドリフト層９の上面側に、ｎ型ドリフト層９よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層６が配設されている。ｎ型キャリア蓄積層６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１３／ｃｍ３～１．０Ｅ＋１７／ｃｍ３である。なお、半導体素子１００は、ｎ型キャリア蓄積層６が配設されずに、図１及び図２に示したｎ型キャリア蓄積層６の領域にもｎ型ドリフト層９が配設された構成であってもよい。ｎ型キャリア蓄積層６が配設された構成では、電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層６とｎ型ドリフト層９とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層６は、ｎ型ドリフト層９を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物を当該半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層６の上面（上面）側には、ｐ型ベース層５が設けられている。ｐ型ベース層５は、ｐ型不純物として例えばボロンまたはアルミニウム（アルミ）等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ型ベース層５は、アクティブトレンチＡのゲート酸化膜８に接続されている。
ｐ型ベース層５の上面（上面）側には、ｎ＋型ソース層４が設けられている。ｎ＋型ソース層４はアクティブトレンチＡのゲート酸化膜８に接続されている。なお、ｎ＋型ソース層４は、半導体基板の上面を構成している。
図１～図４に示すように、平面視において、トレンチコンタクトＴＣが、第１トレンチ７と対向して配設され、図１及び図２に示すように、トレンチコンタクトＴＣの内部にはエミッタ電極１が配設されている。
図３及び図４に示すように、平面視において、第２トレンチ２７は、第１トレンチ７に沿って設けられており、第１トレンチ７との間にトレンチコンタクトＴＣを挟んでいる。本実施の形態１では、第２トレンチ２７は、ダミートレンチＤであるがアクティブトレンチＡであってもよい。
トレンチコンタクトＴＣは、図１の第１トレンチコンタクト部ＴＣａと、図２の第２トレンチコンタクト部ＴＣｂとを含む。後述するように、第１トレンチコンタクト部ＴＣａは、平面視における第１トレンチ７の第１側部に対向して配設され、第１トレンチコンタクト部ＴＣａ及び第１側部は、図３のチャネル領域Ｃに対応する。一方、第２トレンチコンタクト部ＴＣｂは、平面視における第１トレンチ７の第２側部に対向して配設され、第２トレンチコンタクト部ＴＣｂ及び第２側部は、図３のチャネル無し領域Ｎに対応する。なお、第１トレンチ７の第１側部及び第２側部は、第１トレンチ７の一つの端部に含まれてもよいし、異なる二つの端部に含まれてもよい。同様に、第１トレンチコンタクト部ＴＣａ及び第２トレンチコンタクト部ＴＣｂは、一つのトレンチコンタクトＴＣに含まれてもよいし、異なる二つのトレンチコンタクトＴＣに含まれてもよい。
ｐ＋型コンタクト層３は、第１コンタクト層である第１ｐ＋型コンタクト層３ａと、第２コンタクト層である第２ｐ＋型コンタクト層３ｂとを含む。第１ｐ＋型コンタクト層３ａは、第１トレンチコンタクト部の下部と接続され、ｐ型ベース層５よりもｐ型不純物の濃度が高い半導体層である。第２ｐ＋型コンタクト層３ｂは、第２トレンチコンタクト部の下部と接続され、ｐ型ベース層５よりもｐ型不純物の濃度が高い半導体層である。第１及び第２ｐ＋型コンタクト層３ａ，３ｂのｐ型不純物の濃度は、例えば１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
図１及び図２に示すように、半導体素子１００は、ｎ型ドリフト層９の下面（第２主面）側に、ｎ型ドリフト層９よりもｎ型不純物の濃度が高いｎ型バッファ層１０が配設されている。ｎ型バッファ層１０は、半導体素子１００がオフ状態のときにｐ型ベース層５から下面側に伸びる空乏層がパンチスルーするのを抑制するために配設される。ｎ型バッファ層１０は、例えば、リン（Ｐ）またはプロトン（Ｈ＋）の注入によって形成されてもよく、リン（Ｐ）及びプロトン（Ｈ＋）の両方の注入によって形成されてもよい。なお、半導体素子１００は、ｎ型バッファ層１０が配設されずに、図１及び図２のｎ型バッファ層１０の領域にもｎ型ドリフト層９が配設された構成であってもよい。ｎ型バッファ層１０とｎ型ドリフト層９とを合わせてドリフト層と呼んでもよい。
半導体素子１００は、ｎ型バッファ層１０の下面側に、ｐ型コレクタ層１１が配設されている。すなわち、ｎ型ドリフト層９と半導体基板の下面との間に、ｐ型コレクタ層１１が配設されている。
図１及び図２に示すように、半導体素子１００は、半導体基板の上面からｐ型ベース層５を貫通し、ｎ型ドリフト層９に達する第１トレンチ７が配設されている。具体的には、第１トレンチ７は、ｎ＋型ソース層４、ｐ型ベース層５、及び、ｎ型キャリア蓄積層６を貫通する。第１トレンチ７内にゲート酸化膜８を介してアクティブ部１４が配設されるアクティブトレンチＡが構成されている。
図１及び図２に示すように、アクティブ部１４の上には層間絶縁膜２が配設されている。層間絶縁膜２には、トレンチコンタクトＴＣを露出するコンタクトホールが設けられている。トレンチコンタクトＴＣの内部、半導体基板の上面の層間絶縁膜２が配設されていない領域の上、及び、層間絶縁膜２の上には、エミッタ電極１が配設される。
エミッタ電極１は、ｎ＋型ソース層４、ｐ＋型コンタクト層３及びダミー部２４にオーミック接触し、ｎ＋型ソース層４、ｐ＋型コンタクト層３及びダミー部２４と電気的に接続されている。なお、図１及び図２において、または、図１及び図２とは別の断面においてエミッタ電極１はダミー部２４と接触してもよいし、層間絶縁膜２に設けた図示しないコンタクトホールを介してエミッタ電極１はダミー部２４と接触してもよい。
エミッタ電極１は、例えば、アルミニウムシリコン合金（Ａｌ－Ｓｉ系合金）などのアルミ合金で構成されてもよいし、アルミ合金で形成した電極上に、無電解めっき、または電解めっきでめっき膜を形成した複数層の金属膜で構成されてもよい。無電解めっき、または電解めっきで形成されるめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってもよい。また、隣接する層間絶縁膜２の間等の微細な領域であって、エミッタ電極１では良好な埋め込みが得られない領域がある場合には、エミッタ電極１よりも埋込性が良好なタングステン膜を微細な領域に配置して、タングステン膜の上にエミッタ電極１を設けてもよい。
なお、層間絶縁膜２とエミッタ電極１との間にバリアメタルを設けてもよい。バリアメタルは、例えば、窒化チタンのようにチタン（Ｔｉ）を含む導電体であってもよいし、チタンとシリコン（Ｓｉ）とを合金化させたＴｉＳｉであってもよい。また、ｎ＋型ソース層４などのｎ型の半導体層の上のみにバリアメタルを設けてもよい。バリアメタルとエミッタ電極１とを合わせてエミッタ電極と呼んでよい。
ｐ型コレクタ層１１の下面側には、コレクタ電極１２が設けられている。コレクタ電極１２は、エミッタ電極１と同様、アルミ合金で構成されてもよいし、アルミ合金とめっき膜とで構成されていてもよいし、エミッタ電極１と異なる構成であってもよい。コレクタ電極１２は、ｐ型コレクタ層１１にオーミック接触し、ｐ型コレクタ層１１と電気的に接続されている。
さて、図１～図４に示すように、第１トレンチ７より浅くかつ幅が狭い第１及び第２トレンチコンタクト部ＴＣａ，ＴＣｂの内部にエミッタ電極１が配設されている。第１及び第２ｐ＋型コンタクト層３ａ，３ｂは、第１及び第２トレンチコンタクト部ＴＣａ，ＴＣｂの下部に接続されている。
図３に示すように、平面視において、第１トレンチ７の第１側部と第１トレンチコンタクト部ＴＣａとの間の距離Ｌｃが、第１トレンチ７の第２側部と第２トレンチコンタクト部ＴＣｂとの間の距離Ｌｎよりも大きくなっている。なお、ここでいう距離は、第１トレンチ７の延伸方向と交差する方向（以下「延伸交差方向」と記すこともある）における距離である。本実施の形態１では、平面視において、第１トレンチ７の第１側部での幅が、第１トレンチ７の第２側部での幅よりも小さくされることによって、つまり第１トレンチ７の幅が部分的に小さくされることによって、上記距離Ｌｃ及び距離Ｌｎが設けられている。
図１に示すように、断面視において、第１トレンチコンタクト部ＴＣａの下部と接続された第１ｐ＋型コンタクト層３ａは、第１トレンチ７の第１側部から離間している。具体的には、第１トレンチ７の第１側部に隣接するｐ型ベース層５及びｎ＋型ソース層４が互いに接続されている。この領域は、アクティブ部１４の電圧に応じてチャネルが形成されるチャネル領域Ｃとなる。
一方、図２に示すように、断面視において、第２トレンチコンタクト部ＴＣｂの下部と接続された第２ｐ＋型コンタクト層３ｂは、第１トレンチ７の第２側部と接続されている。具体的には、第１トレンチ７の第２側部に隣接するｐ型ベース層５及びｎ＋型ソース層４が、第２ｐ＋型コンタクト層３ｂによって離間されている。この領域は、アクティブ部１４の電圧に応じてチャネルが形成されないチャネル無し領域Ｎとなる。
つまり、第１トレンチ７の延伸交差方向における幅を変更することで、第１トレンチ７とトレンチコンタクトＴＣとの間が比較的短い領域にチャネル無し領域Ｎが設けられ、第１トレンチ７とトレンチコンタクトＴＣとの間が比較的長い領域にチャネル領域Ｃが設けられる。このような構成によれば、ｎ＋型ソース層４のパターンによらず、ｐ＋型コンタクト層３が第１トレンチ７に接したか接していないかでチャネル領域Ｃ及びチャネル無し領域Ｎを調整することができる。
また上記の構成によれば、ｐ＋型コンタクト層３をトレンチコンタクトＴＣの下部に設けることでラッチアップ耐量を向上させることが可能となる。また、チャネル領域Ｃでは、第１トレンチ７とトレンチコンタクトＴＣとの間の距離が大きくなるため、ｐ＋型コンタクト層３によるオン特性への悪影響が抑制されたチャネル領域Ｃを実現できる。このためｐ＋型コンタクト層３のセルフアライン注入による製造コスト低減と、メサ幅の狭小化によるオン電圧低減との少なくともいずれかを実現できる。
また本実施の形態１では、図２の第１トレンチ７の第２側部での深さは、図１の第１トレンチ７の第１側部での深さよりも深い。このような構成によれば、図２の比較的深い第１トレンチ７にｐ＋型コンタクト層３（第２ｐ＋型コンタクト層３ｂ）が接続されるため、チャネル無し領域Ｎでのホール排出量を増やすことができ、ラッチアップ耐量を向上させることができる。なお、図１及び図２のような第１トレンチ７の深さの差は、マイクロローディング効果を用いて形成されてもよいし、エッチング条件やトレンチ幅を調整することで、深さの差が形成されない構成であってもよい。
ここで例えば、仮に、トレンチコンタクトＩＣの幅が部分的に変更された構成を想定する。このような構成では、第１トレンチ７と第２トレンチ２７との間の幅を大きくする必要があり、微細化ができない。またトレンチコンタクトＴＣを曲げた場合においても第１トレンチ７と第２トレンチ２７との間の幅を大きくする必要があるため、微細化ができない。
これに対して、本実施の形態１では、第１トレンチ７の幅が部分的に変更されている。一般的に平面視において、アクティブトレンチＡはトレンチコンタクトＴＣよりも幅が広いため、幅の調整代が大きく、幅を比較的大きく変更しても微細化における影響は比較的小さい。このため、幅の調整と微細化との両立が可能である。
なお図３に示すように、第１トレンチ７の第１側部での幅と第２側部での幅の差、つまり第１トレンチ７の幅を狭めた幅Ｗ１は、トレンチコンタクトＴＣ（第１及び第２トレンチコンタクト部ＴＣａ，ＴＣｂ）の幅Ｗ２よりも大きい。このような構成によれば、微細化しながら距離Ｌｃを大きくすることが容易となる。このことは、第１トレンチ７の幅が、トレンチコンタクトＴＣの幅よりも大きい場合に成り立つ。
なお図３及び図４には図示されていないが、ｎ＋型ソース層４は従来技術のように、第１トレンチ７の延伸方向にストライプ状に断続的に配設されてもよいし、図４に示すように当該延伸方向に連続的に配設されてもよい。
＜製造方法＞
次に本実施の形態１に係る半導体素子の製造方法の一例について説明する。なお以下の説明では、図１の断面での構成の製造方法について主に説明するが、図２の断面での構成の製造方法も以下と同様である。また、以下の説明では、図１の第１トレンチ７の構成の製造方法について主に説明するが、第２トレンチ２７の構成の製造方法も以下と概ね同じである。
まず、ｎ型ドリフト層９を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製されたＦＺウエハ、または、ＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製されたＭＣＺウエハなどの、ｎ型不純物を含むｎ型ウエハが用いられてもよい。
半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択される。例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ型ドリフト層９の比抵抗が４０～１２０Ω・ｃｍ程度となるように、ｎ型不純物の濃度が調整される。半導体基板を準備する工程では、半導体基板の全体がｎ型ドリフト層９となっている。このような半導体基板の上面側または下面側から、以下で説明されるｐ型またはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型またはｎ型の半導体層が半導体基板に形成され、半導体素子１００が製造される。
なお図示しないが、半導体素子１００が配設されたセル領域の周囲には終端領域となる領域が配設されている。以下では、半導体素子１００のセル領域の構成の製造方法について主として説明するが、半導体素子１００の終端領域については周知の製造方法により作製してもよい。例えば、終端領域に耐圧保持構造としてｐ型終端ウェル層を有するＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）を形成してもよい。この場合、半導体素子１００のセル領域を加工する前に終端領域にｐ型不純物イオンを注入してＦＬＲを形成してもよく、半導体素子１００のセル領域へのｐ型不純物のイオン注入と同時に、終端領域にｐ型不純物イオンを注入してＦＬＲを形成してもよい。
次に、図５（ａ）に示すように、半導体基板の上面側から砒素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層６を形成する。また、図５（ｂ）に示すように、半導体基板の上面側からボロン（Ｂ）またはアルミニウム（Ａｌ）などのｐ型不純物を注入してｐ型ベース層５を形成する。ｎ型キャリア蓄積層６及びｐ型ベース層５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物及びｐ型不純物は、半導体基板の上面上にマスク処理を施した後にイオン注入されるため、ｎ型キャリア蓄積層６及びｐ型ベース層５は、半導体基板の上面側に選択的に形成される。具体的には、ｎ型キャリア蓄積層６及びｐ型ベース層５は、セル領域に形成され、終端領域でｐ型終端ウェル層に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成することで、開口を介して半導体基板の所定の領域にイオン注入を施したりエッチングを施したりするためのマスクを、半導体基板上に形成する処理である。
次に、図５（ｃ）に示すように、マスク処理によりセル領域のｐ型ベース層５の上面側に選択的にｎ型不純物を注入してｎ＋型ソース層４を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってもよい。なお、ｐ型ベース層５の形成と、ｎ＋型ソース層４の形成とに同一のマスクを用いることにより、マスク枚数を削減して、製造コストを低減してもよい。
それから、図６（ａ）に示すように、半導体基板の上面側からｎ＋型ソース層４、ｐ型ベース層５及びｎ型キャリア蓄積層６を貫通し、ｎ型ドリフト層９に達する第１トレンチ７を形成する。セル領域において、ｎ＋型ソース層４を貫通する第１トレンチ７の側壁は、ｎ＋型ソース層４の一部と接続する。例えば、半導体基板上にマスクとなるＳｉＯ２などの酸化膜を堆積させた後、マスク処理によって当該酸化膜のうち第１トレンチ７を形成する部分に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで、第１トレンチ７が形成される。
その後、酸素を含む雰囲気中で半導体基板を加熱して第１トレンチ７の内壁及び半導体基板の上面にゲート酸化膜８を形成する。半導体基板の上面に形成されたゲート酸化膜８は、後工程で除去される。
次に、ゲート酸化膜８が形成された第１トレンチ７内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させる。このポリシリコンは、アクティブ部１４及びダミー部２４となるため、図６（ａ）などでは、当該ポリシリコンにアクティブ部１４及びダミー部２４の符号が付されている。
次に、図６（ｂ）に示すように、セル領域のポリシリコン上に層間絶縁膜２を形成する。層間絶縁膜２は、例えば、ＳｉＯ２であってもよい。そして、図６（ｃ）に示すように、マスク処理により堆積させた層間絶縁膜２にコンタクトホールを形成した後、当該コンタクトホールから露出された半導体基板をエッチングすることでトレンチコンタクトＴＣを形成する。
次に、図７（ａ）に示すように、トレンチコンタクトＴＣと同じマスクでボロン（Ｂ）またはアルミニウム（Ａｌ）などのｐ型不純物を注入して、ｐ＋型コンタクト層３を形成する。ｐ＋型コンタクト層３は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。このように本実施の形態１では、トレンチコンタクトＴＣに対してセルフアライン注入を行うことにより、ｐ＋型コンタクト層３を形成する。ｐ＋型コンタクト層３は、トレンチコンタクトＴＣと同じマスクでイオン注入されるため、トレンチコンタクトＴＣ下に形成される。
なお、トレンチコンタクトＴＣ及びｐ＋型コンタクト層３の形成後に、ウェットエッチングなどで層間絶縁膜２のコンタクトホールを横方向に広げることで、層間絶縁膜２から露出されたｎ＋型ソース層４上にエミッタ電極１を形成してもよい。このような構成によれば、ｎ＋型ソース層４とエミッタ電極１との接触面積を増やすことができ、コンタクト抵抗を下げることができる。
次に、図７（ｂ）に示すように、ｐ＋型コンタクト層３上のトレンチコンタクトＴＣ内部、半導体基板の上面及び層間絶縁膜２上にエミッタ電極１を形成する。エミッタ電極１は、例えば、スパッタリングや蒸着などのＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によってアルミシリコン合金（Ａｌ－Ｓｉ系合金）を堆積させて形成されてもよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極１が形成されてもよい。エミッタ電極１をめっきで形成すると、エミッタ電極１として厚い金属膜を容易に形成できるので、エミッタ電極１の熱容量の増加により耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極１を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は、半導体基板の下面側の加工を行った後に実施してもよい。
次に、半導体基板の下面側を研削し、半導体基板を設計した所定の厚みに薄板化する。研削後の半導体基板の厚みは、例えば、８０μｍ～２００μｍであってもよい。
それから、半導体基板の下面側からｎ型不純物を注入して図１及び図２のｎ型バッファ層１０を形成する。さらに、半導体基板の下面側からｐ型不純物を注入して図１及び図２のｐ型コレクタ層１１を形成する。
ｎ型バッファ層１０は、例えば、リン（Ｐ）イオンを注入して形成されてもよいし、プロトン（Ｈ＋）を注入して形成されてもよいし、プロトンとリンとの両方を注入して形成されてもよい。プロトンは比較的低い加速エネルギーで半導体基板の下面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層１０をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すれば、リンで形成するよりも半導体基板の厚み方向に厚いｎ型バッファ層１０を形成することができる。
また、リンはプロトンよりも、ｎ型不純物として高い活性化率を有する。このため、薄板化された半導体基板であっても、リンでｎ型バッファ層１０を形成すれば、空乏層のパンチスルーを抑制することができる。半導体基板をより一層薄板化するには、プロトンがリンよりも下面から深い位置に注入されるように、プロトン及びリンの両方を注入してｎ型バッファ層１０を形成することが好ましい。
ｐ型コレクタ層１１は、例えば、ボロン（Ｂ）を注入して形成されてもよい。半導体基板の下面側からボロンをイオン注入した後に、下面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化してｐ型コレクタ層１１が形成される。この際、半導体基板の下面から比較的浅い位置に注入されたｎ型バッファ層１０のリンも同時に活性化される。
なお、ｎ型バッファ層１０のプロトンは３８０℃～５００℃といった比較的低いアニール温度で活性化されるので、プロトン注入後にはプロトンの活性化のための工程以外で、半導体基板全体が３８０℃～５００℃より高い温度にならないように留意する必要がある。上述したレーザーアニールは、半導体基板の下面近傍のみを高温にできるため、プロトンを注入した後のｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、半導体基板の下面上に、図１及び図２のコレクタ電極１２を形成する。コレクタ電極１２は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成されてもよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成されてもよい。また、コレクタ電極１２は、ＰＶＤで形成した金属膜上に、無電解めっきや電解めっきの金属膜をさらに形成することによって形成されてもよい。
以上のような工程により、複数の半導体素子１００が、１枚のｎ型ウエハにマトリクス状に作製される。半導体素子１００は、レーザーダイシングやブレードダイシングにより個々に切り分けられて完成する。
＜動作＞
図８は、第１トレンチ７とトレンチコンタクトＴＣとの間の距離と、閾値電圧（Ｖｔｈ）との関係を示す図である。トレンチコンタクトＴＣが第１トレンチ７に近づくと、チャネル領域ＣにおけるトレンチコンタクトＴＣ下のｐ＋型コンタクト層３の割合が高くなるため、閾値電圧（Ｖｔｈ）が大きくなり、オン電圧が大きくなる。特に上記距離が０．２μｍの場合には、ｐ＋型コンタクト層３が第１トレンチ７に接続され、閾値電圧が一般的な駆動ゲート電圧である１５Ｖよりも高くなり、その駆動ゲート電圧では電流が流れない。
以上の傾向から、発明者は、ｐ＋型コンタクト層３によるオン特性への悪影響が抑制されたチャネルを形成するには、チャネル領域Ｃにおいて第１トレンチ７とトレンチコンタクトＴＣとの距離を大きくし、チャネル無し領域Ｎにおいて第１トレンチ７とトレンチコンタクトＴＣとの距離を小さくすることが有効であると考えた。より具体的には、平面視にて第１トレンチ７の第１側部での幅が、第１トレンチ７の第２側部での幅よりも小さく構成されることによって、第１側部にてチャネル領域Ｃが設けられ、第２側部にてチャネル無し領域Ｎが設けられた構成を考えた。
このような構成によれば、チャネル無し領域Ｎでは、トレンチコンタクトＴＣと第１トレンチ７との間の距離が比較的小さく、アクティブトレンチＡのゲート酸化膜８は、ｐ型ベース層５、ｎ＋型ソース層４及びｐ＋型コンタクト層３に接続されている。このため、アクティブ部１４にゲート駆動電圧が印加されても、アクティブトレンチＡのゲート酸化膜８に高濃度のｐ＋型コンタクト層３が接続されているため、チャネル無し領域Ｎでは、チャネルは形成されない、または、チャネルが形成されにくい。
一方、チャネル領域Ｃでは、トレンチコンタクトＴＣと第１トレンチ７との間の距離が比較的大きく、アクティブトレンチＡのゲート酸化膜８は、ｐ型ベース層５及びｎ＋型ソース層４に接続されるが、ｐ＋型コンタクト層３には接続されていない。このため、アクティブ部１４にゲート駆動電圧が印加されると、アクティブトレンチＡのゲート酸化膜８に接するｐ型ベース層５にチャネルが形成される。
つまり、ｐ＋型コンタクト層３が第１トレンチ７に接続されていない領域はチャネルが形成されるチャネル領域Ｃとなり、ｐ＋型コンタクト層３が第１トレンチ７に接続された領域はチャネルが実質的に形成されないチャネル無し領域Ｎとなる。
以上のように、ｐ＋型コンタクト層３が第１トレンチ７に接続されたか否かでチャネル領域Ｃを調整することができるので、図４に示すように、ｎ＋型ソース層４は、ｐ型ベース層５のマスクを用いてセルフアライン注入でセル領域全面に亘って設けられてもよい。この場合、マスクの削減が可能となる。また、ｎ＋型ソース層４とｎ型ドリフト層９とのショートを抑制するため、ｎ＋型ソース層４の端部は、ｎ＋型ソース層４よりも大きいｐ型ベース層５で覆われるように形成されてもよい。
＜実施の形態１のまとめ＞
本実施の形態１では、第１トレンチ７の幅を部分的に小さくし、第１トレンチ７とトレンチコンタクトＴＣとの間の距離を部分的に大きくすることで、ｐ＋型コンタクト層３によるオン特性への悪影響が抑制されたチャネル領域Ｃを実現できる。これにより、ｐ＋型コンタクト層３のセルフアライン注入による製造コスト低減と、メサ幅の狭小化によるオン電圧低減との少なくともいずれかを実現できる。
また、ｐ＋型コンタクト層３が第１トレンチ７に接続されたか否かでチャネル領域Ｃを調整できる。このため、ｎ＋型ソース層４が、ｐ型ベース層５のマスクを用いてセルフアライン注入でセル領域全面に亘って設けられても、チャネル密度の調整によって飽和電流を制御できるので短絡時間の低下を抑制できる。この結果、ｎ＋型ソース層４の製造コストを低減できる。
なお、図２に示すように、ｐ＋型コンタクト層３（第１及び第２ｐ＋型コンタクト層３ａ，３ｂ）の上端と、ｎ＋型ソース層４の下端とは互いに接続されてもよいし、これらの間にｐ型ベース層５を設けることによって、これらが接続されていなくてもよい。ｐ＋型コンタクト層３の上端と、ｎ＋型ソース層４の下端とが互いに接続された部分では、ｎ＋型ソース層４からの電子注入がｐ＋型コンタクト層３で抑制されるため、飽和電流を制御でき、短絡時間の低下を抑制できる。ｐ＋型コンタクト層３の上端と、ｎ＋型ソース層４の下端とが互いに接続されていない部分では、ｎ＋型ソース層４からｐ型ベース層５を通って下方へ流れる電子の成分を、ｐ＋型コンタクト層３によって抑制できる。ただし、ｎ＋型ソース層４からｐ型ベース層５を通り、下方ではなく、第１トレンチ７の延伸方向にｐ型ベース層５を流れる電子の成分は抑制されず、ｐ＋型コンタクト層３が第１トレンチ７に接続されていないチャネル領域Ｃを通ってｎ型ドリフト層９内まで電子が流れるため、飽和電流を調整できない場合もある。
＜変形例１－１＞
実施の形態１では、第１トレンチ７の一方の側部及び他方の側部に交互に第１側部を設けることによって、第１トレンチ７の幅を部分的に小さくしたが、これに限ったものではない。例えば、図９に示すように、第１トレンチ７の一方の側部及び他方の側部の対向する部分に第１側部を設けて、第１トレンチ７の幅を両側から小さくしてもよい。
このような構成によれば、第１トレンチ７の延伸交差方向への幅がより狭くなる。第１トレンチ７の幅が狭くなるとマイクロローディング効果により、第１トレンチ７の幅が狭い部分ではエッチング速度が遅くなる。このため、図１０に示すようにチャネル領域Ｃの第１トレンチ７の深さと、図１１に示すようにチャネル無し領域Ｎの第１トレンチ７の深さとの差が、実施の形態１よりも大きくなる。なお、エッチング条件やトレンチ幅を調整することで、深さの差が形成されない構成であってもよい。
なお、ラッチアップ耐量を向上させるためには、ホールによるｎ＋型ソース層４の下方の電位上昇を抑制すればよい。これを実現するためには、ｎ＋型ソース層４の下にｐ＋型コンタクト層３が存在する領域においてホール排出量を増やし、ｎ＋型ソース層４の下にｐ＋型コンタクト層３が存在しない領域においてホール排出量を減らすことが有効である。また、ターンオフ時においてホールは、アクティブトレンチＡのｎ型ドリフト層９に接する側面に形成された反転層を通って排出される。深い第１トレンチ７では浅い第１トレンチ７と比べて、第１トレンチ７の側面と排出されるホールとの間の距離が小さくなるため、ホールは優先的に深い第１トレンチ７の側面に沿って排出される。
深い第１トレンチ７に隣接するｎ＋型ソース層４の下にｐ＋型コンタクト層３が存在する領域は、ラッチアップ耐量が高い領域となる。浅い第１トレンチ７に隣接するｎ＋型ソース層４の下にｐ＋型コンタクト層３が存在しない領域は、ラッチアップ耐量が低い領域となる。チャネル無し領域Ｎでは、ｎ＋型ソース層４の下にｐ＋型コンタクト層３が存在しており、チャネル無し領域Ｎの第１トレンチ７はチャネル領域Ｃの第１トレンチ７よりも深いため、第１トレンチ７の側面に沿って排出されるホールの量は比較的大きい。
＜変形例１－１のまとめ＞
以上のことから本変形例１－１では、第１トレンチ７の両側部の対向する部分の幅を小さくすることによって、マイクロローディング効果により、第１トレンチ７の幅を小さくしなかった部分において第１トレンチ７が深くなる。これにより、ｎ＋型ソース層４の下にｐ＋型コンタクト層３が存在するチャネル無し領域Ｎへのホール排出量を増やせるため、ラッチアップ耐量を向上させることができる。
＜変形例１－２＞
実施の形態１では、第１トレンチ７の幅を狭くしたが、これに限ったものではない。例えば、図１２に示すように、平面視において第１トレンチ７は曲げられて第１側部で凹んでもよい。具体的には、第１トレンチ７は、第１側部において凹形状を有し、第１側部と逆の側部において凸形状を有している。好ましくは、第１トレンチ７の幅が一定になるように第１トレンチ７は曲げられてもよい。さらに好ましくは平面視において凹形状及び凸形状のコーナーが緩やかな曲率を有してもよい。
＜変形例１－２のまとめ＞
平面視において第１トレンチ７は曲げられて第１側部で凹むことによって、第１トレンチ７の幅を実質的に一定にすることができる。これによりマイクロローディング効果が発生せず第１トレンチ７の深さを均一にすることができる。第１トレンチ７の深さに差がある構成では深い第１トレンチ７底部のコーナーにおいて電界が集中しやすくなるが、本変形例１－２のように第１トレンチ７の深さが均一化された構成によれば、そのような電界の集中を緩和できる。また、平面視において第１トレンチ７の凹形状及び凸形状のコーナーが緩やかな曲率を有するように構成すれば、第１トレンチ７底部のコーナーでの電界が緩和できる。
＜変形例１－３＞
図１３は、本変形例１－３の半導体装置の構成を示す平面図であり、図１４は、図１３のＺ３－Ｚ３線の当該構成を示す断面図である。
実施の形態１ではトレンチコンタクトＴＣは、第１トレンチ７の全てと対向して配設されたが、これに限ったものではない。例えば、図１３及び図１４に示すように、第１及び第２トレンチコンタクト部ＴＣａ，ＴＣｂは、平面視における第１トレンチ７の第３側部に対向しないように構成されてもよい。つまり、トレンチコンタクトＴＣは第１トレンチ７の全てと対向して配設されるのではなく、部分的に間引かれて配設されてもよい。より好ましくは、図１３及び図１４に示すように、トレンチコンタクトＴＣが間引かれた領域のメサ幅Ｌｍｄを、トレンチコンタクトＴＣが配設された領域の幅Ｌｍｎよりも狭くしてもよい。さらに好ましくは、トレンチコンタクトＴＣが間引かれた領域には、ｐ型ベース層５が配設されずに、ｎ型ドリフト層９が配設されてもよい。
＜変形例１－３のまとめ＞
トレンチコンタクトＴＣが間引かれた領域のメサ幅を狭くすることができるので、キャリア蓄積量を増やし、さらにオン電圧を低減することができる。また、トレンチコンタクトＴＣが間引かれた領域にｐ型ベース層５を設けないように構成すれば、ｐ型ベース層５を介したホール排出量を減らすことができるので、さらにオン電圧を低減することができる。
＜変形例１－４＞
実施の形態１では、平面視において、第１トレンチ７の第１側部での外郭線は、１つの凹形状を有していたが、これに限ったものではない。例えば図１５に示すように、第１トレンチ７の第１側部での外郭線は、複数の凹形状を有してもよい。または、第１トレンチ７の第１側部での外郭線は、１つ以上の凸形状を有してもよいし、１つ以上の凹形状と１つ以上の凸形状との組み合わせを有してもよい。なお、図１５は第１トレンチ７の延伸方向に沿った外郭線が凹形状を有しているが、第１トレンチ７の延伸交差方向に沿った外郭線が１つ以上の凹形状及び凸形状の少なくとも１つを有してもよい。
＜変形例１－４のまとめ＞
以上のような構成によれば、チャネル領域Ｃ内のチャネル幅を増やすことができるため、電流密度を高くすることができる。
＜実施の形態２＞
実施の形態１及び実施の形態１の変形例では、第１トレンチ７の幅が部分的に変更されたり第１トレンチ７が部分的に曲げられたりすることで、第１トレンチ７とトレンチコンタクトＴＣとの間の距離を部分的に大きくした。これに対して本実施の形態２では、図１６に示すように、平面視において、第１トレンチコンタクト部ＴＣａを含むトレンチコンタクトＴＣは、第１トレンチ７の第１側部と逆側に曲げられている。つまり、トレンチコンタクトＴＣが部分的に曲げられている。
＜実施の形態２のまとめ＞
トレンチコンタクトＴＣを曲げることで、実施の形態１と同様に、第１トレンチ７（第１側部）とトレンチコンタクトＴＣ（第１トレンチコンタクト部ＴＣａ）との間の距離を部分的に大きくすることができる。これにより、実施の形態１と同様に、ｐ＋型コンタクト層３によるオン特性への悪影響が抑制されたチャネル領域Ｃを実現できる。このためｐ＋型コンタクト層３のセルフアライン注入による製造コスト低減とメサ幅の狭小化によるオン電圧低減とを同時に実現できる。
このような効果は、トレンチコンタクトＴＣの幅が部分的に変更されることでも実現できるが、トレンチコンタクトＴＣの幅が変更された部分へのエミッタ電極１の埋め込み性が比較的悪い。このため、トレンチコンタクトＴＣの幅を部分的に変更して、第１トレンチ７の第１側部とトレンチコンタクトＴＣの第１トレンチコンタクト部ＴＣａとの間の距離を大きくするには限界があり、オン特性への悪影響が十分に抑制できないことがある。これに対して、本実施の形態２のようにトレンチコンタクトＴＣを曲げた構成では、エミッタ電極１の埋め込み性による制限が緩和されるので、第１トレンチ７とトレンチコンタクトＴＣとの距離を十分遠ざけることができ、オン特性への悪影響を抑制できる。
＜変形例２－１＞
図１７に示すように、第２トレンチ２７は、トレンチコンタクトＴＣのうち第１トレンチコンタクト部ＴＣａと対向する第１部分２７ａと、トレンチコンタクトＴＣのうち第１トレンチコンタクト部ＴＣａ以外の部分と対向する第２部分２７ｂとを含んでもよい。そして、第２部分２７ｂの幅は、第１部分２７ａの幅よりも大きくてもよい。つまり、トレンチコンタクトＴＣのうち第２トレンチ２７側に曲げられていない部分に隣接する第２トレンチ２７の幅を広げてもよい。なお、図１７では、幅を広げる第２トレンチ２７はダミートレンチＤであるが、アクティブトレンチＡであってもよい。
＜変形例２－１のまとめ＞
以上のような構成によればメサ幅を狭くすることができるので、オン電圧を低減することができる。
＜変形例２－２＞
実施の形態２では、メサ領域内のトレンチコンタクトＴＣの本数は１本であったが、これに限ったものではない。例えば図１８に示すように、メサ領域内のトレンチコンタクトＴＣの本数は２本であってもよいし、図１９に示すように、メサ領域内のトレンチコンタクトＴＣの本数は２本以上であってもよい。つまり、トレンチコンタクトＴＣは、第１トレンチ７と第２トレンチ２７との間に、第１トレンチコンタクト部ＴＣａまたは第２トレンチコンタクト部ＴＣｂと幅方向に並べられた第３トレンチコンタクト部ＴＣｃを含んでもよい。また、チャネル無し領域Ｎに隣接するトレンチコンタクトＴＣの本数は、チャネル領域Ｃに隣接するトレンチコンタクトＴＣの本数よりも多くてもよい。
＜変形例２－２のまとめ＞
複数本のトレンチコンタクトＴＣを設けることで、トレンチコンタクトＴＣの下のｐ＋型コンタクト層３の面積を増やすことができるので、ホールの排出及びラッチアップ耐量を向上させることができる。
＜変形例２－３＞
図２０は、図２３のＹ１－Ｙ１線の本変形例２－３の半導体装置の構成を示す平面図であり、図２１は、図２３のＹ２－Ｙ２線の当該構成を示す平面図である。図２２は、図２０及び図２１のＺ１－Ｚ１線の断面図であり、チャネル領域Ｃの断面図である。図２３は、図２０及び図２１のＺ２－Ｚ２線の断面図であり、チャネル無し領域Ｎの断面図である。
実施の形態２ではチャネル領域Ｃに隣接するトレンチコンタクトＴＣが曲げられたが、これに限ったものではない。例えば、図２０～図２３に示すようにチャネル領域ＣにおいてトレンチコンタクトＴＣを間引いてもよい。つまり、第１トレンチ７の第３側部に隣接するｐ型ベース層５及びｎ＋型ソース層４が互いに接続されてもよい。ここでいう第１トレンチ７の第３側部は、変形例１－３で説明したように、トレンチコンタクトＴＣが間引かれたことによりトレンチコンタクトＴＣと対向していない図２２の第１トレンチ７の側部である。より好ましくは、図２１及び図２３に示すように、ｎ＋型ソース層４がチャネル無し領域Ｎに設けられてもよい。さらに好ましくは、図２０及び図２３に示すように、ｐ＋型コンタクト層３がチャネル無し領域Ｎにおいて第１トレンチ７に接続されてもよい。
＜変形例２－３のまとめ＞
以上のような構成によれば、トレンチコンタクトＴＣが間引かれた分だけ、メサ幅をさらに縮めることができる。また、ｎ＋型ソース層４をチャネル無し領域Ｎにも設けた場合には、図２１及び図２３に示すように、チャネル無し領域Ｎに隣接するトレンチコンタクトＴＣから、ｎ＋型ソース層４のコンタクトをとることができる。
＜変形例２－４＞
実施の形態１の構成と実施の形態２との構成とを組み合わせてもよい。つまり図２４に示すように、平面視において、第１トレンチ７の第１側部での幅が、第１トレンチ７の第２側部での幅よりも小さく構成され、かつ、トレンチコンタクトＴＣは、第１トレンチ７の第１側部と逆側に曲げられて構成されてもよい。好ましくは図２５に示すように、第２トレンチ２７も、トレンチコンタクトＴＣと同様に第１トレンチ７の第１側部と逆側に曲げられて構成されてもよい。
＜変形例２－４のまとめ＞
以上の構成によれば、第１トレンチ７の第１側部とトレンチコンタクトＴＣとの間の距離をさらに大きくすることができるので、ｐ＋型コンタクト層３によるオン特性への悪影響をより抑制することができる。また、図２５のように、第２トレンチ２７がトレンチコンタクトＴＣと同様に第１トレンチ７の第１側部と逆側に曲げられた場合には、ｐ＋型コンタクト層３によるオン特性への悪影響をより抑制することができる。
＜実施の形態３＞
実施の形態１，２では、トレンチコンタクトＴＣは、第１トレンチ７と第２トレンチ２７との間のメサ領域に設けられた。これに対して本実施の形態３では、図２６～図２８に示すように、第２トレンチ２７の内部は、トレンチコンタクトＴＣ（第１トレンチコンタクト部ＴＣａ及び第２トレンチコンタクト部ＴＣｂ）と接続されている。つまり、トレンチコンタクトＴＣは、メサ領域と第２トレンチ２７とに跨るように設けられている。なお、図２６～図２８では、第２トレンチ２７はダミートレンチＤであるが、アクティブトレンチＡであってもよい。第２トレンチ２７がアクティブトレンチＡである場合には、トレンチコンタクトＴＣと、第２トレンチ２７のアクティブ部とが電気的に接続されないように、トレンチコンタクトＴＣとアクティブ部との間に酸化膜などの絶縁膜が設けられてもよい。
＜実施の形態３のまとめ＞
トレンチコンタクトＴＣを第２トレンチ２７の内部と接続するように構成したため、第１トレンチ７と第２トレンチ２７との間を大きくしなくても、第１トレンチ７とトレンチコンタクトＴＣとの間の距離を大きくすることができる。これにより、ｐ＋型コンタクト層３によるオン特性への悪影響がさらに抑制されたチャネル領域Ｃを実現できる。また、メサ幅を狭くすることができるので、オン電圧を低減することができる。
＜変形例３－１＞
実施の形態３では、トレンチコンタクトＴＣは、メサ領域と第２トレンチ２７とに跨るように設けられたが、これに限ったものではない。図２９～図３１に示すように、平面視において、トレンチコンタクトＴＣ（第１トレンチコンタクト部ＴＣａ及び第２トレンチコンタクト部ＴＣｂ）は第２トレンチ２７内に設けられてもよい。つまり図３０及び図３１に示すように、トレンチコンタクトＴＣの両端と、第２トレンチ２７の両端とが揃っていてもよい。また、図３２に示すように、ｐ＋型コンタクト層３は、斜めイオン注入によりトレンチコンタクトＴＣの側壁及びその下部に形成されてもよい。また第１トレンチ７に下方向に先細るテーパーを設けることで、半導体基板に対してほぼ垂直なイオン注入でもｐ＋型コンタクト層３を形成できるようにしてもよい。
＜変形例３－１のまとめ＞
平面視において、トレンチコンタクトＴＣが第１トレンチ７内に設けられたため、第１トレンチ７とトレンチコンタクトＴＣとの間の距離をさらに大きくすることができる。これにより、ｐ＋型コンタクト層３によるオン特性への悪影響がさらに抑制されたチャネル領域Ｃを実現できる。また、メサ幅をさらに狭くすることができるので、オン電圧をさらに低減することができる。
＜変形例３－２＞
図３３及び図３４に示すように、トレンチコンタクトＴＣは、ｐ＋型コンタクト層３（第１ｐ＋型コンタクト層３ａ及び第２ｐ＋型コンタクト層３ａ）と接続されずにｎ＋型ソース層４及び第２トレンチ２７の内部と接続された第３トレンチコンタクト部ＴＣｄを含んでもよい。つまり、トレンチコンタクトＴＣを曲げることによって、トレンチコンタクトＴＣのうちチャネル領域Ｃと隣接する部分が、第２トレンチ２７内に設けられてもよい。または、トレンチコンタクトＴＣのうちチャネル領域Ｃと隣接する部分が、メサ領域と第２トレンチ２７とに跨るように設けられてもよい。
＜変形例３－２のまとめ＞
以上のような構成によれば、チャネル領域Ｃにおいて、トレンチコンタクトＴＣの下にｐ＋型コンタクト層３が設けられていないため、ｐ＋型コンタクト層３によるオン特性への悪影響を抑制できる。
＜変形例３－３＞
実施の形態１では、トレンチコンタクトＴＣに対して一般的なセルフアライン注入を行うことにより、ｐ＋型コンタクト層３を形成した。これに対して、図３３及び図３４に示される変形例３－２のように、ｎ＋型ソース層４は、ｎ＋型ソース層４と接続されたトレンチコンタクトＴＣ（第３トレンチコンタクト部ＴＣｄ）からの斜めイオン注入を含むセルフアライン注入によって形成されてもよい。同様に、ｐ型ベース層５は、斜めイオン注入を含むセルフアライン注入によって形成されてもよい。同様に、ｎ型キャリア蓄積層６は、斜めイオン注入を含むセルフアライン注入によって形成されてもよい。以下、このことについて図３５～図３８を用いて説明する。
まず図３５（ａ）及び図３５（ｂ）に示すように、ドライエッチングまたはウェットエッチングにより、アクティブ部１４及びダミー部２４となるポリシリコンと、ゲート酸化膜８とをエッチングし、トレンチコンタクトＴＣを形成する。
次に、図３６（ａ）及び図３６（ｂ）に示すように、トレンチコンタクトＴＣからの斜めイオン注入を含むセルフアライン注入によってｐ型ベース層５を形成する。次に、図３７（ａ）及び図３７（ｂ）に示すように、トレンチコンタクトＴＣからの斜めイオン注入を含むセルフアライン注入によってｎ＋型ソース層４を形成する。それから、図３８（ａ）及び図３８（ｂ）に示すように、トレンチコンタクトＴＣからのセルフアライン注入によって、メサ領域のトレンチコンタクトＴＣの下にｐ＋型コンタクト層３を形成する。
なお以上ではｎ型キャリア蓄積層６の形成についての説明は省略したが、ｎ＋型ソース層４及びｐ型ベース層５の形成と同様に、トレンチコンタクトＴＣからの斜めイオン注入を含むセルフアライン注入によって形成することができる。
＜変形例３－３のまとめ＞
トレンチコンタクトＴＣからの斜めイオン注入を含むセルフアライン注入によって、ｎ＋型ソース層４、ｐ型ベース層５及びｎ型キャリア蓄積層６を形成することで、ｎ＋型ソース層４、ｐ型ベース層５及びｎ型キャリア蓄積層６の写真製版工程を削減できる。この結果、製造コストを低減できる。
ここで、本変形例３－３の製造方法を、トレンチコンタクトＴＣの下に第２トレンチ２７が存在する変形例３－２の図３３及び図３４の構成に適用し、ｐ＋型コンタクト層３を形成するためのイオンを、半導体基板に対してほぼ垂直に注入した場合を想定する。この場合、第２トレンチ２７に隣接するチャネル領域Ｃにｐ＋型コンタクト層３が形成されることが抑制されるので、ｐ＋型コンタクト層３によるオン特性への悪影響が抑制されたチャネル領域Ｃを実現できる。
なおここでは、ｐ＋型コンタクト層３によるオン特性への悪影響を抑制するために、本変形例３－３の製造方法を変形例３－２の図３３及び図３４の構成に適用した場合について説明したが、これに限ったものではない。例えば、本変形例３－３の製造方法を、第１トレンチ７の幅が部分的に異なる実施の形態１の構成（図１～図４）に適用してもよいし、トレンチコンタクトＴＣが曲げられた実施の形態２の構成（図１６）に適用してもよい。
＜変形例３－４＞
図３９に示すように、第２トレンチ２７は、第３トレンチコンタクト部ＴＣｄと離間された第１部分２７ｃと、第３トレンチコンタクト部ＴＣｄと接続された第２部分２７ｄとを含んでもよい。ここでいう第３トレンチコンタクト部ＴＣｄは、変形例３－２と同様であり、図４０に示すように、トレンチコンタクトＴＣのうち、ｐ＋型コンタクト層３と接続されずにｎ＋型ソース層４及び第２トレンチ２７の内部と接続された部分である。
このような構成において、図３９に示すように、第２部分２７ｄの幅は、第１部分２７ｃの幅よりも大きくてもよい。つまり、第２トレンチ２７が幅方向に突出し、その突出した部分にトレンチコンタクトＴＣが部分的に配設されてもよい。
＜変形例３－４のまとめ＞
本変形例３－４のように第２トレンチ２７が突出する構成によれば、トレンチコンタクトＴＣとアクティブトレンチＡとの間の距離を小さくすることができる。このため、斜めイオン注入を含むセルフアライン注入によって、ｎ＋型ソース層４がアクティブトレンチＡに接する構成の形成を容易化できる。
＜実施の形態４＞
半導体装置は、メインセルのほかに短絡時に異常を検知してメインセルを保護する機能を持つセンスセルを備えてもよい。この場合、誤動作防止の観点からメインセルの閾値電圧Ｖｔｈよりも、センスセルの閾値電圧Ｖｔｈを高くしたほうが好ましい。そこで、本実施の形態４では、第１トレンチ７の第１側部とトレンチコンタクトＴＣの第１トレンチコンタクト部ＴＣａとの間の距離に関して、センスセルの当該距離を、メインセルの当該距離よりも短くするように構成される。
＜実施の形態４のまとめ＞
以上のような構成によれば、メインセルの閾値電圧Ｖｔｈよりも、センスセルの閾値電圧Ｖｔｈを高くすることができるため、半導体装置の誤動作を抑制することができる。
＜実施の形態５＞
図４１は、本実施の形態５に係る半導体装置が備える半導体素子１００の構成を示す平面図である。本実施の形態５では、実施の形態１と同様に、一の第１トレンチ７に関して、複数組の第１側部及び第１ｐ＋型コンタクト層３ａが設けられることによって、チャネル領域Ｃ，Ｃ２のように複数のチャネル領域が設けられている。
そして、一の組の第１側部と第１ｐ＋型コンタクト層３ａとの間の距離Ｌｃは、別の組の第１側部と第１ｐ＋型コンタクト層３ａとの間の距離Ｌｃ２と異なっている。図４１の例では、チャネル領域Ｃ２の距離Ｌｃ２が、チャネル領域Ｃの距離Ｌｃよりも短く、かつ、チャネル無し領域Ｎの第２側部と第２ｐ＋型コンタクト層３ｂとの間の距離Ｌｎよりも長くなっている。
＜実施の形態５のまとめ＞
以上のような本実施の形態５によれば、チャネル領域Ｃの閾値電圧Ｖｔｈよりもチャネル領域Ｃ２の閾値電圧Ｖｔｈを高くすることができる。これにより、ターンオフ時において、高い閾値電圧Ｖｔｈを有するチャネル領域Ｃ２がチャネル領域Ｃよりも先にターンオフして電子注入量が減るので、ｎ型ドリフト層９の内部のキャリア密度を低減させることができる。このため、低い閾値電圧Ｖｔｈを有するチャネル領域Ｃがターンオフするときのスイッチング時間を短くすることができ、ターンオフ損失を低減できる。
＜実施の形態６＞
図４２は、本実施の形態６に係る半導体装置が備える半導体素子１００の構成を示す平面図である。本実施の形態６では、アクティブトレンチＡ，Ａ２のように複数のアクティブトレンチである複数の第１トレンチ７が設けられている。なお、アクティブトレンチＡのアクティブ部１４はゲート電極１５と接続され、アクティブトレンチＡ２のアクティブ部１４はゲート電極２０と接続されている。
ここで２つのゲート電極１５，２０を異なるタイミングでターンオン及びターンオフさせるダブルゲート駆動として、ゲート電極２０を先にターンオフさせ、ゲート電極１５を後にターンオフさせる駆動を行う。このようなダブルゲート駆動では、ゲート電極２０を遮断するスイッチング時間であるコントロール期間中、ゲート電極１５に接続されたアクティブトレンチＡのチャネルだけで通電するのでオン電圧が増加する。このため、コントロール期間は短い方がよく、そのためには、ゲート電極２０に接続されたアクティブトレンチＡ２の電子注入量が小さくなるように、アクティブトレンチＡ２の閾値電圧Ｖｔｈが高い方がよい。
このことに鑑みて、本実施の形態６では、一のアクティブトレンチＡ（第１トレンチ７）の第１側部と第１ｐ＋型コンタクト層３ａとの間の距離Ｌｃは、別のアクティブトレンチＡ２（第１トレンチ７）の第１側部と第１コンタクト層との間の距離Ｌｃ３と異なっている。図４２の例では、アクティブトレンチＡ２におけるチャネル領域Ｃ３の距離Ｌｃ３が、アクティブトレンチＡにおけるチャネル領域Ｃの距離Ｌｃよりも短くなっている。より好ましくは、アクティブトレンチＡ２におけるチャネル領域Ｃ３の面積が、アクティブトレンチＡにおけるチャネル領域Ｃの面積よりも小さくなっている。
＜実施の形態６のまとめ＞
以上のような本実施の形態６によれば、ゲート電極２０と接続されたアクティブトレンチＡ２の閾値電圧Ｖｔｈは、ゲート電極１５と接続されたアクティブトレンチＡの閾値電圧Ｖｔｈよりも高くなる。このため、ダブルゲート駆動時におけるコントロール期間を短くすることができ、ターンオフ損失を低減できる。
＜その他の変形例１＞
実施の形態１～６で説明されたアクティブ部１４は、ＲＣ－ＩＧＢＴのゲートに用いられてもよい。すなわち、実施の形態１～６の半導体素子１００はＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）であってもよい。
なお、ＲＣ－ＩＧＢＴのダイオード領域におけるトレンチコンタクトＴＣの下のｐ＋型コンタクト層３の面積は、ＲＣ－ＩＧＢＴのＩＧＢＴ領域におけるトレンチコンタクトＴＣの下のｐ＋型コンタクト層３の面積より小さくてもよい。ここでいうｐ＋型コンタクト層３は、第１ｐ＋型コンタクト層３ａ及び第２ｐ＋型コンタクト層３ｂを含む。
また、平面視のトレンチコンタクトＴＣ全体に対して、トレンチコンタクトＴＣが第２トレンチ２７内に設けられている占有割合に関して、ダイオード領域の占有割合を、ＩＧＢＴ領域の占有割合よりも大きくしてもよい。
以上のような構成によれば、トレンチコンタクトＴＣを第２トレンチ２７内に設けることで、ダイオード領域内のｐ＋型コンタクト層３の面積を減らしつつ、エミッタ電極１の接触面積を増やすことができる。この結果、ホール注入量が減り、電子排出量が増えるので、リカバリー損失を低減できる。
＜その他の変形例２＞
実施の形態１～６で説明されたアクティブ部１４は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲートに用いられてもよい。すなわち、実施の形態１～６の半導体素子１００はＭＯＳＦＥＴであってもよい。
＜その他の変形例３＞
実施の形態１～６では、半導体基板などに用いられる半導体について記載しなかったが、この半導体は、珪素（Ｓｉ）であってもよいし、ワイドバンドギャップ半導体であってもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム系材料、酸化ガリウムまたはダイヤモンドを含む。このような構成によれば、半導体装置の耐圧を高めることができる。また、ＳｉＣ基板に注入されたイオンは、Ｓｉ基板に注入されたイオンよりも熱拡散しにくいため、ＳｉＣ基板のトレンチコンタクトに対するｐ＋型コンタクト層の幅は、Ｓｉ基板のその幅よりも小さくなる。このため、ＳｉＣ基板の、第１トレンチの第１側部と、トレンチコンタクトの底部のｐ＋型コンタクト層との間の距離は、Ｓｉ基板のその距離よりも大きくなる。すなわち、ＳｉＣ基板では、ｐ＋型コンタクト層が閾値電圧Ｖｔｈに悪影響を与える距離の尤度が大きくなる。この結果、ＳｉＣ基板では、閾値電圧Ｖｔｈに影響のない範囲で第１側部とトレンチコンタクトとの間の距離をさらに短くすることができ、それによってメサ幅を小さくできるため、さらにオン電圧を低減することができる。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１ エミッタ電極、３ａ 第１ｐ＋型コンタクト層、３ｂ 第２ｐ＋型コンタクト層、４ ｎ＋型ソース層、５ ｐ型ベース層、７ 第１トレンチ、８ ゲート酸化膜、１４ アクティブ部、１５，２０ ゲート電極、２７ 第２トレンチ、２７ａ，２７ｃ 第１部分、２７ｂ，２７ｄ 第２部分、ＴＣ トレンチコンタクト、ＴＣａ 第１トレンチコンタクト部、ＴＣｂ 第２トレンチコンタクト部、ＴＣｃ，ＴＣｄ 第３トレンチコンタクト部。

Claims (24)

  1. エミッタ電極及びゲート電極が設けられた半導体基板と、
    前記半導体基板の上面側に配設された第１導電型のベース層と、
    前記ベース層の前記上面側に配設された第２導電型のソース層と、
    前記ベース層、及び、前記ソース層を貫通する第１トレンチの内面である絶縁膜上に配設され、前記ゲート電極と接続されたアクティブ部と、
    平面視における前記第１トレンチの第１側部及び第２側部にそれぞれ対向して配設され、内部に前記エミッタ電極が配設された第１トレンチコンタクト部及び第２トレンチコンタクト部と、
    前記第１トレンチコンタクト部の下部と接続され、前記ベース層よりも第１導電型の不純物の濃度が高い第１導電型の第１コンタクト層と、
    前記第２トレンチコンタクト部の下部と接続され、前記ベース層よりも第１導電型の不純物の濃度が高い第１導電型の第２コンタクト層と、
    前記半導体基板の下面に配設されたコレクタ電極と
    を備え、
    平面視において、前記第１側部と前記第１トレンチコンタクト部との間の距離が、前記第２側部と前記第２トレンチコンタクト部との間の距離よりも大きく、
    断面視において、前記第１コンタクト層は前記第１側部から離間し、前記第２コンタクト層は前記第２側部と接続されており、
    平面視において、前記第１トレンチの前記第１側部での外郭線は、１つ以上の凹形状及び凸形状の少なくとも１つを有する、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    平面視において、前記第１トレンチの前記第１側部での幅は、前記第１トレンチの前記第２側部での幅よりも小さい、半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記第１側部での前記幅と前記第２側部での前記幅との差は、前記第１トレンチコンタクト部及び前記第２トレンチコンタクト部のそれぞれの幅よりも大きい、半導体装置。
  4. 請求項１に記載の半導体装置であって、
    平面視において、前記第１トレンチは曲げられて前記第１側部で凹んでいる、半導体装置。
  5. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    平面視において、前記第１トレンチコンタクト部を含むトレンチコンタクトは、前記第１トレンチの前記第１側部と逆側に曲げられている、半導体装置。
  6. 請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
    前記第１トレンチの前記第２側部に隣接する前記ベース層及び前記ソース層が、前記第２コンタクト層によって離間されている、半導体装置。
  7. 請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
    前記第１トレンチの前記第１側部に隣接する前記ベース層及び前記ソース層が互いに接続されている、半導体装置。
  8. 請求項１に記載の半導体装置であって、
    前記第１コンタクト層及び前記第２コンタクト層のそれぞれの上端と、前記ソース層の下端とは互いに接続されている、半導体装置。
  9. 請求項２または請求項３に記載の半導体装置であって、
    前記第１トレンチの前記第２側部での深さは、前記第１トレンチの前記第１側部での深さよりも深い、半導体装置。
  10. 請求項１から請求項９のうちのいずれか１項に記載の半導体装置であって、
    前記第１トレンチコンタクト部及び前記第２トレンチコンタクト部は、平面視における前記第１トレンチの第３側部に対向してない、半導体装置。
  11. 請求項５に記載の半導体装置であって、
    平面視における前記第１トレンチとの間に前記トレンチコンタクトを挟む第２トレンチが設けられ、
    前記第２トレンチは、
    前記トレンチコンタクトのうち前記第１トレンチコンタクト部と対向する第１部分と、
    前記トレンチコンタクトのうち前記第１トレンチコンタクト部以外の部分と対向し、幅が前記第１部分よりも大きい第２部分とを含む、半導体装置。
  12. 請求項１に記載の半導体装置であって、
    平面視において、前記第１トレンチに沿って第２トレンチが設けられ、
    前記第１トレンチと前記第２トレンチとの間に、前記第１トレンチコンタクト部または前記第２トレンチコンタクト部と幅方向に並べられた第３トレンチコンタクト部をさらに備える、半導体装置。
  13. 請求項１０に記載の半導体装置であって、
    前記第１トレンチの前記第３側部に隣接する前記ベース層及び前記ソース層が互いに接続されている、半導体装置。
  14. 請求項１に記載の半導体装置であって、
    平面視における前記第１トレンチに沿って第２トレンチが設けられ、
    前記第１トレンチコンタクト部及び前記第２トレンチコンタクト部と前記第２トレンチの内部とが接続されている、半導体装置。
  15. 請求項１４に記載の半導体装置であって、
    平面視において、前記第１トレンチコンタクト部及び前記第２トレンチコンタクト部は、前記第２トレンチ内に設けられている、半導体装置。
  16. 請求項１に記載の半導体装置であって、
    平面視において、前記第１トレンチに沿って第２トレンチが設けられ、
    前記第１コンタクト層及び前記第２コンタクト層と接続されずに前記ソース層及び前記第２トレンチの内部と接続された第３トレンチコンタクト部をさらに備える、半導体装置。
  17. 請求項１６に記載の半導体装置であって、
    前記第２トレンチは、
    前記第３トレンチコンタクト部と離間された第１部分と、
    前記第３トレンチコンタクト部と接続され、幅が前記第１部分よりも大きい第２部分とを含む、半導体装置。
  18. 請求項１に記載の半導体装置であって、
    一の前記第１トレンチに関して、複数組の前記第１側部及び前記第１コンタクト層が設けられ、
    一の前記組の前記第１側部と前記第１コンタクト層との間の距離は、別の前記組の前記第１側部と前記第１コンタクト層との間の距離と異なる、半導体装置。
  19. 請求項１に記載の半導体装置であって、
    複数の前記第１トレンチが設けられ、
    一の前記第１トレンチの前記第１側部と前記第１コンタクト層との間の距離は、別の前記第１トレンチの前記第１側部と前記第１コンタクト層との間の距離と異なる、半導体装置。
  20. 請求項１から請求項１９のうちのいずれか１項に記載の半導体装置であって、
    前記アクティブ部は、ＲＣ－ＩＧＢＴのゲートに用いられる、半導体装置。
  21. 請求項２０に記載の半導体装置であって、
    前記ＲＣ－ＩＧＢＴのダイオード領域における前記第１コンタクト層及び前記第２コンタクト層を含むコンタクト層の面積は、前記ＲＣ－ＩＧＢＴのＩＧＢＴ領域における前記第１コンタクト層及び前記第２コンタクト層を含むコンタクト層の面積よりも小さい、半導体装置。
  22. 請求項１から請求項１９のうちのいずれか１項に記載の半導体装置であって、
    前記アクティブ部は、ＭＯＳＦＥＴのゲートに用いられる、半導体装置。
  23. 請求項１から請求項２２のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板は、ワイドバンドギャップ半導体を含む、半導体装置。
  24. 請求項１６に記載の半導体装置の製造方法であって、
    前記ソース層は、前記ソース層と接続された前記第３トレンチコンタクト部からの斜めイオン注入を含むセルフアライン注入によって形成される、半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116666223B (zh) * 2023-07-28 2023-11-03 江西萨瑞半导体技术有限公司 一种改善sgt阈值电压稳定性的工艺方法及sgt器件

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150246A (ja) 2003-11-12 2005-06-09 Toyota Central Res & Dev Lab Inc 半導体装置
JP2006059940A (ja) 2004-08-19 2006-03-02 Fuji Electric Device Technology Co Ltd 半導体装置
US20100200912A1 (en) 2009-02-11 2010-08-12 Force Mos Technology Co. Ltd. Mosfets with terrace irench gate and improved source-body contact
JP2012049573A (ja) 2011-12-06 2012-03-08 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2012104680A (ja) 2010-11-11 2012-05-31 Toshiba Corp 半導体装置及びその製造方法
JP2013084922A (ja) 2011-09-27 2013-05-09 Denso Corp 半導体装置
WO2016080322A1 (ja) 2014-11-18 2016-05-26 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017045776A (ja) 2015-08-24 2017-03-02 ローム株式会社 半導体装置およびその製造方法
JP2017055005A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP2017143195A (ja) 2016-02-10 2017-08-17 株式会社デンソー 半導体装置
JP2017168829A (ja) 2016-03-11 2017-09-21 富士電機株式会社 半導体装置
JP2018046053A (ja) 2016-09-12 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020065021A (ja) 2018-10-19 2020-04-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP2012256628A (ja) 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
JP6284314B2 (ja) * 2012-08-21 2018-02-28 ローム株式会社 半導体装置
JP6190206B2 (ja) * 2012-08-21 2017-08-30 ローム株式会社 半導体装置
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
CN107180855B (zh) * 2016-03-11 2022-07-22 富士电机株式会社 半导体装置
DE102018120433B4 (de) * 2018-08-22 2023-08-17 Infineon Technologies Ag Leistungshalbleiterbauelement mit selbstjustiertem Source-Gebiet, sowie entsprechendes Verfahren

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150246A (ja) 2003-11-12 2005-06-09 Toyota Central Res & Dev Lab Inc 半導体装置
JP2006059940A (ja) 2004-08-19 2006-03-02 Fuji Electric Device Technology Co Ltd 半導体装置
US20100200912A1 (en) 2009-02-11 2010-08-12 Force Mos Technology Co. Ltd. Mosfets with terrace irench gate and improved source-body contact
JP2012104680A (ja) 2010-11-11 2012-05-31 Toshiba Corp 半導体装置及びその製造方法
JP2013084922A (ja) 2011-09-27 2013-05-09 Denso Corp 半導体装置
JP2012049573A (ja) 2011-12-06 2012-03-08 Fuji Electric Co Ltd 半導体装置およびその製造方法
WO2016080322A1 (ja) 2014-11-18 2016-05-26 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017045776A (ja) 2015-08-24 2017-03-02 ローム株式会社 半導体装置およびその製造方法
JP2017055005A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP2017143195A (ja) 2016-02-10 2017-08-17 株式会社デンソー 半導体装置
JP2017168829A (ja) 2016-03-11 2017-09-21 富士電機株式会社 半導体装置
JP2018046053A (ja) 2016-09-12 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020065021A (ja) 2018-10-19 2020-04-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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