JP2021150405A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】短絡耐量の向上とオン抵抗の低減とのトレードオフ関係を改善することができる炭化珪素半導体装置を提供すること。【解決手段】ｎ+型ソース領域４ａと、ｐ型ベース領域３の、チャネル３ａが形成される部分と、の間に、ｎ+型ソース領域４ａおよびｐ型ベース領域３に隣接して、ソース抵抗Ｒｓとなるｎ型ソース抵抗領域４ｂが設けられている。ｎ+型ソース領域４ａおよびｎ型ソース抵抗領域４ｂと、トレンチ６の側壁のゲート絶縁膜７と、の間に、ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂおよびゲート絶縁膜７に隣接してｐ型領域４ｃが設けられている。ｐ型領域４ｃは、半導体基板３０のおもて面からトレンチ６の側壁に沿ってドレイン側へ延在し、ｎ型ソース抵抗領域４ｂ内で終端している。このｐ型領域４ｃにより、ｎ+型ソース領域４ａがゲート絶縁膜７に接触しない。さらに、ｎ型ソース抵抗領域４ｂとゲート絶縁膜７との接触面積が小さくなる。【選択図】図１

Description

この発明は、炭化珪素半導体装置に関する。
従来、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、ｎ+型ソース領域とチャネル（ｎ型の反転層）との間にソース抵抗Ｒｓとなるｎ型領域（以下、ｎ型ソース抵抗領域とする）を設けてソース抵抗Ｒｓの抵抗値を高くして、ソースフォロア効果により短絡耐量の向上とオン抵抗Ｒｏｎの低減とのトレードオフ関係を改善させている。
従来の炭化珪素半導体装置の構造について説明する。図１２は、従来の炭化珪素半導体装置の構造を示す断面図である。図１２に示す従来の炭化珪素半導体装置１１０は、炭化珪素を半導体材料として用いた半導体基板１３０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板１３０は、ｎ+型出発基板１３１（ｎ+型ドレイン領域１０１）上にｎ-型ドリフト領域１０２およびｐ型ベース領域１０３となる各エピタキシャル層１３２，１３３を順に積層したエピタキシャル基板である。
ｐ型エピタキシャル層１３３の内部において半導体基板１３０のおもて面（ｐ型エピタキシャル層１３３側の主面）の表面領域に、ｎ+型ソース領域１０４ａおよびｐ++型コンタクト領域１０５がそれぞれ選択的に設けられている。ｎ+型ソース領域１０４ａおよびｐ++型コンタクト領域１０５とｎ-型エピタキシャル層１３２との間に、ｐ型ベース領域１０３が設けられている。ｎ+型ソース領域１０４ａと、ｐ型ベース領域１０３の、チャネル１０３ａが形成される部分と、の間にｎ型ソース抵抗領域１０４ｂが設けられている。
ｎ+型ソース領域１０４ａおよびｎ型ソース抵抗領域１０４ｂは、トレンチ１０６の側壁においてゲート絶縁膜１０７に接触する。ｎ型ソース抵抗領域１０４ｂを設けることで、ソース抵抗Ｒｓ（ソース電極１１２からチャネル１０３ａのソース側端部までの間の直列抵抗）の抵抗値を高くすることができる。符号１０９，１１３はそれぞれ層間絶縁膜およびドレイン電極である。符号１１１は、半導体基板１３０にオーミック接触する金属電極（以下、オーミック電極とする）である。
従来の炭化珪素半導体装置として、ｎ+型ソース領域とトレンチとの間に、トレンチの側壁に沿って、ｐ型ベース領域に接する下層のｎ型領域と、半導体基板のおもて面に露出される上層のｐ型領域と、を積層してなる積層領域を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴが提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｎ+型ソース領域とトレンチとの間の積層領域により、オン抵抗の増加の抑制を図り、高い短絡耐量を実現している。
また、従来の炭化珪素半導体装置として、ｐ+型ベース領域の、チャネルが形成される箇所に、ｐ+型ベース領域よりも不純物濃度の低いｐ型ベース領域を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴが提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、チャネル近傍に低不純物濃度のｐ型ベース領域を設けることによって、ゲート閾値電圧の設計裕度を大きくし、かつ互いに隣り合うトレンチ間（メサ領域）の中央を高不純物濃度のｐ+型ベース領域とすることで、オフ時の耐圧を上げている。
国際公開第２０１７／１２６４７２号 特開２０１５−０６５３６５号公報
しかしながら、従来の炭化珪素半導体装置１１０（図１２参照）では、ソースフォロア効果を十分に得ることができない。その理由は、次の通りである。図１１は、図１２の等価回路を示す回路図である。従来の炭化珪素半導体装置１１０がオン状態にあるとき、ｎ型ソース抵抗領域１０４ｂの、ゲート絶縁膜１０７に接する箇所に、従来の炭化珪素半導体装置１１０のゲート・ソース間に存在するゲートの制御外の電流経路となる電子の蓄積層（不図示）が形成される。
この電子の蓄積層は、ｎ+型ソース領域１０４ａとチャネル１０３ａとの間に直列接続され、蓄積層抵抗１４２を形成する。そして、ｎ型ソース抵抗領域１０４ｂによる抵抗体１４１と、抵抗体１４１に並列接続された蓄積層抵抗１４２との合成抵抗がソース抵抗Ｒｓとなる。このため、蓄積層抵抗１４２による抵抗値分だけソース抵抗Ｒｓが低抵抗値となり、ソースフォロア効果を十分に得ることができない。
この発明は、上述した従来技術による問題点を解消するため、短絡耐量の向上とオン抵抗の低減とのトレードオフ関係を改善することができる炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が設けられている。前記第２半導体領域と前記第３半導体領域との間に、深さ方向に前記第３半導体領域に隣接して、第１導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第３半導体領域よりも不純物濃度が低い。
トレンチは、前記第３半導体領域、前記第４半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート絶縁膜は、前記トレンチの内壁に沿って設けられている。ゲート電極は、前記トレンチの内部において前記ゲート絶縁膜の上に設けられている。前記第３半導体領域および前記第４半導体領域と、前記トレンチの内壁の前記ゲート絶縁膜と、の間に、前記第３半導体領域、前記第４半導体領域および前記ゲート絶縁膜に隣接して、第２導電型の第５半導体領域が設けられている。第１電極は、前記第３半導体領域、前記第４半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域は、深さ方向に前記第１主面から前記トレンチの側壁に沿って前記第２主面側へ延在し、前記第３半導体領域を貫通して、前記第４半導体領域の内部で終端していることを特徴とする。
上述した発明によれば、ｎ型ソース抵抗領域（第４半導体領域）の、ゲート絶縁膜に接する箇所に電子の蓄積層が形成されても、当該電子の蓄積層でｎ+型ソース領域（第３半導体領域）とチャネル（第２半導体領域）とが接続されない。これにより、ｎ+型ソース領域とチャネルとの間に、ｎ型ソース抵抗領域のみで実現可能な高い抵抗値のソース抵抗を接続することができるため、ソースフォロア効果を十分に得ることができる。
本発明にかかる炭化珪素半導体装置によれば、短絡耐量の向上とオン抵抗の低減とのトレードオフ関係を改善することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の電圧・電流特性を模式的に示す特性図である。 図１の等価回路を示す回路図である。 図１２の等価回路を示す回路図である。 従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示す実施の形態にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体基板（半導体チップ）３０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板３０は、炭化珪素を半導体材料として用いたｎ+型出発基板３１のおもて面上に、ｎ-型ドリフト領域（第１半導体領域）２およびｐ型ベース領域（第２半導体領域）３となる各エピタキシャル層３２，３３を順に積層したエピタキシャル基板である。
半導体基板３０のｐ型エピタキシャル層３３側の主面をおもて面（第１主面）として、ｎ+型出発基板３１側の主面（ｎ+型出発基板３１の裏面）を裏面（第２主面）とする。ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。ｎ-型ドリフト領域２は、ｎ-型エピタキシャル層３２の、ｎ+型出発基板３１側の部分であり、深さ方向Ｚにｎ+型出発基板３１に隣接する。ｐ型ベース領域３は、半導体基板３０のおもて面とｎ-型ドリフト領域２との間に設けられている。ｐ型ベース領域３とｎ-型ドリフト領域２との間に、これらの領域に接してｎ型電流拡散領域２３が設けられている。
ｎ型電流拡散領域２３は、例えば、ｎ-型エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２３の内部に、互いに離れてｐ+型領域２１，２２がそれぞれ選択的に設けられている。ｐ+型領域２１，２２は、例えば、ｎ-型エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｐ+型領域２１，２２は、ｎ-型ドリフト領域２に接していてもよい。
ｐ+型領域２１，２２は、後述するソース電極（第１電極）１２に電気的に接続されてソース電位に固定されており、ＭＯＳＦＥＴのオフ時にｎ型電流拡散領域２３を空乏化して、後述するトレンチ６の底面にかかる電界を緩和させる機能を有する。ｐ+型領域２１は、ｐ型ベース領域３とｎ型電流拡散領域２３との界面よりもｎ+型ドレイン領域１に近い位置に、ｐ型ベース領域３と離れて複数設けられ、深さ方向Ｚにそれぞれ異なるトレンチ６の底面に対向する。ｐ+型領域２２は、トレンチ６およびｐ+型領域２１と離れてメサ領域に設けられ、ｐ型ベース領域３に接する。
ｎ型電流拡散領域２３は設けられていなくてもよい。ｎ型電流拡散領域２３が設けられていない場合、深さ方向Ｚにｐ型ベース領域３とｎ-型ドリフト領域２とが隣接し、ｐ+型領域２１，２２はｎ-型ドリフト領域２の内部にそれぞれ選択的に設けられる。トレンチ６は、半導体基板３０のおもて面から深さ方向Ｚにｐ型エピタキシャル層３３を貫通してｎ型電流拡散領域２３に達し、ｐ+型領域２１の内部で終端している。
トレンチ６は、例えば、半導体基板３０のおもて面に平行な第１方向Ｘに延在するストライプ状に設けられる。互いに隣り合うトレンチ６間（メサ領域）に設けられた後述するｎ+型ソース領域（第３半導体領域）４ａ、ｎ型ソース抵抗領域（第４半導体領域）４ｂ、ｐ型領域（第５半導体領域）４ｃおよびｐ++型コンタクト領域５も第１方向Ｘに直線状に延在している。トレンチ６の内壁に沿ってゲート絶縁膜７が設けられている。トレンチ６の内部においてゲート絶縁膜７上に、トレンチ６を埋め込むようにゲート電極８が設けられている。
ｎ+型ソース領域４ａおよびｐ++型コンタクト領域５は、半導体基板３０のおもて面とｐ型ベース領域３との間にそれぞれ選択的に設けられている。ｎ+型ソース領域４ａは、ｐ++型コンタクト領域５よりもトレンチ６側に設けられている。ｎ+型ソース領域４ａと、ｐ型ベース領域３の、チャネル（ｎ型の反転層）３ａが形成される部分と、の間に、ｎ+型ソース領域４ａおよびｐ型ベース領域３に隣接して、ｎ型領域（ｎ型ソース抵抗領域）４ｂが設けられている。ｎ型ソース抵抗領域４ｂは、ソース抵抗Ｒｓ（ソース電極１２からチャネル３ａのソース側端部までの間の直列抵抗）となる。
ｎ型ソース抵抗領域４ｂは、深さ方向Ｚにｎ+型ソース領域４ａに隣接する。ｎ+型ソース領域４ａおよびｎ型ソース抵抗領域４ｂと、トレンチ６の側壁のゲート絶縁膜７と、の間に、ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂおよびゲート絶縁膜７に隣接してｐ型領域４ｃが設けられている。ｐ型領域４ｃは、トレンチ６の側壁（トレンチ６の内壁のうち、半導体基板のおもて面と略直交する部分）の表面領域に、トレンチ６の側壁に沿って設けられ、トレンチ６の側壁に露出されている。ｐ型領域４ｃは、半導体基板３０のおもて面からトレンチ６の側壁に沿って、ｎ+型ソース領域４ａとｎ型ソース抵抗領域４ｂとの界面よりもドレイン側（ドレイン電極１３側）へ延在している。
ｐ型領域４ｃのドレイン側端部は、ｎ型ソース抵抗領域４ｂの内部で終端している。ｐ型領域４ｃのドレイン側端部がｎ型ソース抵抗領域４ｂの内部で終端していることで、ｎ+型ソース領域４ａがｎ型ソース抵抗領域４ｂの、ゲート酸化膜７に接する箇所の表面近傍に形成される電子の蓄積層に接触することを防止することができる。
このようにｎ+型ソース領域４ａおよびｎ型ソース抵抗領域４ｂと、トレンチ６の側壁のゲート絶縁膜７と、の間にｐ型領域４ｃを設けることで、ｎ+型ソース領域４ａがゲート絶縁膜７に接触しない。さらに、ｎ型ソース抵抗領域４ｂとゲート絶縁膜７との接触面積が小さくなる。これによって、ｎ型ソース抵抗領域４ｂの、ゲート絶縁膜７に接する箇所に電子の蓄積層が形成されても、当該電子の蓄積層でｎ+型ソース領域４ａとチャネル３ａとが接続されない。
特に限定しないが、例えば各部の不純物濃度は次の値をとる。ｐ型ベース領域３の不純物濃度は、例えば５×１０16／ｃｍ3以上５×１０17／ｃｍ3以下程度である。ｎ+型ソース領域４ａの不純物濃度は、例えば５×１０18／ｃｍ3以上１×１０21／ｃｍ3以下程度である。
ｎ型ソース抵抗領域４ｂの不純物濃度は、例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度である。ｎ型ソース抵抗領域４ｂの不純物濃度が上記上限値を超えると、ソース抵抗として機能しなくなる傾向がある。ｎ型ソース抵抗領域４ｂの不純物濃度が上記下限値未満であると、オン抵抗が過大となる傾向がある。好ましくは、ｎ型ソース抵抗領域４ｂの不純物濃度は、例えば５×１０16／ｃｍ3以上５×１０17／ｃｍ3以下程度であることがよい。
ｐ型領域４ｃの不純物濃度は、例えば１×１０18／ｃｍ3以上１×１０21／ｃｍ3以下程度である。ｐ型領域４ｃの不純物濃度が上記上限値を超えると、コストの増大を招く他、結晶欠陥増加によりリーク電流が増加する虞がある。ｐ型領域４ｃの不純物濃度が上記下限値未満であると、パンチスルーにより効果が低下する傾向がある。好ましくは、ｐ型領域４ｃの不純物濃度は、例えば５×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であることがよい。
ｎ+型ソース領域４ａ、ｐ型領域４ｃおよびｐ++型コンタクト領域５は、半導体基板３０のおもて面に露出されている。ｐ++型コンタクト領域５を設けずに、ｐ型ベース領域３が半導体基板３０のおもて面に露出されてもよい。ｐ型エピタキシャル層３３の、ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂ、ｐ型領域４ｃおよびｐ++型コンタクト領域５を除く部分がｐ型ベース領域３である。これらｐ型ベース領域３、ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂ、ｐ型領域４ｃ、ｐ++型コンタクト領域５、トレンチ６、ゲート絶縁膜７およびゲート電極８でトレンチゲート構造が構成される。
層間絶縁膜９は、半導体基板３０のおもて面の全面に設けられ、ゲート電極８を覆う。層間絶縁膜９のコンタクトホールには、ｎ+型ソース領域４ａおよびｐ++型コンタクト領域５が露出されている。層間絶縁膜９のコンタクトホールにおいて半導体基板３０のおもて面上には、半導体基板３０にオーミック接触する金属電極（オーミック電極：第１電極）１１が設けられている。オーミック電極１１は、ｎ+型ソース領域４ａおよびｐ++型コンタクト領域５にオーミック接触して、ｐ型ベース領域３、ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂおよびｐ++型コンタクト領域５に電気的に接続されている。
ｐ++型コンタクト領域５が設けられていない場合、オーミック電極１１は、層間絶縁膜９のコンタクトホールにおいて、ｐ++型コンタクト領域５に代えてｐ型ベース領域３にオーミック接触する。ソース電極（第１電極）１２は、コンタクトホールに埋め込まれてオーミック電極１１に接し、オーミック電極１１に電気的に接続されている。半導体基板３０の裏面（ｎ+型出発基板３１の裏面）の全面にドレイン電極（第２電極）１３が設けられている。ドレイン電極１３は、ｎ+型ドレイン領域１（ｎ+型出発基板３１）に接し、ｎ+型ドレイン領域１に電気的に接続されている。
次に、図１に示す実施の形態にかかる炭化珪素半導体装置１０を製造する場合を例に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２〜８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、炭化珪素を半導体材料として用いたｎ+型出発基板（半導体ウエハ）３１のおもて面に、ｎ-型エピタキシャル層３２をエピタキシャル成長させる。
次に、図３に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域に、ｐ+型領域２１，２２ａをそれぞれ選択的に形成する。ｐ+型領域２１とｐ+型領域２２ａとは、例えば、半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに互いに離れて交互に繰り返し配置する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域において互いに隣り合うｐ+型領域２１，２２ａ間に、これらの領域に接してｎ型領域２３ａを形成する。ｎ-型エピタキシャル層３２の、ｎ型領域２３ａおよびｐ+型領域２１，２２ａとｎ+型出発基板３１との間の部分がｎ-型ドリフト領域２となる。
次に、図４に示すように、エピタキシャル成長によりｎ-型エピタキシャル層３２の厚さを厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分３２ａにｐ+型領域２２ｂを選択的に形成し、深さ方向に互いに隣接するｐ+型領域２２ａ，２２ｂ同士を連結させてｐ+型領域２２を形成する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分３２ａにおいて隣り合うｐ+型領域２２ｂ間に、ｐ+型領域２２ｂに接して、かつｎ型領域２３ａに達する深さでｎ型領域２３ｂを形成する。深さ方向に互いに隣接するｎ型領域２３ａ，２３ｂ同士が連結させてｎ型電流拡散領域２３が形成される。
次に、図５に示すように、ｎ-型エピタキシャル層３２上にｐ型エピタキシャル層３３をエピタキシャル成長させる。これによって、ｎ+型出発基板３１のおもて面上にｎ-型エピタキシャル層３２およびｐ型エピタキシャル層３３が順に積層され、半導体基板（半導体ウエハ）３０が作製される。
次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、ｐ型エピタキシャル層３３の表面領域に、ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂおよびｐ++型コンタクト領域５をそれぞれ選択的に形成する。ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂおよびｐ++型コンタクト領域５とｎ-型エピタキシャル層３２との間の部分がｐ型ベース領域３となる。
例えば、ｎ+型ソース領域４ａおよびｎ型ソース抵抗領域４ｂを形成するための各イオン注入は同一のイオン注入マスクを用いて行ってもよい。ｎ型ソース抵抗領域４ｂを形成するためのイオン注入は、ｎ+型ソース領域４ａを形成するためのイオン注入よりも高い加速エネルギーで行えばよい。ｎ+型ソース領域４ａは、ｎ型ソース抵抗領域４ｂに重なるように形成することで、ｎ型ソース抵抗領域４ｂよりも高不純物濃度に形成可能である。
次に、図６に示すように、フォトリソグラフィにより、トレンチ６の形成領域に対応する部分を開口した例えば酸化膜マスク４０を形成する。次に、この酸化膜マスク４０をマスクとしてエッチングを行うことにより、ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂおよびｐ型ベース領域３を貫通してｎ型電流拡散領域２３に達するトレンチ６を形成する。トレンチ６の底面は、例えば、ｐ+型領域２１の内部で終端していてもよい。
次に、図７に示すように、例えばトレンチ６の形成に用いた酸化膜マスク４０をマスクとして、半導体基板３０のおもて面に対して所定の注入角度θ１で斜めの方向から、トレンチ６の一方の側壁にｐ型不純物をイオン注入（以下、斜めイオン注入とする）４１する。この斜めイオン注入４１により、トレンチ６の一方の側壁の表面領域に、トレンチ６の一方の側壁に露出するように、かつトレンチ６の一方の側壁に沿って半導体基板３０のおもて面からｎ型ソース抵抗領域４ｂに達するｐ型領域４ｃを形成する。
次に、図８に示すように、例えばトレンチ６の形成に用いた酸化膜マスク４０をマスクとして、半導体基板３０のおもて面に対して所定の注入角度θ２で斜めの方向から、トレンチ６の他方の側壁にｐ型不純物を斜めイオン注入４２する。この斜めイオン注入４２により、トレンチ６の他方の側壁の表面領域に、トレンチ６の他方の側壁に露出するように、かつトレンチ６の他方の側壁に沿って半導体基板３０のおもて面からｎ型ソース抵抗領域４ｂに達するｐ型領域４ｃを形成する。
トレンチ６の他方の側壁への斜めイオン注入４２は、トレンチ６の中心に対して、トレンチ６の一方の側壁への斜めイオン注入４１の注入角度θ１と対称となる注入角度θ２で行う。トレンチ６の他方の側壁への斜めイオン注入４２の注入角度θ２以外の条件は、トレンチ６の一方の側壁への斜めイオン注入４１と同様である。そして、酸化膜マスク４０を除去する。
次に、イオン注入で形成した拡散領域（ｐ+型領域２１，２２、ｎ型電流拡散領域２３、ｎ+型ソース領域４ａ、ｎ型ソース抵抗領域４ｂ、ｐ型領域４ｃおよびｐ++型コンタクト領域５）について、不純物活性化のための熱処理を行う。この熱処理は、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、半導体基板３０のおもて面およびトレンチ６の内壁に沿ってゲート絶縁膜７を形成する。次に、半導体基板３０のおもて面上にポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積して、当該ポリシリコン層をトレンチ６の内部に埋め込む。次に、ポリシリコン層をエッチバックして、ポリシリコン層の、ゲート電極８となる部分をトレンチ６の内部にのみ残す。
次に、半導体基板３０のおもて面の全面に層間絶縁膜９を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜９およびゲート絶縁膜７を選択的に除去してコンタクトホールを形成して、ｎ+型ソース領域４ａやｐ++型コンタクト領域５を露出させる。次に、コンタクトホールの内部において半導体基板３０のおもて面上に、ｎ+型ソース領域４ａおよびｐ++型コンタクト領域５にオーミック接触するオーミック電極１１を形成する。
半導体基板３０の裏面にオーミック接触するオーミック電極（不図示）を形成する。半導体基板３０のおもて面上に、コンタクトホールを埋め込むように、オーミック電極１１に接するソース電極１２を形成する。半導体基板３０の裏面のオーミック電極上にドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示す炭化珪素半導体装置１０が完成する。
以上、説明したように、実施の形態によれば、ｎ+型ソース領域およびｎ型ソース抵抗領域と、トレンチの側壁のゲート絶縁膜と、の間にｐ型領域が設けられている。このｐ型領域により、ｎ型ソース抵抗領域の、ゲート絶縁膜に接する箇所に電子の蓄積層が形成されても、当該電子の蓄積層でｎ+型ソース領域とチャネルとが接続されない。これによって、ｎ+型ソース領域とチャネルとの間に、ｎ型ソース抵抗領域のみで実現可能な高い抵抗値のソース抵抗を接続することができる。このため、従来構造（図１１，１２参照）と比べてソースフォロア効果を十分に得ることができる。
また、ｎ+型ソース領域とチャネルとが電子の蓄積層で接続されないため、従来構造よりも飽和状態におけるドレイン・ソース間電流を小さくすることができる。さらに、ソースフォロア効果によりゲート・ソース電圧が一定値に維持され、ゲート・ソース電圧のばらつきやオン抵抗のばらつきによるドレイン・ソース間電流のばらつきを抑制することができる。また、ソースフォロア効果により通常使用する電流領域では実効的なゲート・ソース電圧の低下は少なく、短絡時等の大電流領域で実効的なゲート・ソース電圧を大きく低下させることができるため、短絡耐量の向上とオン抵抗の低減とのトレードオフ関係を改善させることができる。
（実施例）
次に、実施の形態にかかる炭化珪素半導体装置１０（図１参照）の電圧・電流特性について検証した。図９は、実施の形態にかかる炭化珪素半導体装置の電圧・電流特性を模式的に示す特性図である。図９の横軸および縦軸には、それぞれ実施の形態にかかる炭化珪素半導体装置１０のドレイン・ソース間電圧Ｖｄｓおよびドレイン・ソース間電流Ｉｄｓを示す。図１０は、図１の等価回路を示す回路図である。
上述した実施の形態にかかる炭化珪素半導体装置１０（以下、実施例とする）のドレイン・ソース間電圧Ｖｄｓおよびドレイン・ソース間電流Ｉｄｓを測定した結果を模式的に図９に示す。また、図９には、従来の炭化珪素半導体装置１１０（図１１，１２参照：以下、従来例とする）のドレイン・ソース間電圧Ｖｄｓおよびドレイン・ソース間電流Ｉｄｓを測定した結果も模式的に示す。符号５１は、ｎ型ソース抵抗領域４ｂによるソース抵抗Ｒｓとなる抵抗体である。
図９に示す結果から、実施例においては、従来例と比べて、飽和領域におけるドレイン・ソース間電流Ｉｄｓを小さくすることができることが確認された。その理由は、上述したように、ｐ型領域４ｃにより、ｎ型ソース抵抗領域４ｂの、ゲート絶縁膜７に接する箇所に電子の蓄積層が形成されても、当該電子の蓄積層でｎ+型ソース領域４ａとチャネル３ａとが接続されないからである。
以上において本発明は種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｐ型ベース領域
３ａ チャネル
４ａ ｎ+型ソース領域
４ｂ ｎ型ソース抵抗領域
４ｃ ｐ型領域
５ ｐ++型コンタクト領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ 炭化珪素半導体装置
１１ オーミック電極
１２ ソース電極
１３ ドレイン電極
２１，２２，２２ａ，２２ｂ ｐ+型領域
２３ ｎ型電流拡散領域
２３ａ，２３ｂ ｎ型領域
３０ 半導体基板
３１ ｎ+型出発基板
３２ ｎ-型エピタキシャル層
３２ａ ｎ-型エピタキシャル層の厚さを増した部分
３３ ｐ型エピタキシャル層
４０ 酸化膜マスク
４１，４２ 斜めイオン注入
Ｒｓ ソース抵抗
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
θ１， θ２ 斜めイオン注入の注入角度

Claims (2)

  1. 炭化珪素からなる半導体基板と、
    前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    前記半導体基板の第１主面と前記第２半導体領域との間に設けられた第１導電型の第３半導体領域と、
    前記第２半導体領域と前記第３半導体領域との間に、深さ方向に前記第３半導体領域に隣接して設けられた、前記第３半導体領域よりも不純物濃度の低い第１導電型の第４半導体領域と、
    前記第３半導体領域、前記第４半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
    前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部において前記ゲート絶縁膜の上に設けられたゲート電極と、
    前記第３半導体領域および前記第４半導体領域と、前記トレンチの内壁の前記ゲート絶縁膜と、の間に、前記第３半導体領域、前記第４半導体領域および前記ゲート絶縁膜に隣接して設けられた第２導電型の第５半導体領域と、
    前記第３半導体領域、前記第４半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
    前記半導体基板の第２主面に設けられた第２電極と、
    を備えることを特徴とする炭化珪素半導体装置。
  2. 前記第５半導体領域は、深さ方向に前記第１主面から前記トレンチの側壁に沿って前記第２主面側へ延在し、前記第３半導体領域を貫通して、前記第４半導体領域の内部で終端していることを特徴とする請求項１に記載の炭化珪素半導体装置。
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