JPWO2018117061A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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Abstract

炭化珪素半導体装置は、ｎ+型炭化珪素基板（１）のおもて面に設けられた、ｎ+型ドリフト層（２）を有し、ｎ+型ドリフト層（２）の表面層に第１ｐ+型領域（３）が設けられ、ｎ+型炭化珪素基板（１）のおもて面側には、トレンチ（１６）が形成される。第１ｐ+型領域（３）は、トレンチ（１６）の底部より深い位置にある深い第１ｐ+型領域（３ａ）とトレンチ（１６）の底部より浅い位置にある浅い第１ｐ+型領域（３ｂ）からなり、深い第１ｐ+型領域（３ａ）は、第１１ｐ+型領域（３）の導電型を決定する不純物に追い出された元素と結合する他の元素が所定の割合で注入されている。

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
このような問題を解消する方法として、トレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にｐ+型領域を設ける技術が提案されている（例えば、下記特許文献１参照）。
図９は、従来の縦型ＭＯＳＦＥＴの構成を示す断面図である。ｎ+型炭化珪素基板１のおもて面にｎ型ドリフト層２が堆積される。ｎ型ドリフト層２のｎ+型炭化珪素基板１側に対して反対側の表面側には、ｎ型エピタキシャル層５が設けられている。また、ｎ型ドリフト層２のｎ+型炭化珪素基板１側に対して反対側の表面層には、第１ｐ+型領域３が選択的に設けられている。
また、従来の縦型ＭＯＳＦＥＴには、さらにｐ型ベース層６、ｎ+型ソース領域７、ｐ++型コンタクト領域８、ゲート絶縁膜９、ゲート電極１０、裏面電極１３およびトレンチ１６が設けられている。
図９の構成の縦型ＭＯＳＦＥＴにおいて、第１ｐ+型領域３とｎ型エピタキシャル層５とのｐｎ接合がトレンチ１６よりも深い位置にあるため、第１ｐ+型領域３とｎ型エピタキシャル層５との境界に電界が集中し、トレンチ１６の底部の電界集中を緩和することが可能となる。
特開２００９−２６０２５３号公報
しかしながら、従来のトレンチ型炭化珪素半導体装置では、電圧に依存して増えるドレイン−ソース間のリーク電流により、高電圧領域で大きなリーク電流が生じる。図１０は、従来のトレンチ型炭化珪素半導体装置の高電圧リークを示すグラフである。図１０において、縦軸はドレイン飽和電流を示し、単位はＡである。また、横軸はドレイン−ソース間電圧を示し、単位はＶである。図１０に示すように、半導体装置において、高電圧では、１μＡ程度の漏れ電流が生じている。
この発明は、高電圧リークを抑制することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型のワイドバンドギャップ半導体層が設けられている。また、前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に第２導電型の第１ベース領域が選択的に設けられている。また、前記第１導電型のワイドバンドギャップ半導体層の内部に第２導電型の第２ベース領域が選択的に設けられている。また、前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に、シリコンよりもバンドギャップが広い半導体からなる、第２導電型のワイドバンドギャップ半導体層が設けられている。また、前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域が選択的に設けられている。また、前記ソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型のワイドバンドギャップ半導体層に達するトレンチが設けられている。また、前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられている。また、半導体装置は、前記第２導電型のワイドバンドギャップ半導体層および前記ソース領域に接触するソース電極と、前記ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、を備える。前記第１ベース領域は、前記トレンチの底部よりも前記ドレイン電極側に深い位置にある深い第１ベース領域および前記トレンチの底部よりも前記ソース領域側に近い位置にある浅い第１ベース領域を有し、前記深い第１ベース領域は、前記第１ベース領域の導電型を決定する不純物に追い出された元素と結合する他の元素が所定の割合で注入されている。
また、この発明にかかる半導体装置は、上述した発明において、前記浅い第１ベース領域は、前記元素が所定の割合で注入されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記不純物がシリコンサイトに入る不純物である場合、前記元素は炭素であり、前記不純物がカーボンサイトに入る不純物である場合、前記元素は珪素であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記不純物がアルミニウムであり、前記元素が炭素であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体装置の製造方法は、まず、シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型のワイドバンドギャップ半導体層を形成する。次に、前記第１導電型のワイドバンドギャップ半導体層の表面層に、第２導電型の第１ベース領域を選択的に形成する。次に、前記第１導電型のワイドバンドギャップ半導体層の内部に、第２導電型の第２ベース領域を選択的に形成する。次に、前記第１導電型のワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる、第２導電型のワイドバンドギャップ半導体層を形成する。次に、前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域を選択的に形成する。次に、前記ソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型のワイドバンドギャップ半導体層に達するトレンチを形成する。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する。次に、前記第２導電型のワイドバンドギャップ半導体層および前記ソース領域に接するソース電極を形成する。次に、前記ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する。前記第１ベース領域を選択的に形成することは、前記第１ベース領域の内、前記トレンチの底部よりも前記ドレイン電極側に深い位置にある深い第１ベース領域を、前記第１ベース領域の導電型を決定する不純物と、前記不純物に追い出された元素と結合する他の元素とを共注入することにより形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１ベース領域を選択的に形成することは、前記第１ベース領域の内、前記トレンチの底部よりも前記ソース領域側に近い位置にある浅い第１ベース領域を、前記不純物と、前記元素とを共注入することにより形成することを特徴とする。
上述した発明によれば、深い第１ｐ+型領域では、ｐ型の不純物に対応した元素が所定の割合で注入されている。これにより、ｐ型の不純物により追い出された元素が、ｐ型の不純物に対応した元素と結合され、炭化珪素に結晶化させることができる。これにより、ｐ型の不純物により追い出された元素が欠陥になることを減少できる。このため、本発明の半導体装置は、高電圧リークが抑制される。
また、浅い第１ｐ+型領域に、ｐ型の不純物に対応した元素が所定の割合で注入されてもよい。この場合、浅い第１ｐ+型領域でも、ｐ型の不純物により追い出された元素が欠陥になることを減少できる。このため、本発明の半導体装置は、高電圧リークをさらに抑制することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、高電圧リークを抑制することできるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。 図２は、実施の形態にかかる炭化珪素半導体装置の各領域におけるドレイン電圧に対する漏れ電流と抵抗を示すグラフである。 図３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 図４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 図５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 図７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 図９は、従来の縦型ＭＯＳＦＥＴの構成を示す断面図である。 図１０は、従来のトレンチ型炭化珪素半導体装置の高電圧リークを示すグラフである。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型のワイドバンドギャップ半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ型ドリフト層（第１導電型の第１ワイドバンドギャップ半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ型ドリフト層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば低濃度ｎ型ドリフト層である。ｎ型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型エピタキシャル層５が設けられている。ｎ型エピタキシャル層５は、ｎ+型炭化珪素基板１よりも低くｎ型ドリフト層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６が設けられている。ｐ型ベース層６は、後述する第１ｐ+型領域３に接する。以下、ｎ+型炭化珪素基板１とｎ型ドリフト層２とｐ型ベース層６とを併せて炭化珪素半導体基体とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（ドレイン電極）１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド１５が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型エピタキシャル層５に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型ドリフト層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４が設けられている側）からソース電極パッド１４側に突出していてもよい。
ｎ型ドリフト層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面には、第１ｐ+型領域（第２導電型の第１ベース領域）３と第２ｐ+型領域（第２導電型の第２ベース領域）４が選択的に設けられている。第１ｐ+型領域３の下端部（ドレイン側端部）は、トレンチ１６の底部よりもドレイン側に位置する。第１ｐ+型領域３は、トレンチ１６の底部よりもドレイン側（ｚ軸の負の方向）に深い位置にある深い第１ｐ+型ベース領域（深い第１ベース領域）３ａおよびトレンチ１６の底部よりもソース側（ｚ軸の正の方向）に近い位置にある浅い第１ｐ+型ベース領域（浅い第１ベース領域）３ｂから構成される。第２ｐ+型ベース領域４の下端部は、トレンチ１６の底部よりもドレイン側に位置する。第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向に対向する位置に形成される。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅よりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型エピタキシャル層５内に位置し、第２ｐ+型ベース領域４と接触していなくてもよい。
深い第１ｐ+型ベース領域３ａおよび第２ｐ+型領域４を設けることで、トレンチ１６の底部と深さ方向（ｚ軸の負の方向）に近い位置に、深い第１ｐ+型ベース領域３ａとｎ型エピタキシャル層５とのｐｎ接合、および第２ｐ+型ベース領域４とｎ型エピタキシャル層５とのｐｎ接合を形成することができる。このように、ｐｎ接合を形成することで、トレンチ１６の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。また、トレンチ幅よりも幅の広い第２ｐ+型ベース領域４を設けることで、トレンチ１６の底部の電界が集中するコーナー部の電界を緩和させることができるため、さらに耐電圧を高くすることができる。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
ここで、発明者らは、炭化珪素半導体装置の漏れ電流を減少させるため、炭化珪素半導体装置の各領域のライフタイム（欠陥量）を変えたときの漏れ電流の推移をシミュレーションした。図２は、実施の形態にかかる炭化珪素半導体装置の各領域におけるドレイン電圧に対する漏れ電流と抵抗を示すグラフである。図２において、ｎ型ドリフト層２、第１ｐ+型領域３およびｐ型ベース層６において、欠陥量をそれぞれ２．５×１０-6／ｃｍ3と２．５×１０-10／ｃｍ3にして、漏れ電流をシミュレーションした。
図２において、横軸はドレイン電圧を示し、単位はＶである。縦軸は漏れ電流を示し単位はμＡである。また、標準の線は、ｎ型ドリフト層２、第１ｐ+型領域３およびｐ型ベース層６の欠陥量が２．５×１０-6／ｃｍ3でのシミュレーション結果であり、Ｐｅｐｉの線は、ｐ型ベース層６の欠陥量が２．５×１０-10／ｃｍ3でのシミュレーション結果であり、Ｄｒｉｆｔの線は、ｎ型ドリフト層２の欠陥量が２．５×１０-10／ｃｍ3でのシミュレーション結果であり、Ｄｅｅｐ Ｐの線は、第１ｐ+型領域３の欠陥量が２．５×１０-10／ｃｍ3でのシミュレーション結果である。この結果より、第１ｐ+型領域３の欠陥量が多いと、漏れ電流が増加することが分かった。
第１ｐ+型領域３の欠陥は、第１ｐ+型領域３を形成するためのイオン注入により、形成されていることを示す報告がある（例えば、下記参考文献１参照）。
（参考文献１） タケシ ミタニ（Ｔａｋｅｓｈｉ Ｍｉｔａｎｉ）他、「Ｄｅｐｔｈ Ｐｒｏｆｉｌｉｎｇ ｏｆ Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ Ｄａｍａｇｅ ｉｎ ＳｉＣ Ｃｒｙｓｔａｌｓ ｂｙ Ｃａｔｈｏｄｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｓｐｅｃｔｒｏｓｃｏｐｙ」、（米国）、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ．６００−６０３（２００９）ｐｐ６１５−６１８
この第１ｐ+型領域３は、ｐ型の不純物、例えば、アルミニウム（Ａｌ）をイオン注入することにより形成される。アルミニウムは、イオン注入でシリコンサイトに入る元素であるため、アルミニウムは、炭化珪素の結晶の中で珪素の近くに配置される。このため、アルミニウムにより珪素（Ｓｉ）が追い出され、この追い出された珪素が欠陥になる。
実施の形態の炭化珪素半導体装置では、第１ｐ+型領域３を、深い第１ｐ+型領域３ａと浅い第１ｐ+型領域３ｂと２層化している。第１ｐ+型領域３の中で、深い第１ｐ+型領域３ａとｎ型エピタキシャル５との間のｐｎ接合の部分が、耐電圧を高くすることに最も効果がある部分である。従って、深い第１ｐ+型領域３ａの欠陥による漏れ電流を抑えることで、耐電圧が低くなることを効果的に防止することができる。
深い第１ｐ+型領域３ａの欠陥を減少させるため、実施の形態では、ｐ型の不純物に対応した元素、例えば炭素（Ｃ）を所定の割合で注入している。これにより、注入された炭素と追い出された珪素を結合させ、炭化珪素と結晶化させ、珪素が欠陥になることを防止している。ここで、所定の割合とは、アルミニウムを注入することにより追い出される珪素と結合するために必要な量である。具体的には、炭素のドープ量（ＤC）は、アルミニウムのドープ量（ＤAl）に対し０．７≦ＤC／ＤAl≦１．３を満たす量である。
また、第１ｐ+型領域３は、アルミニウム以外のｐ型の不純物、例えば、ホウ素（Ｂ）をイオン注入することにより形成されることもできる。この場合、ｐ型の不純物に対応した元素が、深い第１ｐ+型領域３ａに所定の割合で注入される。例えば、ｐ型の不純物がシリコンサイトに入る元素である場合、ｐ型の不純物に対応した元素は炭素であり、アルミニウムと同様に深い第１ｐ+型領域３ａに、炭素が所定の割合で注入される。一方、ｐ型の不純物がカーボンサイトに入る元素である場合、ｐ型の不純物に対応した元素は珪素であり、アルミニウムと逆に深い第１ｐ+型領域３ａに、珪素が所定の割合で注入される。これにより、ｐ型の不純物により追い出された炭素と、注入された珪素とが結合され、炭化珪素と結晶化させ、炭素が欠陥になることを防止している。
また、浅い第１ｐ+型領域３ｂに対しても、ｐ型の不純物に対応した元素を所定の割合で注入することもできる。深い第１ｐ+型領域３ａの場合と同様に、ｐ型の不純物がシリコンサイトに入る元素である場合、炭素が所定の割合で注入され、ｐ型の不純物がカーボンサイトに入る元素である場合、珪素が所定の割合で注入される。
また、実施の形態では、ｎ+型炭化珪素基板１の場合を示したが、ｐ+型炭化珪素基板の場合でも同様にして欠陥を防ぐことができる。この場合、第１ｐ+型領域３がｎ型の第１ｎ+型領域となり、深い第１ｐ+型領域３ａがｎ型の深い第１ｎ+型領域になる。例えば、第１ｎ+型領域の不純物が、窒素である場合、窒素はカーボンサイトに入る元素であるため、珪素が所定の割合で注入される。また、第１ｎ+型領域の不純物が、リン（ｐ）である場合、リンはシリコンサイトに入る元素であるため、炭素が所定の割合で注入される。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３〜図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ型ドリフト層（第１導電型の第１ワイドバンドギャップ半導体層）２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型ドリフト層２ａは、ｎ型ドリフト層２となる。ここまでの状態が図３に示されている。
次に、第１ｎ型ドリフト層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子と、ｐ型の不純物に対応した元素、例えばアルミニウム原子と対応した炭素を共注入する。それによって、第１ｎ型ドリフト層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の深い第１ｐ+型領域（第２導電型の第１ベース領域）３ａと第２ｐ+型領域（第２導電型の第２ベース領域）４が、例えば隣り合う深い第１ｐ+型領域３ａと第２ｐ+型ベース領域４との間の距離が１．０μｍ程度となるように、形成される。
この際、第２ｐ+型ベース領域４にも、ｐ型の不純物に対応した元素が注入されるが、特に問題はない。また、共注入する際、ｐ型の不純物をイオン注入し、同じマスクを用いて連続的にｐ型の不純物に対応した元素をイオン注入する。また、逆に、共注入する際、ｐ型の不純物に対応した元素をイオン注入し、同じマスクを用いて連続的にｐ型の不純物をイオン注入してもよい。深い第１ｐ+型領域３ａと第２ｐ+型ベース領域４を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。次に、深い第１ｐ+型領域３ａと第２ｐ+型ベース領域４を形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、第１ｎ型ドリフト層２ａの表面層の、深い第１ｐ+型領域３ａと第２ｐ+型ベース領域４との間に、例えば深さ０．５μｍ以下程度の第１ｎ型エピタキシャル層５ａが形成される。第１ｎ型エピタキシャル層５ａを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図４に示されている。
次に、第１ｎ型ドリフト層２ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら第２ｎ型ドリフト層（第１導電型の第２ワイドバンドギャップ半導体層）２ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２ｎ型ドリフト層２ｂと第１ｎ型ドリフト層２ａを合わせてｎ型ドリフト層２となる。第２ｎ型ドリフト層２ｂを形成するためのエピタキシャル成長の条件を、例えば第２ｎ型ドリフト層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。
次に、ｎ型ドリフト層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。この際、ｐ型の不純物、例えばアルミニウム原子と、ｐ型の不純物に対応した元素、例えばアルミニウム原子と対応した炭素を共注入しても良い。それによって、ｎ型ドリフト層２の表面領域の一部に、例えば深さ０．５μｍ程度の浅い第１ｐ+型領域（第２導電型の第１ベース領域）３ｂが、例えば深い第１ｐ+型領域３ａの上部に重なるように形成される。この浅い第１ｐ+型領域３ｂと深い第１ｐ+型領域３ａを合わせて第１ｐ+型ベース領域３となる。浅い第１ｐ+型領域３ｂを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５．０×１０18／ｃｍ3程度となるように設定してもよい。次に、浅い第１ｐ+型領域３ｂを形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、第２ｎ型ドリフト層２ｂの表面層の一部に、深い第１ｐ+型領域３ａ、第２ｐ+型ベース領域４、第１ｎ型エピタキシャル層５ａに接するように、例えば深さ０．５μｍ程度の第２ｎ型エピタキシャル層（第１導電型の第２領域）５ｂが形成される。第２ｎ型エピタキシャル層５ｂを設けるためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この第２ｎ型エピタキシャル層５ｂと第１ｎ型エピタキシャル層５ａを合わせてｎ型エピタキシャル層５となる。ここまでの状態が図５に示されている。
次に、ｎ型ドリフト層２の表面（すなわち第１ｐ+型領域３および第２ｎ型エピタキシャル層５ｂの表面）上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６を、例えば０．９〜１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、例えば不純物濃度が第１ｐ+型ベース領域３の不純物濃度以下の２×１０17／ｃｍ3程度となるように設定してもよい。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ型ドリフト層２およびｐ型ベース層６を積層してなる炭化珪素半導体基体が形成される。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリンをイオン注入する。それによって、ｐ型ベース層６の表面層の一部にｎ+型ソース領域（第１導電型のソース領域）７が形成される。ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、例えば第１ｐ+型領域３よりも不純物濃度が高くなるように設定してもよい。次に、ｎ+型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。そして、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型ベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、ｐ型ベース層６の表面領域の一部にｐ++型コンタクト領域８が形成される。ｐ++型コンタクト領域８を形成するためのイオン注入時のドーズ量を、例えば第２ｐ+型領域４よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ++型コンタクト領域８を形成するためのイオン注入時に用いたマスクを除去する。ｎ+型ソース領域７を形成するためのイオン注入と、ｐ++型コンタクト領域８を形成するためのイオン注入と、の順序を入れ替えてもよい。ここまでの状態が図６に示されている。
次に、熱処理（アニール）を行って、例えば深い第１ｐ+型領域３ａ、浅い第１ｐ+型領域３ｂ、ｎ+型ソース領域７、ｐ++型コンタクト領域８を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面（すなわちｎ+型ソース領域７およびｐ++型コンタクト領域８の表面）上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型エピタキシャル層５に達するトレンチ１６を形成する。トレンチ１６の底部は、第２ｐ+型領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型領域４に挟まれたｎ型エピタキシャル層５内に位置していてもよい。続いて、トレンチ１６を形成するために用いたマスクを除去する。ここまでの状態が図７に示されている。
次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１６内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１６内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図８に示されている。
次いで、コンタクトホール内および層間絶縁膜１１の上にソース電極１２となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできたドレイン電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１とドレイン電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド１４を形成する。
次に、ドレイン電極１３の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド１５を形成する。以上のようにして、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、深い第１ｐ+型領域では、ｐ型の不純物に対応した元素が所定の割合で注入されている。これにより、ｐ型の不純物により追い出された元素が、ｐ型の不純物に対応した元素と結合され、炭化珪素に結晶化させることができる。これにより、ｐ型の不純物により追い出された元素が欠陥になることを減少できる。このため、実施の形態にかかる炭化珪素半導体装置は、高電圧リークが抑制される。
また、浅い第１ｐ+型領域に、ｐ型の不純物に対応した元素が所定の割合で注入されてもよい。この場合、浅い第１ｐ+型領域でも、ｐ型の不純物により追い出された元素が欠陥になることを減少できる。このため、実施の形態にかかる炭化珪素半導体装置は、高電圧リークをさらに抑制することができる。
実施の形態にかかる炭化珪素半導体装置では、第１ｐ+型領域の不純物濃度は、既存の炭化珪素半導体装置と変わらない。このため、第１ｐ+型領域は、耐電圧を高くし、かつ、ゲート絶縁膜に高電界が印加されることを緩和する機能、および、アバランシェ降伏が起こったときに発生するホール電流を効率よくソース電極に退避させる機能を有することができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体基板は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置の半導体基板に有用である。
１ ｎ+型炭化珪素基板
２ ｎ型ドリフト層
２ａ 第１ｎ型ドリフト層
２ｂ 第２ｎ型ドリフト層
３ 第１ｐ+型領域
３ａ 深い第１ｐ+型領域
３ｂ 浅い第１ｐ+型領域
４ 第２ｐ+型領域
５ ｎ型エピタキシャル層
５ａ 第１ｎ型エピタキシャル層
５ｂ 第２ｎ型エピタキシャル層
６ ｐ型ベース層
７ ｎ+型ソース領域
８ ｐ++型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ 裏面電極
１４ ソース電極バッド
１５ ドレイン電極パッド
１６ トレンチ
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
実施の形態の炭化珪素半導体装置では、第１ｐ+型領域３を、深い第１ｐ+型領域３ａと浅い第１ｐ+型領域３ｂと２層化している。第１ｐ+型領域３の中で、深い第１ｐ+型領域３ａとｎ型エピタキシャル層５との間のｐｎ接合の部分が、耐電圧を高くすることに最も効果がある部分である。従って、深い第１ｐ+型領域３ａの欠陥による漏れ電流を抑えることで、耐電圧が低くなることを効果的に防止することができる。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１６内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１６内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４側）からソース電極パッド１４側に突出していてもよい。

Claims (6)

  1. シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板と、
    前記ワイドバンドギャップ半導体基板のおもて面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型のワイドバンドギャップ半導体層と、
    前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１ベース領域と、
    前記第１導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第２導電型の第２ベース領域と、
    前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、第２導電型のワイドバンドギャップ半導体層と、
    前記第２導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第１導電型のソース領域と、
    前記ソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型のワイドバンドギャップ半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２導電型のワイドバンドギャップ半導体層および前記ソース領域に接触するソース電極と、
    前記ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
    を備え、
    前記第１ベース領域は、前記トレンチの底部よりも前記ドレイン電極側に深い位置にある深い第１ベース領域および前記トレンチの底部よりも前記ソース領域側に近い位置にある浅い第１ベース領域を有し、
    前記深い第１ベース領域は、前記第１ベース領域の導電型を決定する不純物に追い出された元素と結合する他の元素が所定の割合で注入されていることを特徴とする半導体装置。
  2. 前記浅い第１ベース領域は、前記元素が所定の割合で注入されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記不純物がシリコンサイトに入る不純物である場合、前記元素は炭素であり、
    前記不純物がカーボンサイトに入る不純物である場合、前記元素は珪素であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記不純物がアルミニウムであり、前記元素が炭素であることを特徴とする請求項１または２に記載の半導体装置。
  5. シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型のワイドバンドギャップ半導体層を形成する工程と、
    前記第１導電型のワイドバンドギャップ半導体層の表面層に、第２導電型の第１ベース領域を選択的に形成する工程と、
    前記第１導電型のワイドバンドギャップ半導体層の内部に、第２導電型の第２ベース領域を選択的に形成する工程と、
    前記第１導電型のワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる、第２導電型のワイドバンドギャップ半導体層を形成する工程と、
    前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域を選択的に形成する工程と、
    前記ソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型のワイドバンドギャップ半導体層に達するトレンチを形成する工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第２導電型のワイドバンドギャップ半導体層および前記ソース領域に接するソース電極を形成する工程と、
    前記ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と、
    を含み、
    前記第１ベース領域を選択的に形成する工程は、前記第１ベース領域の内、前記トレンチの底部よりも前記ドレイン電極側に深い位置にある深い第１ベース領域を、前記第１ベース領域の導電型を決定する不純物と、前記不純物に追い出された元素と結合する他の元素とを共注入することにより形成することを特徴とする半導体装置の製造方法。
  6. 前記第１ベース領域を選択的に形成する工程は、前記第１ベース領域の内、前記トレンチの底部よりも前記ソース領域側に近い位置にある浅い第１ベース領域を、前記不純物と、前記元素とを共注入することにより形成することを特徴とする請求項５に記載の半導体装置の製造方法。
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