JP7290028B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも、チャネルが基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができる。したがって、プレーナー構造よりもトレンチ構造の方が単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
しかしながら、トレンチ構造を有する縦型ＭＯＳＦＥＴは、チャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
このような問題を解消する方法として、トレンチ底部の電界強度を緩和させるために、ｐ型ベース領域に接し、かつトレンチ底部より深い位置に達するｐ型領域を形成し、トレンチ底部よりも深く、かつトレンチに近い位置にｐｎ接合を形成し、さらにトレンチ底部にｐ型領域を形成する構造が提案されている（例えば、下記特許文献１、２参照。）。また、チャネルのシート抵抗を改善するため、浅いイオン注入を用いて、チャネル層と障壁層との界面の約１００Å以内にピークをもつ濃度分布を形成することが提案されている（例えば、下記特許文献３参照。）。
特開２０１８－２６５６２号公報 国際公開２０１７／０６４９４８号公報 特開２００９－２８３９１５号公報
ここで、ｐ型ベース領域に接し、かつトレンチ底部より深い位置に達するｐ型領域（以下、第１ｐ+型ベース領域と称する）および、トレンチ底部に形成されたｐ型領域（以下、第２ｐ+型ベース領域と称する）は、イオン注入により形成されている。第１ｐ+型ベース領域は、第２ｐ+型ベース領域と同時に形成される第１ｐ+型ベース領域の下部領域（以下、第１ｐ+型領域と称する）と、第１ｐ+型領域を形成後に形成される第１ｐ+型ベース領域の上部領域（以下、第２ｐ+型領域と称する）とから構成されている。
第１ｐ+型ベース領域は、第１ｐ+型ベース領域の不純物濃度をボックスプロファイル（深さ方向に、不純物濃度がほぼ一様のプロファイル）とするために、多段イオン注入により形成されている。
図１３は、従来の半導体装置のｐ型ベース領域の不純物濃度分布を示す図である。図１３において、縦軸はｐ型ベース領域の不純物濃度を示し単位は、ｃｍ-3であり、横軸は、ｐ型ベース領域の深さを示し、単位はμｍである。プロファイルＥ１１が、従来の半導体装置のｐ型ベース領域の不純物濃度分布であり、深さ０．９μｍまで不純物濃度がほぼ一様のボックスプロファイルである。ボックスプロファイルとするため、例えば、第１ｐ+型領域では４段のイオン注入を行い、第２ｐ+型領域では７段のイオン注入を行っている。図１４は、従来の半導体装置のｐ型ベース領域を形成するためのイオン注入の加速エネルギーおよびドーズ量を示す表である。図１４では、各段毎のイオン注入の加速エネルギーおよびドーズ量を示しており、このイオン注入により、プロファイルＥ１１が実現される。図１４において、１行目は、第１ｐ+型領域を形成するためのイオン注入の加速エネルギーを示し、２行目は当該イオン注入でのドーズ量を示し、最後に総ドーズ量を示し、３行目は、第２ｐ+型領域を形成するためのイオン注入の加速エネルギーを示し、４行目は当該イオン注入でのドーズ量を示し、最後に総ドーズ量を示している。また、イオン注入は左から右の順で行われる。
一方、第１ｐ+型ベース領域および第２ｐ+型ベース領域の製造時間を削減するため、イオン注入の段数および加速エネルギーを削減することが行われている。例えば、図１５は、従来の半導体装置のｐ型ベース領域を形成するための段数削減後のイオン注入の加速エネルギーおよびドーズ量を示す表である。図１５において、１行目は、第１ｐ+型領域を形成するためのイオン注入の加速エネルギーを示し、２行目は当該イオン注入でのドーズ量を示し、最後に総ドーズ量を示し、３行目は、第２ｐ+型領域を形成するためのイオン注入の加速エネルギーを示し、４行目は当該イオン注入でのドーズ量を示し、最後に総ドーズ量を示している。また、イオン注入は左から右の順で行われる。
図１５に示すように、第１ｐ+型領域では２段のイオン注入を行い、第２ｐ+型領域では３段のイオン注入を行っている。例えば、削減後の１段目は、加速エネルギーを削減前の１段目と２段目の中間の加速エネルギーにして、ドーズ量を削減前の１段目のドーズ量と２段目のドーズ量を加えた値とすることで、総ドーズ量を削減とほぼ同程度にしている。
しかしながら、この削減後のイオン注入で形成された第１ｐ+型ベース領域の不純物濃度は、図１３のプロファイルＥ１２となり、第１ｐ+型領域と第２ｐ+型領域との界面で不純物濃度が大きく低下してしまう。この場合、不純物濃度が大きく落ち込んだ領域があると、オン抵抗が上昇し、内蔵ダイオードの順方向電圧Ｖｆが上昇してしまう。さらに、第１ｐ+型領域と第２ｐ+型領域とが電気的に接続していないため、第１ｐ+型領域がフローティングとなり、アバランシェ耐量は低くなってしまう。このように、イオン注入の段数を削減すると、第１ｐ+型領域と第２ｐ+型領域との界面で不純物濃度が大きく低下してしまうことにより、半導体装置の特性が劣化するという課題があった。
この発明は、上述した従来技術による問題点を解消するため、イオン注入の段数を削減しても、不純物濃度が低下することを防止できる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第１ベース領域が設けられる。前記第１半導体層の内部に選択的に第２導電型の第２ベース領域が設けられる。前記第１半導体層の前記半導体基板に対して反対側の表面に、第２導電型の第２半導体層が設けられる。前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチ内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域に接触する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１ベース領域は前記トレンチの間に設けられ、前記第２ベース領域は前記トレンチの底面に設けられる。前記第１ベース領域は、前記第２ベース領域と同等の厚さの下部領域と、前記下部領域の表面に設けられた上部領域とからなり、前記第１ベース領域は、前記上部領域と前記下部領域との界面に最も近い深さに不純物濃度が極大値となる第１ピークを有し、かつ前記第１ピークより浅い領域に不純物濃度が極大値となる第２ピークを複数有し、複数の前記第２ピークのうち最も深い前記第２ピークと前記第１ピークとの距離（Ｌ２）は、深さ方向に隣り合う前記第２ピーク同士の距離（Ｌ１）よりも大きい。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ベース領域は、前記第１ピークより深い領域に不純物濃度が極大値となる第３ピークを複数有し、複数の第３ピークのうち最も浅い前記第３ピークと前記第１ピークとの距離（Ｌ３）は、深さ方向に隣り合う前記第３ピーク同士の距離（Ｌ４）よりも大きいことを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の内部に選択的に第２導電型の第２ベース領域と、前記第２ベース領域と同等の厚さの第１ベース領域の下部領域と、を形成する第２工程を行う。次に、前記下部領域の表面に前記第１ベース領域の上部領域を形成する第３工程を行う。次に、前記第１半導体層の前記半導体基板に対して反対側の表面に、第２導電型の第２半導体層を形成する第４工程を行う。次に、前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域を形成する第５工程を行う。次に、前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第６工程を行う。次に、前記トレンチ内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第８工程を行う。次に、前記第２半導体層および前記第１半導体領域に接触する第１電極を形成する第９工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１０工程を行う。前記第３工程では、前記上部領域を３回以内のイオン注入により形成し、前記イオン注入の初回の加速エネルギーを、注入したイオンが前記上部領域と前記下部領域との界面に達する値にする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、注入した前記イオンのピークを、前記第２半導体層から０．４２μｍ以上０．５３μｍ以下の深さに形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記イオン注入の初回の加速エネルギーを、４１０ｋｅＶ以上５８０ｋｅＶ以下にすることを特徴とする。
上述した発明によれば、イオン注入で第１ｐ+型領域（第１ベース領域の上部領域）を形成する際に、１段目の加速エネルギーを大きくする。これにより、第１ｐ+型領域と第２ｐ+型領域（第１ベース領域の下部領域）との界面近傍に不純物濃度のピークができる。このため、イオン注入の段数を削減した場合でも、第１ｐ+型領域と第２ｐ+型領域との界面で不純物濃度が落ち込み、半導体装置の特性が劣化することを防止できる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、イオン注入の段数を削減しても、不純物濃度が低下することを防止できるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の第１ｐ+型ベース領域の不純物濃度分布を示す図である。 実施の形態にかかる炭化珪素半導体装置の第１ｐ+型ベース領域を形成するためのイオン注入の加速エネルギーおよびドーズ量を示す表である。 実施の形態にかかる炭化珪素半導体装置のイオン注入の複数の加速エネルギーでの第１ｐ+型ベース領域の不純物濃度分布を示す図である（その１）。 実施の形態にかかる炭化珪素半導体装置のイオン注入の複数の加速エネルギーでの第１ｐ+型ベース領域の不純物濃度分布を示す図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。 従来の半導体装置のｐ型ベース領域の不純物濃度分布を示す図である。 従来の半導体装置のｐ型ベース領域を形成するためのイオン注入の加速エネルギーおよびドーズ量を示す表である。 従来の半導体装置のｐ型ベース領域を形成するための段数削減後のイオン注入の加速エネルギーおよびドーズ量を示す表である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１は、トレンチ型ＭＯＳＦＥＴ５０の例を示す。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｎ型高濃度領域（高不純物濃度の第１導電型の領域）５が形成されてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とｐ型ベース層６とを併せて炭化珪素半導体基体とする。
図１に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（ドレイン電極、第２電極）１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド１５が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ型炭化珪素エピタキシャル層２）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型炭化珪素エピタキシャル層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極パッド１４側）からソース電極パッド１４側に突出していてもよい。
ｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ型炭化珪素エピタキシャル層２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域（第２導電型の第１ベース領域）３が選択的に設けられている。第１ｐ+型ベース領域３は、トレンチ１６と離して、かつトレンチ１６の底部よりもドレイン側に深い位置にまで達している。
トレンチ１６の底部と深さ方向に対向する位置に第２ｐ+型ベース領域（第２導電型の第２ベース領域）４が設けられる。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ型炭化珪素エピタキシャル層２）内に位置していてもよい。第１ｐ+型ベース領域３と第２ｐ+型ベース領域４は、例えばアルミニウム（Ａｌ）がドーピングされている。第１ｐ+型ベース領域３の一部をトレンチ側に延在させることで第２ｐ+型ベース領域４に接続した構造となっていてもよい。その理由は、第２ｐ+型ベース領域４とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１２に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。図１には、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４とを離して配置した場合を図示する（図７～図１１においても同様）。
ｐ型ベース層６は、第１ｐ+型ベース領域３に接する。ｐ型ベース層６の不純物濃度は、例えば第１ｐ+型ベース領域３の不純物濃度よりも低くてもよい。これにより、第１ｐ+型ベース領域３およびｐ型ベース層６からなるベース領域の、オン時にｎ型の反転層（チャネル）が形成される部分（ｐ型ベース層６）のｐ型不純物濃度を低くすることができるため、ゲートしきい値電圧Ｖｔｈやオン抵抗が高くなることを防止することができる。また、ベース領域のドレイン側の部分（第１ｐ+型ベース領域３）のｐ型不純物濃度を高くすることができるため、所定の耐圧を確保することができる。ｐ型ベース層６の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。ｐ++型コンタクト領域８を選択的に設けてもよい。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。
ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域３と第２ｐ+型ベース領域４に挟まれた領域と、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれた領域にｎ型高濃度領域５が設けられてもよく、このｎ型高濃度領域５は、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４よりも深い位置まで形成されている。このため、ｎ型高濃度領域５の深さ（厚さ）は、第１ｐ+型ベース領域３の深さ（厚さ）と第２ｐ+型ベース領域４の深さ（厚さ）より大きい。また、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４は、同じ深さの位置まで形成されていてもよい。また、ｎ型高濃度領域５は、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４のドレイン側に、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を囲むように設けられていてもよい。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
炭化珪素半導体基体の第１主面側の全面に、トレンチに埋め込まれたゲート電極１０を覆うように層間絶縁膜１１が設けられている。層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接するソース電極（第１電極）１２が設けられる。ｐ++型コンタクト領域８が設けられていない形態では、ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接してもよい。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１４が設けられている。
図２は、実施の形態にかかる炭化珪素半導体装置の第１ｐ+型ベース領域の不純物濃度分布を示す図である。図２において、縦軸は第１ｐ+型ベース領域３の不純物濃度を示し単位は、ｃｍ-3であり、横軸は、ｐ型ベース層６からの深さを示し、単位はμｍである。第１ｐ+型ベース領域３は、第２ｐ+型ベース領域４と同時に形成される第１ｐ+型ベース領域３の下部領域である第１ｐ+型領域３ａと、第１ｐ+型領域３ａ形成後に形成される第１ｐ+型ベース領域３の上部領域である第２ｐ+型領域３ｂとから構成されている。
実施の形態にかかる炭化珪素半導体装置では、第１ｐ+型ベース領域３を形成する際のイオン中の段数を従来の炭化珪素半導体装置より削減している。このため、ボックスプロファイルではなく、不純物濃度が極大値となるピークを第１ｐ+型領域３ａおよび第２ｐ+型領域３ｂに複数有している。例えば、図２の例では、第１ｐ+型領域３ａに２つのピークＰ４、Ｐ５、第２ｐ+型領域３ｂに３つのピークＰ１、Ｐ２、Ｐ３を有している。
実施の形態では、第１ｐ+型領域３ａと第２ｐ+型領域３ｂとの界面の近傍にピークＰ３を設けている。ピークＰ３により、イオン注入の段数を削減した場合でも、第１ｐ+型領域３ａと第２ｐ+型領域３ｂとの界面で不純物濃度が低下することを防止している。例えば、第２ｐ+型領域３ｂを形成するためのイオン注入で、１段目の加速エネルギーを大きくしてイオンを深く注入させることにより、第１ｐ+型領域３ａと第２ｐ+型領域３ｂとの界面の近傍にピークＰ３を形成することができる。
また、ピークＰ３は、最も加速エネルギーが大きく、ドーズ量が多いイオン注入で形成されるため、ピークＰ３を含む山型の形状（図２の領域Ｓ）が、他のピークを含む山型の形状の中で最も大きくなっている。このため、ピークＰ３は、他のピークから最も離れている。つまり、ピークＰ２～ピークＰ３間の距離Ｌ２は、ピークＰ１～ピークＰ２間の距離Ｌ１より大きく（Ｌ２＞Ｌ１）、また、ピークＰ３～ピークＰ４間の距離Ｌ３は、ピークＰ４～ピークＰ５間の距離Ｌ４より大きい（Ｌ３＞Ｌ４）。また、ピークＰ１およびピークＰ２は、第２ｐ+型領域３ｂ全体での不純物濃度の落ち込みを防ぐために設けられている。
図３は、実施の形態にかかる炭化珪素半導体装置の第１ｐ+型ベース領域を形成するためのイオン注入の加速エネルギーおよびドーズ量を示す表である。図３では、各段毎のイオン注入の加速エネルギーおよびドーズ量を示しており、このイオン注入により、図２に示す不純物プロファイルが実現される。
図３において、１行目は、第１ｐ+型領域３ａを形成するためのイオン注入の加速エネルギーを示し、２行目は当該イオン注入でのドーズ量を示し、最後に総ドーズ量を示している。イオン注入は左から右の順で行われる。このため、１段目の３２０ｋｅＶのイオン注入でピークＰ５が形成され、２段目の１６０ｋｅＶのイオン注入でピークＰ４が形成される。また、図３において、３行目は、第２ｐ+型領域３ｂを形成するためのイオン注入の加速エネルギーを示し、４行目は当該イオン注入でのドーズ量を示し、最後に総ドーズ量を示している。イオン注入は左から右の順で行われる。１段目の４５０ｋｅＶのイオン注入でピークＰ３が形成され、２段目の１６０ｋｅＶのイオン注入でピークＰ２が形成され、３段目の３０ｋｅＶのイオン注入でピークＰ５が形成される。
図３に示すように、実施の形態では、第２ｐ+型領域の１段目の加速エネルギーおよびドーズ量を、段数削減後の図１５の第２ｐ+型領域の１段目の加速エネルギーおよびドーズ量より大きくして、イオンを深く注入させている。
図４および図５は、実施の形態にかかる炭化珪素半導体装置のイオン注入の複数の加速エネルギーでの第１ｐ+型ベース領域の不純物濃度分布を示す図である。図４および図５において、縦軸は第１ｐ+型ベース領域３の不純物濃度を示し単位は、ｃｍ-3であり、横軸は、ｐ型ベース層６からの深さを示し、単位はμｍである。
図４は、第２ｐ+型領域３ｂの膜厚が０．５μｍの場合の不純物濃度分布を示す。また、図５は、第２ｐ+型領域３ｂの膜厚が０．５３５μｍの場合の不純物濃度分布を示す。第２ｐ+型領域３ｂは、ｎ型高濃度領域５の第２ｎ型領域５ｂ（図８参照）の一部にイオン注入することにより形成される。第２ｎ型領域５ｂあの厚さは、０．５μｍに形成されるが、これより多少厚く例えば、０．５３５μｍ程度に形成される場合があるため、第２ｐ+型領域３ｂは、０．５μｍより厚く０．５３５μｍ程度に形成される場合がある。
また、図４および図５のプロファイルＥ１は、１段目のイオン注入の加速エネルギーが４１０ｋｅＶの場合であり、プロファイルＥ２は、１段目のイオン注入の加速エネルギーが４５０ｋｅＶの場合であり、プロファイルＥ３は、１段目のイオン注入の加速エネルギーが５８０ｋｅＶの場合である。また、加速エネルギーが４１０ｋｅＶの場合、ピークは深さ０．４２μｍの位置に形成され、加速エネルギーが４５０ｋｅＶの場合、ピークは深さ０．４４μｍの位置に形成され、加速エネルギーが５８０ｋｅＶの場合、ピークは深さ０．５３μｍの位置に形成される。
ここで、第１ｐ+型ベース領域３の不純物濃度が、ｎ型炭化珪素エピタキシャル層２またはｎ型高濃度領域５の不純物濃度より１０倍以上であると、第１ｐ+型ベース領域３がｐ型領域として機能する。このため、第１ｐ+型ベース領域３の不純物濃度の最低値が、ｎ型炭化珪素エピタキシャル層２またはｎ型高濃度領域５の不純物濃度より１０倍（図４、図５のｈ１）を下回らないようにする必要がある。膜厚が０．５３５μｍ程度に形成された場合でも、第１ｐ+型ベース領域３の不純物濃度の最低値が、ｎ型炭化珪素エピタキシャル層２またはｎ型高濃度領域５の不純物濃度より１０倍（図４、図５のｈ１）を下回らないようにする必要がある。
図４および図５のプロファイルＥ１～プロファイルＥ３は、不純物濃度の最低値が、ｎ型炭化珪素エピタキシャル層２またはｎ型高濃度領域５の不純物濃度より１０倍以上になっているため、１段目のイオン注入によるピークの位置は、０．４２μｍ以上０．５３μｍ以下の深さに形成されることが好ましい。このため、イオン注入の加速エネルギーは、４１０ｋｅＶ以上５８０ＫｅＶ以下が好ましい。この加速エネルギーは、イオン注入の元素として、アルミニウム（Ａｌ）を用いた場合であり、元素によって、ピークの位置は、０．４２μｍ以上０．５３μｍ以下の深さにする加速エネルギーは異なる。
また、ｐ型ベース層６からの深さではなく、第１ｐ+型領域３ａと第２ｐ+型領域３ｂとの界面を基準にすると、以下のようになる。第２ｐ+型領域３ｂの膜厚が０．５μｍの場合、深さ０．４２μｍは、界面より０．０８μｍだけｐ型ベース層６側であり、深さ０．５３μｍは、界面より０．０３μｍだけｎ+型炭化珪素基板１側である。このため、第２ｐ+型領域３ｂの１段目のイオン注入によるピークの位置は、界面からｐ型ベース層６方向に０．０８μｍと、ｎ+型炭化珪素基板１方向に０．０３μｍとの間に形成されることが好ましい。
同様に、第２ｐ+型領域３ｂの膜厚が０．５３５μｍの場合、深さ０．４２μｍは、界面より０．１１５μｍだけｐ型ベース層６側であり、深さ０．５３μｍは、界面より０．００５μｍだけｎ+型炭化珪素基板１側である。このため、第２ｐ+型領域３ｂの１段目のイオン注入によるピークの位置は、界面からｐ型ベース層６方向に０．１１５μｍと、ｎ+型炭化珪素基板１方向に０．００５μｍとの間に形成されることが好ましい。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図６～図１１は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、図６に示すように、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図６に示されている。
次に、図７に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図７に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の第１ｐ+型領域（第２導電型の第１ベース領域の下部領域）３ａと第２ｐ+型ベース領域（第２導電型の第２ベース領域）４が、例えば隣り合う第１ｐ+型領域３ａと第２ｐ+型ベース領域４との間の距離が１．５μｍ程度となるように形成される。第１ｐ+型領域３ａと第２ｐ+型ベース領域４を形成するために、２段イオン注入を行い、それぞれの加速エネルギーおよびドーズ量を図３に記載されている値とする。
次に、第１ｐ+型領域３ａと第２ｐ+型ベース領域４を形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。それによって、図７に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面層の、第１ｐ+型領域３ａと第２ｐ+型ベース領域４との間に、第１ｐ+型領域３ａと第２ｐ+型ベース領域４よりも０．２～０．５μｍ深い位置まで第１ｎ型領域５ａが形成される。ここでは、マスクを用いずに第１ｎ型領域５ａを形成するためのイオン注入を行うため、第１ｎ型炭化珪素エピタキシャル層２ａの表面層の全体にわたって、第１ｐ+型領域３ａと第２ｐ+型ベース領域４の下側（ｎ+型炭化珪素基板１側）を囲むように第１ｎ型領域５ａが形成される。第１ｎ型領域５ａを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０16／ｃｍ3程度となるように設定してもよい。ここまでの状態が図７に示されている。
次に、図８に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら第２ｎ型炭化珪素エピタキシャル層２ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２ｎ型炭化珪素エピタキシャル層２ｂと第１ｎ型炭化珪素エピタキシャル層２ａを合わせてｎ型炭化珪素エピタキシャル層２となる。第２ｎ型炭化珪素エピタキシャル層２ｂを形成するためのエピタキシャル成長の条件を、例えば第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図８に示すように、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の第２ｐ+型領域（第２導電型の第１ベース領域の上部領域）３ｂが、例えば第１ｐ+型領域３ａの上部に重なるように形成される。この第２ｐ+型領域３ｂと第１ｐ+型領域３ａを合わせて第１ｐ+型ベース領域３となる。
この際、第２ｐ+型領域３ｂを形成するために、３段イオン注入を行い、１段目の加速エネルギーを大きくして、深い位置まで注入したイオンが到達するようにする。例えば、１段目の加速エネルギーを、注入したイオンが第１ｐ+型領域３ａとの第２ｐ+型領域３ｂとの界面に達する値にする。ここで、注入したイオンが界面に達するとは、注入したイオンより形成されるピークを含む山型の形状に界面が含まれることを示す。例えば、図２のピークＰ３を含む山型の形状は界面を含んでいる。
上述したように、第１ｐ+型ベース領域３の不純物濃度が、ｎ型炭化珪素エピタキシャル層２またはｎ型高濃度領域５の不純物濃度より１０倍以上とするため、１段目のイオン注入では、ピークの位置を、０．４２μｍ以上０．５３μｍ以下の深さに形成されることが好ましい。
具体的に、それぞれの加速エネルギーおよびドーズ量を図３に記載されているような値とする。これにより、第２ｐ+型領域３ｂの深い位置、第２ｐ+型領域３ｂと第１ｐ+型領域３ａとの界面近傍に不純物濃度のピークができ、第２ｐ+型領域３ｂと第１ｐ+型領域３ａとの界面で不純物濃度が落ち込むことを防止できる。ここで、注入されたイオンが拡散されないように、多段イオン注入は、加速エネルギーが大きいイオン注入を先に行うことが好ましい。
次に、第２ｐ+型領域３ｂを形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図８に示すように、第２ｎ型炭化珪素エピタキシャル層２ｂの表面層の一部に、第１ｐ+型領域３ａ、第２ｐ+型ベース領域４、第１ｎ型領域５ａに接するように、例えば深さ０．５μｍ程度の第２ｎ型領域５ｂが形成される。第２ｎ型領域５ｂを設けるためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０16／ｃｍ3程度となるように設定してもよい。この第２ｎ型領域５ｂと第１ｎ型領域５ａを合わせてｎ型高濃度領域５となる。ここまでの状態が図８に示されている。
次に、図９に示すように、ｎ型炭化珪素エピタキシャル層２の表面（すなわち第１ｐ+型ベース領域３および第２ｎ型領域５ｂの表面）上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層（第２導電型の第２半導体層）６を、例えば１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、例えば不純物濃度が第１ｐ+型ベース領域３の不純物濃度よりも低い４×１０17／ｃｍ3程度となるように設定してもよい。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ型炭化珪素エピタキシャル層２およびｐ型ベース層６を積層してなる炭化珪素半導体基体が形成される。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン（Ｐ）をイオン注入する。それによって、図９に示すように、ｐ型ベース層６の表面層の一部にｎ+型ソース領域（第１導電型の第１半導体領域）７が形成される。ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、例えば第１ｐ+型ベース領域３よりも不純物濃度が高くなるように設定してもよい。
次に、ｎ+型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。そして、露出したｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型ベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、図９に示すように、ｐ型ベース層６の表面領域の一部にｐ++型コンタクト領域８が形成される。ｐ++型コンタクト領域８を形成するためのイオン注入時のドーズ量を、例えば第２ｐ+型ベース領域４よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ++型コンタクト領域８を形成するためのイオン注入時に用いたマスクを除去する。ｎ+型ソース領域７を形成するためのイオン注入と、ｐ++型コンタクト領域８を形成するためのイオン注入と、の順序を入れ替えてもよい。ここまでの状態が図９に示されている。
次に、熱処理（アニール）を行って、例えば第１ｐ+型領域３ａ、第２ｐ+型領域３ｂ、ｎ+型ソース領域７、ｐ++型コンタクト領域８を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、図１０に示すように、ｐ型ベース層６の表面（すなわちｎ+型ソース領域７およびｐ++型コンタクト領域８の表面）上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を形成しない場合にはｎ型炭化珪素エピタキシャル層２）に達するトレンチ１６を形成する。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（ｎ型高濃度領域５を形成しない場合にはｎ型炭化珪素エピタキシャル層２）内に位置していてもよい。続いて、トレンチ１６を形成するために用いたマスクを除去する。ここまでの状態が図１０に示されている。
次に、図１１に示すように、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１６内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１６内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４側）からソース電極パッド１４側に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域７およびｐ++型コンタクト領域８（ｐ++型コンタクト領域８を形成ない場合にはｐ型ベース層６）を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１１に示されている。
次に、例えばスパッタ法によって、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接するソース電極１２を形成する。次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド１４を形成する。
次に、例えばスパッタ法によって、ｎ+型炭化珪素基板１の第２主面にドレイン電極１３を形成する。次に、ドレイン電極１３の表面に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層することによって、ドレイン電極パッド１５を形成する。以上のようにして、図１に示す半導体装置が完成する。
なお、図６～図１１においては、第２ｎ型領域５ｂの形成をイオン注入で行う形態を示したが、第２ｎ型領域５ｂとして第２ｎ型炭化珪素エピタキシャル層２ｂを形成してもよい。すなわち、第２ｎ型炭化珪素エピタキシャル層２ｂのエピタキシャル成長時に窒素の不純物濃度が第２ｎ型領域５ｂの不純物濃度である５×１０16／ｃｍ3程度となるように設定し、イオン注入を省略する製造方法としてもよい。また、ｎ+型炭化珪素基板１およびｎ型炭化珪素エピタキシャル層２を合わせて炭化珪素半導体基体とし、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層にｐ型ベース層６をイオン注入により形成してもよい。また、ｎ+型炭化珪素基板１単体を炭化珪素半導体基体とし、ｎ+型炭化珪素基板１の第１主面側の表面層にＭＯＳゲート構造を構成するすべての領域（ｎ型高濃度領域５および第１ｐ+型ベース領域３，第２ｐ+型ベース領域４を含む）をイオン注入により形成してもよい。
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナー型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。図１２は、実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。図１２は、プレーナー型ＭＯＳＦＥＴ５１の例を示す。
図１２に示すように、半導体の基本層として、ｎ+型炭化珪素基板１の一方の面にｎ型炭化珪素エピタキシャル層２が形成されたものが用いられ、ｎ型炭化珪素エピタキシャル層２表面に第１ｐ+型領域３ａが選択的に形成され、第１ｐ+型領域３ａの表面に第２ｐ+型領域３ｂが選択的に形成され、第２ｐ+型領域３ｂの表面にｎ+型ソース領域７とｐ++型コンタクト領域８とが形成されている。ｎ+型ソース領域７とｐ++型コンタクト領域８との表面にソース電極１２が形成されている。
一方、ｎ型炭化珪素エピタキシャル層２において、第２ｐ+型領域３ｂが形成されていない、ｎ型炭化珪素エピタキシャル層２の表面にｎ型領域１７が形成されている。ｎ型領域１７、およびｎ型領域１７とｎ+型ソース領域７との間の第２ｐ+型領域３ｂの表面にゲート絶縁膜９を介してゲート電極１０が形成されている。ｎ+型炭化珪素基板１の裏面には、裏面電極１３が形成されている。
このようなプレーナー型ＭＯＳＦＥＴ５１においても、第２ｐ+型領域３ｂを形成する際に、１段目の加速エネルギーを大きくすることで、トレンチ型ＭＯＳＦＥＴと同様の効果を得ることができる。
以上、説明したように、実施の形態によれば、イオン注入で第１ｐ+型領域を形成する際に、１段目の加速エネルギーを大きくする。これにより、第１ｐ+型領域と第２ｐ+型領域との界面近傍に不純物濃度のピークができる。このため、イオン注入の段数を削減した場合でも、第１ｐ+型領域と第２ｐ+型領域との界面で不純物濃度が落ち込み、半導体装置の特性が劣化することを防止できる。
以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。
また、本発明では、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ 第１ｐ+型ベース領域
３ａ 第１ｐ+型領域
３ｂ 第２ｐ+型領域
４ 第２ｐ+型ベース領域
５ ｎ型高濃度領域
５ａ 第１ｎ型領域
５ｂ 第２ｎ型領域
６ ｐ型ベース層
７ ｎ+型ソース領域
８ ｐ++型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ 裏面電極
１４ ソース電極パッド
１５ ドレイン電極パッド
１６ トレンチ
１７ ｎ型領域
５０ トレンチ型ＭＯＳＦＥＴ
５１ プレーナー型ＭＯＳＦＥＴ

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１ベース領域と、
    前記第１半導体層の内部に選択的に設けられた第２導電型の第２ベース領域と、
    前記第１半導体層の前記半導体基板に対して反対側の表面に設けられた、第２導電型の第２半導体層と、
    前記第２半導体層の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域に接触する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第１ベース領域は前記トレンチの間に設けられ、前記第２ベース領域は前記トレンチの底面に設けられ、
    前記第１ベース領域は、前記第２ベース領域と同等の厚さの下部領域と、前記下部領域の表面に設けられた上部領域とからなり、
    前記第１ベース領域は、前記上部領域と前記下部領域との界面に最も近い深さに不純物濃度が極大値となる第１ピークを有し、かつ前記第１ピークより浅い領域に不純物濃度が極大値となる第２ピークを複数有し、
    複数の前記第２ピークのうち最も深い前記第２ピークと前記第１ピークとの距離（Ｌ２）は、深さ方向に隣り合う前記第２ピーク同士の距離（Ｌ１）よりも大きいことを特徴とする半導体装置。
  2. 前記第１ベース領域は、前記第１ピークより深い領域に不純物濃度が極大値となる第３ピークを複数有し、
    複数の第３ピークのうち最も浅い前記第３ピークと前記第１ピークとの距離（Ｌ３）は、深さ方向に隣り合う前記第３ピーク同士の距離（Ｌ４）よりも大きいことを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の内部に選択的に第２導電型の第２ベース領域と、前記第２ベース領域と同等の厚さの第１ベース領域の下部領域と、を形成する第２工程と、
    前記下部領域の表面に前記第１ベース領域の上部領域を形成する第３工程と、
    前記第１半導体層の前記半導体基板に対して反対側の表面に、第２導電型の第２半導体層を形成する第４工程と、
    前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域を形成する第５工程と、
    前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第６工程と、
    前記トレンチ内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
    前記ゲート電極上に層間絶縁膜を形成する第８工程と、
    前記第２半導体層および前記第１半導体領域に接触する第１電極を形成する第９工程と、
    前記半導体基板の裏面に第２電極を形成する第１０工程と、
    を含み、
    前記第３工程では、前記上部領域を３回以内のイオン注入により形成し、前記イオン注入の初回の加速エネルギーを、注入したイオンが前記上部領域と前記下部領域との界面に達する値にすることを特徴とする半導体装置の製造方法。
  4. 前記第３工程では、注入した前記イオンのピークを、前記第２半導体層から０．４２μｍ以上０．５３μｍ以下の深さに形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第３工程では、前記イオン注入の初回の加速エネルギーを、４１０ｋｅＶ以上５８０ｋｅＶ以下にすることを特徴とする請求項３または４に記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230008858A1 (en) * 2021-07-08 2023-01-12 Applied Materials, Inc. Gradient doping epitaxy in superjunction to improve breakdown voltage
CN117716514A (zh) * 2022-02-02 2024-03-15 富士电机株式会社 半导体装置以及半导体装置的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012235001A (ja) 2011-05-06 2012-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2018026562A (ja) 2016-08-05 2018-02-15 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
WO2018117061A1 (ja) 2016-12-19 2018-06-28 富士電機株式会社 半導体装置および半導体装置の製造方法
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101093857A (zh) 2003-09-05 2007-12-26 株式会社东芝 场效应型晶体管及其制造方法
US9711633B2 (en) 2008-05-09 2017-07-18 Cree, Inc. Methods of forming group III-nitride semiconductor devices including implanting ions directly into source and drain regions and annealing to activate the implanted ions
CN108028282B (zh) 2015-10-16 2021-06-15 富士电机株式会社 半导体装置和半导体装置的制造方法
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6115678B1 (ja) * 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6711100B2 (ja) * 2016-04-15 2020-06-17 富士電機株式会社 炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012235001A (ja) 2011-05-06 2012-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2018026562A (ja) 2016-08-05 2018-02-15 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
WO2018117061A1 (ja) 2016-12-19 2018-06-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018116986A (ja) 2017-01-16 2018-07-26 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法

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