JP2017139440A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】低オン抵抗を維持した状態でゲート閾値電圧のばらつきを低減することができ、かつリーク不良を低減することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。
【解決手段】トレンチゲート構造の縦型ＭＯＳＦＥＴにおいて、エピタキシャル成長させたｐ型炭化珪素層２２からなるｐ型ベース領域４の内部には、チャネルが形成される部分を含むように高濃度インプラ領域１３が設けられる。高濃度インプラ領域１３は、ｐ型炭化珪素層２２へのｐ型不純物のイオン注入により形成される。高濃度インプラ領域１３は、ｐ型のイオン注入により形成され、ｐ型炭化珪素層２２よりも高不純物濃度のピーク１３ａで深さ方向に高低差をもつ山型の不純物濃度プロファイル３１を有する。ｐ型ベース領域４には、高濃度インプラ領域１３を形成するためのイオン注入により部分的に結晶構造にみだれが生じている。
【選択図】図２

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
トレンチゲート構造は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）に形成したトレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。
従来の炭化珪素半導体装置の構造について、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図２４は、従来の炭化珪素半導体装置の構造を示す断面図である。図２４に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ型ベース領域１０４側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１上にｎ-型ドリフト領域１０２、ｎ型電流拡散領域１０３およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させてなる。
ｎ型電流拡散領域１０３には、トレンチ１０７の底面全体を覆うように第１ｐ型領域１１１が選択的に設けられている。第１ｐ型領域１１１は、ｎ-型ドリフト領域１０２に達する深さで設けられている。また、ｎ型電流拡散領域１０３には、隣り合うトレンチ１０７間（メサ部）に、第２ｐ型領域１１２が選択的に設けられている。第２ｐ型領域１１２は、ｐ型ベース領域１０４に接し、かつｎ-型ドリフト領域１０２に達する深さで設けられている。符号１０５，１０６，１０８，１０９，１１３〜１１５は、それぞれｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。
このようなトレンチゲート構造の縦型ＭＯＳＦＥＴとして、不純物濃度の異なるｐ型半導体層を順にエピタキシャル成長させた２層構造のｐ型ベース層を備えた装置が提案されている（例えば、下記特許文献１（第００３０段落、第１図）および下記特許文献２（第００６０段落、第９図）参照。）。下記特許文献１，２では、ｐ型ベース層を構成する各ｐ型半導体層のうち、高不純物濃度のｐ型半導体層でパンチスルーを抑制し、低不純物濃度のｐ型半導体層でオン抵抗を低減させている。
また、このようなトレンチゲート構造の縦型ＭＯＳＦＥＴの製造方法として、チャネルが形成されるｐ型ベース領域を、ｎ型エピタキシャル層へのｐ型不純物のイオン注入により形成する方法が提案されている（例えば、下記特許文献３（第００２０，００２１，００２８段落、第２，３図）参照。）。下記特許文献３では、基板おもて面から深くなるにつれて不純物濃度が大きくなり、所定深さで最大不純物濃度となり、さらに基板おもて面から深くなるにつれて不純物濃度が減少する不純物濃度分布で、かつ短チャネル効果を発生させる深さ範囲に、ｐ型ベース領域が形成される。
特開２０１２−０９９６０１号公報 特開２０１５−０７２９９９号公報 特開２０１４−２４１４３５号公報
しかしながら、上述した従来構造では、ｐ型ベース領域１０４をエピタキシャル成長で形成することで結晶性の良好なチャネルが得られ、高キャリア移動度による低オン抵抗化が可能であるが、炭化珪素層のエピタキシャル成長での不純物濃度制御が非常に難しい。現在のエピタキシャル成長技術での不純物濃度のばらつきは、所定期間内に製造（作製）されるすべての製品を一単位とする製品単位（半導体ウエハ面内、製造プロセスのバッチ処理内、バッチ処理間すべてを含む）で±３０％となってしまう。ｐ型ベース領域１０４のｐ型不純物濃度のばらつきが±３０％である場合、ゲート閾値電圧Ｖｔｈのばらつきが大きくなるという問題がある。また、トレンチゲート構造の縦型ＭＯＳＦＥＴを製造（作製）する場合、ドレイン−ソース間でのリーク電流（漏れ電流）により不良（以下、リーク不良とする）となる不良チップが多く発生し、歩留りが低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、低オン抵抗を維持した状態でゲート閾値電圧のばらつきを低減することができ、かつリーク不良を低減することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素基板のおもて面に、第１導電型の第１エピタキシャル成長層が設けられている。前記第１エピタキシャル成長層の、前記炭化珪素基板側に対して反対側に、第２導電型の第２エピタキシャル成長層が設けられている。前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域が選択的に設けられている。前記第２エピタキシャル成長層の内部の、前記第１半導体領域よりも浅い位置に、第１導電型の第２半導体領域が選択的に設けられている。トレンチは、前記第２半導体領域、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達する。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第２半導体領域および前記第２エピタキシャル成長層に接する。第２電極は、炭化珪素基板の裏面に設けられている。前記第１半導体領域は、前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有する。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型不純物濃度プロファイルは、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界で不純物濃度が急峻に低下していることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型不純物濃度プロファイルの不純物濃度の前記ピークは、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界よりも前記第１電極側に位置することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域は、前記炭化珪素基板のおもて面に平行な方向に一様に設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１エピタキシャル成長層の内部に、前記第１エピタキシャル成長層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備える。前記第３半導体領域は、前記第２エピタキシャル成長層に接し、かつ前記第２エピタキシャル成長層との境界から前記トレンチの底面よりも前記第２電極側に深い位置に達することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３半導体領域の内部に選択的に設けられ、前記トレンチの底面を覆う第２導電型の第４半導体領域をさらに備えることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、前記トレンチの底面から深さ方向に前記第３半導体領域を貫通することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、隣り合う前記トレンチ間において前記第３半導体領域の内部に、前記第２エピタキシャル成長層に接するように設けられた第２導電型の第５半導体領域をさらに備えることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域は、深さ方向に前記第３半導体領域を貫通することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型不純物濃度プロファイルは、第１，２の不純物濃度勾配を有する。前記第１の不純物濃度勾配は、前記ピークと、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界と、の間において、前記第１エピタキシャル成長層側に不純物濃度が低下する不純物濃度勾配である。前記第２の不純物濃度勾配は、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界から前記第１エピタキシャル成長層側に不純物濃度が低下する不純物濃度勾配である。前記第２の不純物濃度勾配は、前記第１の不純物濃度勾配よりも大きいことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型不純物濃度プロファイルは、前記第２の不純物濃度勾配により、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界で不純物濃度が急峻に低下していることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型不純物濃度プロファイルの前記ピークの不純物濃度は、前記第２エピタキシャル成長層の不純物濃度の２倍以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜の、少なくとも前記トレンチの側壁に沿った部分の厚さは、５０ｎｍ以上１００ｎｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型不純物濃度プロファイルの前記ピークの不純物濃度は、３×１０17ａｔｏｍｓ／ｃｍ3以上５×１０17ａｔｏｍｓ／ｃｍ3以下であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に第１導電型の第１エピタキシャル成長層を形成する第１工程を行う。次に、前記第１エピタキシャル成長層の上に、第２導電型の第２エピタキシャル成長層を形成する第２工程を行う。次に、イオン注入により、前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域を選択的に形成する第３工程を行う。次に、前記第２エピタキシャル成長層の内部の、前記第１半導体領域よりも浅い位置に第１導電型の第２半導体領域を選択的に形成する第４工程を行う。次に、前記第２半導体領域、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチを形成する第５工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極を形成する第６工程を行う。次に、前記第２半導体領域および前記第２エピタキシャル成長層に接する第１電極を形成する第７工程を行う。次に、前記炭化珪素基板の裏面に第２電極を形成する第８工程を行う。前記第３工程では、前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有する前記第１半導体領域を形成する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、イオン注入面よりも深い位置に前記第２導電型不純物濃度プロファイルの不純物濃度の前記ピークが形成される加速電圧で前記イオン注入を行うことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程の後、前記第４工程の前に、前記第２エピタキシャル成長層の上に第２導電型の第３エピタキシャル成長層を形成する工程をさらに含むことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、イオン注入面以下の深さ位置に前記第２導電型不純物濃度プロファイルの不純物濃度の前記ピークが形成される加速電圧で前記イオン注入を行うことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界よりも前記第１電極側の深さ位置に前記第２導電型不純物濃度プロファイルの不純物濃度の前記ピークが形成される加速電圧で前記イオン注入を行うことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記第２導電型不純物濃度プロファイルの前記ピークの不純物濃度を、前記第２エピタキシャル成長層の不純物濃度の２倍以上にすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、前記ゲート絶縁膜の、少なくとも前記トレンチの側壁に沿った部分の厚さを５０ｎｍ以上１００ｎｍ以下にすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記第２導電型不純物濃度プロファイルの前記ピークの不純物濃度は、３×１０17ａｔｏｍｓ／ｃｍ3以上５×１０17ａｔｏｍｓ／ｃｍ3以下にすることを特徴とする。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、低オン抵抗を維持した状態でゲート閾値電圧のばらつきを低減することができる。かつ、リーク不良を低減することができ、歩留りを高くすることができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 図１の切断線Ａ−Ａ’における不純物濃度プロファイルを示す特性図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 実施例１にかかる炭化珪素半導体装置のドレイン・ソース間でのリーク電流の発生頻度を示す特性図である。 従来例の炭化珪素半導体装置のドレイン・ソース間でのリーク電流の発生頻度を示す特性図である。 実施例２にかかる炭化珪素半導体装置のゲート閾値電圧Ｖｔｈのばらつきを示す特性図である。 比較例１，２の炭化珪素半導体装置のｐ型ベース領域の条件を示す説明図である。 比較例１，２の炭化珪素半導体装置のゲート閾値電圧Ｖｔｈとオン抵抗との関係を示す特性図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 図１の要部のｐ型不純物濃度プロファイルを示す特性図である。 図１の要部のｐ型不純物濃度プロファイルの条件を示す説明図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する（図１８においても同様）。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１０のおもて面（ｐ型ベース領域４側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
炭化珪素基体１０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２エピタキシャル成長層）２１，２２を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース領域４、ｎ+型ソース領域（第２半導体領域）５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。具体的には、ｎ-型炭化珪素層２１のソース側（ソース電極１６側）の表面層には、ｐ型ベース領域４に接するようにｎ型領域（以下、ｎ型電流拡散領域（第３半導体領域）とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、基体おもて面（炭化珪素基体１０のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。
ｎ-型炭化珪素層２１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。ｎ型電流拡散領域３の内部には、第１，２ｐ+型領域（第４，５半導体領域）１１，１２がそれぞれ選択的に設けられている。第１ｐ+型領域１１は、トレンチ７の底面および底面コーナー部を覆うように設けられている。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。第１ｐ+型領域１１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置から、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に達しない深さで設けられている。第１ｐ+型領域１１を設けることで、トレンチ７の底面付近に、第１ｐ+型領域１１とｎ型電流拡散領域３との間のｐｎ接合を形成することができる。
第２ｐ+型領域１２は、隣り合うトレンチ７間（メサ部）に、第１ｐ+型領域１１と離して、かつｐ型ベース領域４に接するように設けられている。第２ｐ+型領域１２は、その一部をトレンチ７側に延在させて部分的に第１ｐ+型領域１１と接していてもよい。また、第２ｐ+型領域１２は、ｐ型ベース領域４とｎ型電流拡散領域３との界面から、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に達しない深さで設けられている。第２ｐ+型領域１２を設けることで、隣り合うトレンチ７間において、トレンチ７の底面よりもドレイン側に深い位置に、第２ｐ+型領域１２とｎ型電流拡散領域３との間のｐｎ接合を形成することができる。このように第１，２ｐ+型領域１１，１２とｎ型電流拡散領域３とでｐｎ接合を形成することで、ゲート絶縁膜８のトレンチ７底面の部分に高電界が印加されることを防止することができる。
ｐ型炭化珪素層２２の内部には、互いに接するようにｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｐ++型コンタクト領域６の深さは、例えばｎ+型ソース領域５よりも深くてもよい。ｐ型炭化珪素層２２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４である。ｐ型ベース領域４の内部には、ｐ型不純物のイオン注入により形成されたｐ+型領域（以下、高濃度インプラ領域（第１半導体領域）とする）１３が設けられている（ハッチング部分）。
高濃度インプラ領域１３は、ｐ型ベース領域４のチャネルが形成される部分を含むように、例えば横方向に一様に設けられている。ｐ型ベース領域４のチャネルが形成される部分とは、ｐ型ベース領域４の、トレンチ７の側壁に沿った部分である。符号４ａ，４ｂは、それぞれ、ｐ型ベース領域４のうち、高濃度インプラ領域１３よりもドレイン側の部分（以下、第１ｐ型ベース部とする）およびソース側の部分（以下、第２ｐ型ベース部とする）である。第１，２ｐ型ベース部４ａ，４ｂは、高濃度インプラ領域１３よりも不純物濃度が低い。
これら第１，２ｐ型ベース部４ａ，４ｂおよび高濃度インプラ領域１３でｐ型ベース領域４が構成される。第１，２ｐ型ベース部４ａ，４ｂおよび高濃度インプラ領域１３の、トレンチ７の側壁に沿った部分に、オン時にｎ型の反転層（チャネル）が形成される。図１，２には、高濃度インプラ領域１３の配置を明確にするために所定厚さｔ１の高濃度インプラ領域１３を図示するが、高濃度インプラ領域１３は、ｐ型不純物のイオン注入により形成されたガウス分布状のｐ型不純物濃度プロファイル（不純物濃度分布）３１を有する部分である（図２参照）。
具体的には、高濃度インプラ領域１３は、ｐ型ベース領域４を構成するｐ型炭化珪素層２２よりも不純物濃度の高いピーク１３ａで深さ方向に高低差をもつ山型のｐ型不純物濃度プロファイル３１を有する。すなわち、ｐ型不純物濃度プロファイル３１は、ｐ型ベース領域４の内部にピーク１３ａを有し、当該ピーク１３ａの位置から基体両主面側（ソース側およびドレイン側）にそれぞれ所定の傾きで不純物濃度が低下している。高濃度インプラ領域１３のピーク１３ａの深さ位置は、ｎ+型ソース領域５とｐ型ベース領域４との界面の深さ位置以上で、かつｐ型ベース領域４とｎ型電流拡散領域３との界面の深さ位置未満の範囲内である。
好ましくは、高濃度インプラ領域１３のピーク１３ａの深さ位置は、ｎ+型ソース領域５とｐ型ベース領域４との界面から、ｐ型ベース領域４の厚さｔ２の８０％程度深さ（＝０．８×ｔ２）までの範囲内に位置することが好ましく、ｎ+型ソース領域５とｐ型ベース領域４との界面から、ｐ型ベース領域４の厚さｔ２の１０％から７０％程度深さの範囲内に位置してもよい。その理由は、低オン抵抗化とゲート閾値電圧Ｖｔｈのばらつき低減とのトレードオフ関係がより改善されるからである。ｐ型ベース領域４の厚さｔ２とは、ｎ+型ソース領域５とｐ型ベース領域４との界面から、ｐ型ベース領域４とｎ型電流拡散領域３との界面までの厚さである。
すなわち、高濃度インプラ領域１３のピーク１３ａは、基体おもて面からｎ型電流拡散領域３よりも浅く、ｎ型電流拡散領域３と離した深さ位置に位置する。高濃度インプラ領域１３のピーク１３ａの深さ位置がｎ+型ソース領域５とｐ型ベース領域４との界面の深さ位置である場合、高濃度インプラ領域１３はｎ+型ソース領域５およびｐ++型コンタクト領域６に接し、第２ｐ型ベース部４ｂは設けられていない。高濃度インプラ領域１３を形成するためのｐ型不純物のイオン注入によるｐ型不純物濃度プロファイルの詳細な説明については後述する。
高濃度インプラ領域１３は、異なる深さ位置に複数の不純物濃度のピーク１３ａを有していてもよい。この場合、高濃度インプラ領域１３のすべての不純物濃度のピーク１３ａの深さ位置が上述した範囲内に位置すればよい。高濃度インプラ領域１３を形成するためのイオン注入により、ｐ型ベース領域４には、エピタキシャル成長のみの場合よりも部分的に結晶構造にみだれ（例えば転位などの欠陥）が生じている。このため、ｐ型ベース領域４は、不純物をイオン注入されていないエピタキシャル成長のみで構成された場合（すなわち図２４に示す従来構造）と部分的に膜質が異なる。
トレンチ７は、基体おもて面からｎ+型ソース領域５、高濃度インプラ領域１３およびｐ型ベース領域４を貫通してｎ型電流拡散領域３に達する。トレンチ７の内部には、トレンチ７の側壁に沿ってゲート絶縁膜８が設けられ、ゲート絶縁膜８の内側にゲート電極９が設けられている。ゲート電極９のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極９は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１４は、トレンチ７に埋め込まれたゲート電極９を覆うように基体おもて面全面に設けられている。
ソース電極（第１電極）１６は、層間絶縁膜１４に開口されたコンタクトホールを介してｎ+型ソース領域５およびｐ++型コンタクト領域６に接するとともに、層間絶縁膜１４によってゲート電極９と電気的に絶縁されている。ソース電極１６と層間絶縁膜１４との間に、例えばソース電極１６からゲート電極９側への金属原子の拡散を防止するバリアメタル１５が設けられていてもよい。ソース電極１６上には、ソースパッド１７が設けられている。炭化珪素基体１０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１８が設けられている。
次に、高濃度インプラ領域１３を形成するためのｐ型不純物のイオン注入によるｐ型不純物濃度プロファイルについて説明する。図２は、図１の切断線Ａ−Ａ’における不純物濃度プロファイルを示す特性図である。図２の横軸は基体おもて面（ソース電極１６と炭化珪素基体１０との界面）からの深さであり、縦軸は不純物濃度である。図２には、高濃度インプラ領域１３を形成するためのｐ型不純物のイオン注入によるｐ型不純物濃度プロファイル３１の他に、ｎ+型ソース領域５を形成するためのｎ型不純物のイオン注入によるｎ型不純物濃度プロファイル３２を示す。図２では、ｎ型不純物（ｎ型ドーパント）をリン（Ｐ）とし、ｐ型不純物（ｐ型ドーパント）をアルミニウム（Ａｌ）としている。
図２に示すように、ｎ-型炭化珪素層２１上にエピタキシャル成長させたｐ型ベース領域４となるｐ型炭化珪素層２２の不純物濃度（バックグラウンドの不純物濃度）は、約４×１０16ａｔｏｍｓ／ｃｍ3である。ｎ+型ソース領域５を形成するためのｎ型不純物のイオン注入により、ｐ型炭化珪素層２２には、比較的浅い深さ位置にｐ型炭化珪素層２２よりも不純物濃度の高いピーク３２ａをもつｎ型不純物濃度プロファイル３２が形成される。ｎ型不純物濃度プロファイル３２は、ピーク３２ａの位置からドレイン側に所定の傾きで不純物濃度が低下している。基体おもて面（ｐ型炭化珪素層２２の、ｎ-型炭化珪素層２１側に対して反対側の面）からｎ型不純物濃度プロファイル３２とｐ型不純物濃度プロファイル３１との交点３０ａまでの部分がｎ+型ソース領域５である。ｎ型不純物濃度プロファイル３２のピーク３２ａは、ｎ+型ソース領域５の不純物濃度プロファイルのピーク５ａである。
また、高濃度インプラ領域１３を形成するためのｐ型不純物のイオン注入により、ｐ型炭化珪素層２２には、ｎ型不純物濃度プロファイル３２のピーク３２ａよりも基体おもて面から深い位置に不純物濃度のピーク３１ａをもつｐ型不純物濃度プロファイル３１が形成される。ｐ型不純物濃度プロファイル３１のピーク３１ａは、高濃度インプラ領域１３の不純物濃度プロファイルのピーク３１ａである。また、ｐ型不純物濃度プロファイル３１は、ピーク３１ａの位置からソース側およびドレイン側にそれぞれ所定の傾きで山型に不純物濃度が低下している。かつ、ｐ型不純物濃度プロファイル３１は、ｐ型炭化珪素層２２とｎ-型炭化珪素層２１との界面３０ｂで不純物濃度が急峻に低下し、当該界面３０ｂからドレイン側に所定の傾きで不純物濃度が低下している。
ｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度を高くするほど、ゲート閾値電圧Ｖｔｈのばらつきを低減する効果が高くなる。例えば、ｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度は、ｐ型炭化珪素層２２の不純物濃度の２倍以上程度であることがよく、望ましくは１０倍以上程度であることがよい。一方、ｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度を高くするほど、ｐ型不純物濃度プロファイル３１を有していない従来構造（例えば図２４参照）よりもゲート閾値電圧Ｖｔｈが高くなる。このため、他の素子や回路との各種整合性を検証済みの従来構造と同じ所定のゲート閾値電圧Ｖｔｈになるように、ゲート絶縁膜８の厚さを薄くして、ゲート閾値電圧Ｖｔｈを低減させてもよい。ゲート絶縁膜８は、トレンチ７の内壁全面にわたって厚さを薄くしてもよいし、トレンチ７の側壁部分の厚さのみを薄くしてもよい。
例えば、ゲート絶縁膜８の、トレンチ７の側壁部分の厚さｔ３が５０ｎｍ以上１００ｎｍ以下程度の範囲内であり、ｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度が３×１０17ａｔｏｍｓ／ｃｍ3以上５×１０17ａｔｏｍｓ／ｃｍ3以下程度の範囲内とする。これらの範囲内でゲート絶縁膜８の厚さおよびｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度を調整すれば、上記所定のゲート閾値電圧Ｖｔｈとし、かつゲート閾値電圧Ｖｔｈのばらつきを低減する効果が得られる。具体的には、ゲート絶縁膜８の、トレンチ７の側壁部分の厚さｔ３が例えば８０ｎｍである場合、ｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度は、例えば６×１０17ａｔｏｍｓ／ｃｍ3である。ゲート絶縁膜８の、トレンチ７の側壁部分の厚さｔ３が例えば６０ｎｍである場合、ｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度は、例えば６．９×１０17ａｔｏｍｓ／ｃｍ3である。
このようなｐ型不純物濃度プロファイル３１は、ｐ型ベース領域４となるｐ型炭化珪素層２２をエピタキシャル成長させた後に、高濃度インプラ領域１３を形成するためのｐ型不純物をイオン注入を行うことにより得られる。従来構造（図２４参照）のようにエピタキシャル成長のみでｐ型ベース領域１０４を構成する場合では不純物濃度制御が難しく、ｐ型不純物濃度プロファイル３１は得られない。ｎ型不純物濃度プロファイル３２とｐ型不純物濃度プロファイル３１との交点３０ａから、ｐ型炭化珪素層２２とｎ-型炭化珪素層２１との界面３０ｂまでの部分がｐ型ベース領域４である。ｐ型炭化珪素層２２とｎ-型炭化珪素層２１との界面３０ｂよりもドレイン側に深い部分は、ｎ型電流拡散領域３およびｎ-型ドリフト領域２となるｎ-型炭化珪素層２１である。
ｐ型ベース領域４となるｐ型炭化珪素層２２の不純物濃度は、例えば１×１０16ａｔｏｍｓ／ｃｍ3以上２×１０17ａｔｏｍｓ／ｃｍ3以下程度の範囲内であることが望ましく、この範囲内であれば上記例示と同様の効果が得られる。また、ｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度は、２×１０16ａｔｏｍｓ／ｃｍ3以上５×１０18ａｔｏｍｓ／ｃｍ3以下程度の範囲内であることが望ましい。ｐ型不純物濃度プロファイル３１のピーク３１ａの不純物濃度がｐ型炭化珪素層２２の不純物濃度よりも高く設定されていれば、上記例示と同様の効果が得られる。また、チャネル長Ｌを０．６μｍとしたが、これに限らず、チャネル長Ｌは０．３μｍ以上１μｍ以下であることが望ましい。チャネル長Ｌは、ｎ型不純物濃度プロファイル３２とｐ型不純物濃度プロファイル３１との交点３０ａから、ｐ型炭化珪素層２２とｎ-型炭化珪素層２１との界面３０ｂまでの長さである。
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図３〜１４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図３に示すように、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型炭化珪素層２１となるｎ-型炭化珪素層２１ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層２１ａの表面層に、第１ｐ+型領域１１およびｐ+型領域（以下、ｐ+型部分領域とする）１２ａをそれぞれ選択的に形成する。このｐ+型部分領域１２ａは、第２ｐ+型領域１２の一部である。
次に、図４に示すように、ｎ-型炭化珪素層２１ａ全体にｎ型不純物をイオン注入し、ｎ-型炭化珪素層２１ａの表面層全体にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。このとき、ｎ型部分領域３ａの深さを第１ｐ+型領域１１よりも深くし、第１ｐ+型領域１１およびｐ+型部分領域１２ａのドレイン側（ｎ+型炭化珪素基板１側）全体をｎ型部分領域３ａで覆う。ｎ-型炭化珪素層２１ａの、ｎ型部分領域３ａよりもドレイン側の部分がｎ-型ドリフト領域２となる。ｎ型部分領域３ａと、第１ｐ+型領域１１およびｐ+型部分領域１２ａと、の形成順序を入れ替えてもよい。イオン注入は、室温（２００℃未満）でも高温（２００℃から５００℃程度）でもよい。室温でイオン注入する場合はレジスト膜をマスクとして用い、高温でイオン注入する場合には酸化膜をマスクとして用いる（後述のイオン注入は全て同様とする）。
次に、図５に示すように、ｎ-型炭化珪素層２１ａ上に、上述したｎ-型炭化珪素層２１となるｎ-型炭化珪素層２１ｂをエピタキシャル成長させる。次に、図６に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層２１ｂの、ｐ+型部分領域１２ａに対向する部分に、ｐ+型部分領域１２ａに達する深さでｐ+型部分領域１２ｂを選択的に形成する。ｐ+型部分領域１２ｂの幅および不純物濃度は、例えばｐ+型部分領域１２ａと略同じである。ｐ+型部分領域１２ａ，１２ｂが深さ方向（縦方向）に連結されることで、第２ｐ+型領域１２が形成される。
次に、図７に示すように、ｎ-型炭化珪素層２１ｂ全体にｎ型不純物をイオン注入し、ｎ-型炭化珪素層２１ｂ全体に、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じであってもよい。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。ｐ+型部分領域１２ｂとｎ型部分領域３ｂとの形成順序を入れ替えてもよい。次に、図８に示すように、ｎ-型炭化珪素層２１上に、ｐ型炭化珪素層２２をエピタキシャル成長させる。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型炭化珪素層２１およびｐ型炭化珪素層２２を順に堆積した炭化珪素基体（半導体ウエハ）１０が形成される。
次に、図９に示すように、ｐ型炭化珪素層２２の内部の所定深さに所定厚さｔ１で高濃度インプラ領域１３が形成されるように、ｐ型炭化珪素層２２全体にｐ型不純物をイオン注入する。これにより、例えば、ｐ型炭化珪素層２２のうち、高濃度インプラ領域１３よりもドレイン側の部分が上述した第１ｐ型ベース部４ａとなり、高濃度インプラ領域１３よりもソース側（ｎ+型炭化珪素基板１側に対して反対側）の部分が上述した第２ｐ型ベース部４ｂとなる。第１，２ｐ型ベース部４ａ，４ｂおよび高濃度インプラ領域１３でｐ型ベース領域４が形成される。
次に、図１０に示すように、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型炭化珪素層２２の表面層にｎ+型ソース領域５を選択的に形成する。ｎ+型ソース領域５は、高濃度インプラ領域１３に接していてもよい。次に、図１１に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型炭化珪素層２２の表面層に、ｎ+型ソース領域５に接するようにｐ++型コンタクト領域６を選択的に形成する。すなわち、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、第２ｐ型ベース部４ｂの内部にそれぞれ選択的に形成される。ｎ+型ソース領域５とｐ++型コンタクト領域６との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。活性化アニール温度は、例えば１５００℃から１９００℃で施すことが望ましい。活性化アニールの際には、表面に例えばＣ（カーボン）膜をスパッタ法などで形成してアニールすることが望ましい。
次に、図１２に示すように、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域５、第１，２ｐ型ベース部４ａ，４ｂおよび高濃度インプラ領域１３を貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域１１に達するトレンチ７を形成する。トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ７のダメージを除去するための等方性エッチングや、トレンチ７の底部およびトレンチ７の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。次に、図１３に示すように、炭化珪素基体１０のおもて面（ｐ型炭化珪素層２２の表面）およびトレンチ７の内壁に沿ってゲート絶縁膜８を形成する。次に、トレンチ７に埋め込むように例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積しエッチングすることで、トレンチ７の内部にゲート電極９となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
次に、図１４に示すように、ゲート電極９を覆うように、炭化珪素基体１０のおもて面全面に層間絶縁膜１４を形成する。層間絶縁膜１４は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１４およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域５およびｐ++型コンタクト領域６を露出させる。次に、層間絶縁膜１４を覆うようにバリアメタル１５を形成してパターニングし、ｎ+型ソース領域５およびｐ++型コンタクト領域６を再度露出させる。次に、ｎ+型ソース領域５およびｐ++型コンタクト領域６に接するように、ソース電極１６を形成する。ソース電極１６は、バリアメタル１５を覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
次に、コンタクトホールを埋め込むようにソースパッド１７を形成する。ソースパッド１７を形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極１８のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極１８を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、エピタキシャル成長させたｐ型ベース領域の内部にイオン注入により高濃度インプラ領域を設けることで、ｐ型ベース領域の内部に深さ方向に不純物濃度の異なる山型の不純物濃度プロファイルが形成される。かつ、ｐ型ベース領域の内部にイオン注入により高濃度インプラ領域を設けることで、ｐ型ベース領域の内部に部分的に結晶構造のみだれが生じる。これにより、従来構造（図２４参照）のようにエピタキシャル成長層のみで構成された深さ方向に不純物濃度プロファイルが一様なｐ型ベース領域よりもドレイン−ソース間でのリーク電流を低減することができる。これにより、所定期間内に製造されるすべての製品（半導体チップ）を一単位とする製品単位で、ドレイン−ソース間でのリーク不良による不良チップが低減され、歩留りを高くすることができる。所定期間内に製造されるすべての製品とは、半導体ウエハ面内、製造プロセスの各バッチ処理内、およびバッチ処理間のすべての製造工程が完了するまでの期間内に製造されるすべての製品である。プロセスのバッチ処理内およびバッチ処理間において製品単位で生じる悪影響には、例えば、製造設備の状態や、半導体ウエハのロットなどに起因する特性変動による悪影響も含まれる。また、半導体ウエハ面内のみで製造されるすべての製品を一単位とする製品単位とする場合には、さらに歩留りを高くすることができる。
また、一般的に、チャネルのキャリア濃度のばらつきが小さいほどゲート閾値電圧のばらつきを小さくすることができるが、炭化珪素のエピタキシャル成長では不純物濃度制御が難しく、チャネルのキャリア濃度のばらつきが大きくなる。このため、エピタキシャル成長層のみでｐ型ベース領域を構成した従来構造（図２４参照）では、チャネルのキャリア濃度のばらつきが大きく、ゲート閾値電圧のばらつきが大きい。それに対して、実施の形態１によれば、ｐ型ベース領域の内部に高濃度インプラ領域を設けることで、ゲート閾値電圧のばらつきは、ｐ型ベース領域よりも不純物濃度の高い高濃度インプラ領域の不純物濃度のばらつきに律速される。イオン注入で形成した高濃度インプラ領域の不純物濃度のばらつきは、エピタキシャル成長のみ形成した領域の不純物濃度のばらつきよりも格段に小さい。このため、ｐ型ベース領域の内部に高濃度インプラ領域を設けることで、エピタキシャル成長のみでｐ型ベース領域を構成した従来構造よりもゲート閾値電圧のばらつきを小さくすることができる。また、実施の形態１によれば、エピタキシャル成長させたｐ型炭化珪素層をｐ型ベース領域とするため、エピタキシャル成長層の特長から結晶性の良好なチャネルが得られ、高キャリア移動度による低オン抵抗化が可能である。
また、実施の形態１によれば、ｎ型炭化珪素基板上にｐ型ベース領域となるｐ型炭化珪素層をエピタキシャル成長させた市販の炭化珪素基体を用いた場合であっても、ｐ型ベース領域の内部にイオン注入により高濃度インプラ領域を形成することで上述した同様の効果が得られる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図１５〜１７は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の構造は、実施の形態１と同様である（図１，２参照）。実施の形態２にかかる炭化珪素半導体装置の製造方法は、ｐ型ベース領域４を形成するための工程が実施の形態１にかかる炭化珪素半導体装置の製造方法と異なる。具体的には、ｐ型ベース領域４となるｐ型炭化珪素層２２（２２ａ，２２ｂ）を、高濃度インプラ領域１３を形成するためのイオン注入工程を挟んで、２回に分けてエピタキシャル成長させている。
より具体的には、まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、ｎ型電流拡散領域３の形成工程までの工程を順に行う（図３〜７参照）。次に、図１５に示すように、ｎ-型炭化珪素層（第１エピタキシャル成長層）２１上に、上述したｐ型炭化珪素層２２となるｐ型炭化珪素層（第２エピタキシャル成長層）２２ａをエピタキシャル成長させる。ｐ型炭化珪素層２２ａの厚さは、第１ｐ型ベース部４ａおよび高濃度インプラ領域１３の総厚さと同じ厚さとする。次に、図１６に示すように、ｐ型炭化珪素層２２ａ全体にｐ型不純物をイオン注入し、ｐ型炭化珪素層２２ａの表面層全体に所定厚さｔ１の高濃度インプラ領域１３を形成する。ｐ型炭化珪素層２２ａの、高濃度インプラ領域１３よりもドレイン側の部分が第１ｐ型ベース部４ａとなる。このとき、ｐ型炭化珪素層２２ａの、高濃度インプラ領域１３よりもソース側に第２ｐ型ベース部４ｂとなる部分が形成されてもよい。
次に、図１７に示すように、ｐ型炭化珪素層２２ａ上（すなわち高濃度インプラ領域１３上）に、上述したｐ型炭化珪素層２２となるｐ型炭化珪素層（第３エピタキシャル成長層）２２ｂをエピタキシャル成長させる。このｐ型炭化珪素層２２ｂが第２ｐ型ベース部４ｂとなる。このとき、ｐ型炭化珪素層２２はエピタキシャル成長のみで形成され深さ方向に一様な不純物濃度プロファイルとなるが、実施の形態１と同様に高濃度インプラ領域１３が不純物濃度のピーク１３ａを有していればよい。ｐ型炭化珪素層２２ｂをエピタキシャル成長させるときに不純物濃度を制御し、深さ方向に所定の傾きで不純物濃度が高くなる不純物濃度プロファイルを形成してもよい。これにより、第１，２ｐ型ベース部４ａ，４ｂおよび高濃度インプラ領域１３からなるｐ型ベース領域４が形成される。
また、ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型炭化珪素層２１およびｐ型炭化珪素層２２を順に堆積した炭化珪素基体（半導体ウエハ）１０が形成される。その後、実施の形態１と同様に、ｎ+型ソース領域５の形成工程以降の工程を順に行うことで（図１０〜１４参照）、図１に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、従来、イオン注入面から深い位置に不純物が達するようにイオン注入を行うには、例えば、高加速エネルギーでイオン注入（メガインプラ）可能な特別な製造装置が必要であったり、イオン注入に時間がかかるなどの問題がある。それに対して、実施の形態２によれば、複数回に分けてエピタキシャル成長させ、それぞれのｐ型炭化珪素層の厚さに基づいて高濃度インプラ領域の深さ位置を自由に決定することができる。このため、メガインプラ可能な特別な製造装置を用いることなく、ベース領域の内部において基体おもて面側から深い位置に高濃度インプラ領域を形成することができる。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１８は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面よりもドレイン側に達する深さで第１，２ｐ+型領域１１，１２が設けられている点である。
具体的には、第１ｐ+型領域１１は、トレンチ７の底面から深さ方向にｎ型電流拡散領域３を貫通し、かつｎ-型ドリフト領域２内に突出している。第２ｐ+型領域１２は、ｐ型ベース領域４とｎ型電流拡散領域３との界面から深さ方向にｎ型電流拡散領域３を貫通し、かつｎ-型ドリフト領域２内に突出している。第１，２ｐ+型領域１１，１２のドレイン側端部の深さ位置は、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面と同じ深さ位置であってもよい。
実施の形態３にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、第１ｐ+型領域１１と、第２ｐ+型領域１２の一部となるｐ+型部分領域１２ａと、の各深さを、ｎ型電流拡散領域３の一部となるｎ型部分領域３ａよりも深くすればよい。
以上、説明したように、実施の形態３によれば、第１，２ｐ+型領域の深さによらず、実施の形態１，２と同様の効果を得ることができる。
（実施例１）
次に、ドレイン・ソース間でのリーク電流の発生頻度について検証した。図１９は、実施例１にかかる炭化珪素半導体装置のドレイン・ソース間でのリーク電流の発生頻度を示す特性図である。図２０は、従来例の炭化珪素半導体装置のドレイン・ソース間でのリーク電流の発生頻度を示す特性図である。図１９，２０の縦軸には１枚の半導体ウエハ面内でのリーク電流の発生頻度を示し、横軸には１枚の半導体ウエハ面内から形成される各製品（半導体チップ）のドレイン・ソース間でのリーク電流Ｉｄｄｓの大きさ（電流値）を示す。図１９，２０の横軸には、ドレイン・ソース間でのリーク電流Ｉｄｄｓが１×１０-8Ａ以下である場合を「〜１×１０-8Ａ」と示す。ドレイン・ソース間でのリーク電流Ｉｄｄｓが１×１０xＡより大きく１×１０x+1Ａ以下である場合を「〜１×１０x+1Ａ」と示す（ｘ＝−８〜−４）。ドレイン・ソース間でのリーク電流Ｉｄｄｓが１×１０-3Ａよりも大きい場合を「１×１０-3Ａ〜」と示す。
まず、上述した実施の形態１にかかる炭化珪素半導体装置の製造方法にしたがって、ｐ型ベース領域４の内部に高濃度インプラ領域１３を備えたＭＯＳＦＥＴチップ（図１参照）を１枚の半導体ウエハから複数個作製した（以下、実施例とする）。比較として、エピタキシャル成長のみでｐ型ベース領域１０４を構成した従来構造のＭＯＳＦＥＴチップ（図２４参照）を１枚の半導体ウエハから複数個作製した（以下、従来例１とする）。そして、実施例および従来例１ともに複数のＭＯＳＦＥＴチップのドレイン・ソース間でのリーク電流Ｉｄｄｓを測定した。その結果を図１９，２０に示す。図１９，２０に示す結果より、実施例においては、ｐ型ベース領域４の内部に高濃度インプラ領域１３による不純物濃度プロファイル（図２参照）を形成することで、ドレイン・ソース間でのリーク電流Ｉｄｄｓの発生頻度およびリーク電流Ｉｄｄｓの大きさを従来例１よりも大幅に低減することができることが確認された。
（実施例２）
次に、ゲート閾値電圧Ｖｔｈのばらつきについて検証した。図２１は、実施例２にかかる炭化珪素半導体装置のゲート閾値電圧Ｖｔｈのばらつきを示す特性図である。図２１の横軸にはチャネルのキャリア濃度のばらつきの標準偏差σを示し、縦軸にはゲート閾値電圧Ｖｔｈ＝５Ｖで設計した場合のゲート閾値電圧Ｖｔｈのばらつきを示す。上述した実施例および従来例１のゲート閾値電圧Ｖｔｈのばらつきを測定した結果を図２１に示す。
図２１に示す結果より、従来例１では、１枚の半導体ウエハ面内で、標準偏差の平均値±３σに入るｐ型ベース領域１０４の不純物濃度のばらつきが±３０％であることが確認された。また、標準偏差の平均値±３σに入るゲート閾値電圧Ｖｔｈが３．５Ｖ〜６．５Ｖの範囲でばらついていることが確認された。
一方、実施例においては、１枚の半導体ウエハ面内で、標準偏差の平均値±３σに入るｐ型ベース領域４の不純物濃度のばらつきが従来例１と同様に±３０％であるが、高濃度インプラ領域１３の不純物濃度のばらつきが±１０％であることが確認された。また、標準偏差の平均値±３σに入るゲート閾値電圧Ｖｔｈを４．４Ｖ〜５．６Ｖの範囲内に抑制することができることが確認された。これにより、ｐ型ベース領域４の内部に高濃度インプラ領域１３を形成することで、ゲート閾値電圧Ｖｔｈのばらつきが高濃度インプラ領域１３の不純物濃度のばらつきに律速されることがわかる。
（実施例３）
次に、高濃度インプラ領域１３のピーク１３ａの好適な深さ位置について検証した。図２２は、比較例１，２の炭化珪素半導体装置のｐ型ベース領域の条件を示す説明図である。図２２の横軸は基体おもて面からの深さであり、縦軸は不純物濃度である。図２２において深さ＝０μｍは、ソース電極（不図示）とｎ+型ソース領域３５との界面である。図２３は、比較例１，２の炭化珪素半導体装置のゲート閾値電圧Ｖｔｈとオン抵抗との関係を示す特性図である。従来例２および比較例１，２において、ゲート閾値電圧Ｖｔｈとオン抵抗（ＲｏｎＡ）との関係をシミュレーションした結果を図２３に示す。
なお、従来例２および比較例１，２では、それぞれ、チャネルのキャリア移動度、および、ゲート閾値電圧Ｖｔｈのチャネル依存性、が異なるため、ここでは定性的に評価している。従来例２および比較例１，２のチャネルのキャリア移動度は、それぞれ、チャネルのキャリア濃度を２．０×１０17／ｃｍ3にした場合に合わせた。従来例２および比較例１，２は、それぞれサブスレッショルド電流値も異なるため、ゲート閾値電圧Ｖｔｈも定性的に評価した。セルピッチ（単位セルの配置間隔）を６．０μｍとして、ドレイン電圧Ｖｄを２０Ｖに設定した。
従来例２および比較例１，２の条件は、次の通りである。図２２（ａ）に示すように、従来例２は、不純物濃度プロファイルを深さ方向に一様としたｐ型ベース領域３４を備える。ｐ型ベース領域３４の厚さｔ０を０．５５μｍとし、ｐ型ベース領域３４とｎ型電流拡散領域（不図示）との界面の基体おもて面からの深さＤを１．１μｍとした。図２３には、ｐ型ベース領域３４の不純物濃度を１．５×１０17／ｃｍ3、２．０×１０17／ｃｍ3、２．５×１０17／ｃｍ3および３．０×１０17／ｃｍ3とした条件それぞれでゲート閾値電圧Ｖｔｈを種々変更し、オン抵抗値を算出した結果を示す。
図２２（ｂ）に示すように、比較例１は、ｐ型ベース領域３４の、ドレイン側の部分（以下、第１部分とする）３４ａよりもソース側の部分（以下、第２部分とする）３４ｂの不純物濃度を高くした点が従来例２と異なる。図２３には、ｐ型ベース領域３４の第２部分３４ｂの不純物濃度を２．０×１０17／ｃｍ3、２．５×１０17／ｃｍ3および３．０×１０17／ｃｍ3とした条件それぞれでゲート閾値電圧Ｖｔｈを種々変更し、オン抵抗値を算出した結果を示す。また、図２３には、ｐ型ベース領域３４の第１部分３４ａの不純物濃度を１．０×１０17／ｃｍ3とした場合と、１．５×１０17／ｃｍ3とした場合と、をそれぞれ示す。
図２２（ｃ）に示すように、比較例２は、ｐ型ベース領域３４の、ドレイン側の部分（以下、第１部分とする）３４ｃよりもソース側の部分（以下、第２部分とする）３４ｄの不純物濃度を低くした点が従来例２と異なる。図２３には、ｐ型ベース領域３４の第１部分３４ｃの不純物濃度を２．０×１０17／ｃｍ3、２．５×１０17／ｃｍ3および３．０×１０17／ｃｍ3とした条件それぞれでゲート閾値電圧Ｖｔｈを種々変更し、オン抵抗値を算出した結果を示す。また、図２３には、ｐ型ベース領域３４の第２部分３４ｄの不純物濃度を１．０×１０17／ｃｍ3とした場合と、１．５×１０17／ｃｍ3とした場合と、をそれぞれ示す。
比較例１，２ともに、ｐ型ベース領域３４の第１，２部分の厚さｔ１１、ｔ１２を同じ０．２７５μｍとした。また、比較例１，２ともにｐ型ベース領域３４の不純物濃度プロファイルを深さ方向に階段状に変化させているが、不純物濃度の高い第２，１部分３４ｂ，３４ｃは、イオン注入により形成されるガウス分布状の不純物濃度プロファイルを想定している。すなわち、比較例１，２におけるｐ型ベース領域３４の第２，１部分３４ｂ，３４ｃは、本発明の高濃度インプラ領域１３を想定している。
図２３に示す結果より、比較例１（破線４１で示す線分）では、従来例２と同程度のオン抵抗特性を維持することができることが確認された。すなわち、本発明において、高濃度インプラ領域１３は、可能な限りｎ+型ソース領域５に近い深さ位置に配置されることが好ましいことがわかる。一方、比較例２（一点鎖線および二点鎖線４２で示す線分）では、ゲート閾値電圧Ｖｔｈの条件を同じにした場合に、従来例２よりもオン抵抗が高くなることが確認された。したがって、本発明において、高濃度インプラ領域１３は、基体おもて面から、ｐ型ベース領域４とｎ型電流拡散領域３との界面の深さに達しない深さ位置（すなわち比較例２よりも浅い深さ）となるようにピーク１３ａの深さ位置を設定することがよいことがわかる。本実施例ではセルピッチ６μｍの場合についてのシミュレーション結果を示したが、セルピッチは例えば１．５μｍから１０μｍであっても同様の効果が得られる。
各実施例１〜３においては、ｐ型ベース領域４および高濃度インプラ領域１３を形成するｐ型ドーパント（ｐ型不純物）としてアルミニウムを用いた場合を例に説明しているが、これに限らず、炭化珪素に対してｐ型となる上記ｐ型ドーパントを用いた場合においても同様の効果が得られる。また、ｐ型ベース領域４をエピタキシャル成長させるときに用いるｐ型ドーパントと、イオン注入により高濃度インプラ領域１３を形成するときに用いるｐ型ドーパントと、が異なるイオン種であっても、同様の効果が得られる。
（実施の形態４）
次に、実施の形態４において、高濃度インプラ領域１３を形成するためのｐ型不純物のイオン注入によるｐ型不純物濃度プロファイル３１（図２参照）のアニール後の状態について説明する。図２５は、図１の要部のｐ型不純物濃度プロファイルを示す特性図である。図２６は、図１の要部のｐ型不純物濃度プロファイルの条件を示す説明図である。図２５には、アニール前のｐ型不純物濃度プロファイル３１（図２と同様）と、アニール後の同部分のｐ型不純物濃度プロファイル３３と、を示す。図２６には、アニール後のｐ型不純物濃度プロファイル３３を示す。ここで、アニールとは、高濃度インプラ領域１３を形成するためのイオン注入の後、製品完成までに行うすべての熱処理である。
図２５，２６に示すように、アニール後のｐ型不純物濃度プロファイル３３は、ｐ型炭化珪素層２２とｎ-型炭化珪素層２１との界面３０ｂからドレイン側に急峻に低下する不純物濃度勾配（以下、下段勾配（第２の不純物濃度勾配）とする）３３ｂがアニール前の同下段勾配３１ｂよりも緩やかになっている。ｐ型不純物濃度プロファイル３３の下段勾配３３ｂは、アニールを重ねるほど、アニール前のｐ型不純物濃度プロファイル３１の下段勾配３１ｂよりも緩やかになる。不純物濃度が急峻に低下とは、イオン注入により形成される緩やかな不純物濃度勾配（以下、上段勾配（第１の不純物濃度勾配）とする）３３ｃと比較して、ドレイン側への単位深さに対する不純物濃度低下の割合（傾き）が大きいことである。
上段勾配３３ｃは、ｐ型不純物濃度プロファイル３３のうち、不純物濃度のピーク３３ａと、ｐ型炭化珪素層２２とｎ-型炭化珪素層２１との界面３０ｂと、の間でドレイン側に不純物濃度が低下する部分の不純物濃度勾配である。上段勾配３３ｃと下段勾配３３ｂとは、ｐ型炭化珪素層２２とｎ-型炭化珪素層２１との界面３０ｂ上の不純物濃度点３３ｄを頂点として連続し、略凸状の不純物濃度プロファイルをなす。これら上段勾配３３ｃと下段勾配３３ｂとの大小関係は、アニール後においてもアニール前と同様に維持される。すなわち、アニール後のｐ型不純物濃度プロファイル３３にも、上段勾配３３ｃのドレイン側に、アニール前と同様に上段勾配３３ｃに比べて不純物濃度が急峻に低下した下段勾配３３ｂが形成されている。
このようにアニール後のｐ型不純物濃度プロファイル３３に上段勾配３３ｃおよび下段勾配３３ｂを形成し、上段勾配３３ｃよりもドレイン側に急峻に不純物濃度が低下する下段勾配３３ｂを形成することで、短チャネル効果を抑制することができる。これにより、ゲート閾値電圧Ｖｔｈのばらつきの低減とオン抵抗（ＲｏｎＡ）の低減とのトレードオフが改善される。また、ドレイン電圧印加時にｐ型ベース領域４とｎ-型ドリフト領域２との間のｐｎ接合からｎ-型ドリフト領域２側へ広がる空乏層の延びを抑制することができるため、ドレイン電圧印加による劣化を抑制することができる。
実施の形態４にかかる炭化珪素半導体装置の製造方法は、実施の形態２にかかる炭化珪素半導体装置の製造方法により作製されてもよい。また、実施の形態４を実施の形態３に適用してもよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３に適用可能である。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。この場合、ｎ型ベース領域の内部に、イオン注入により図２のｐ型不純物濃度プロファイルと同様の不純物濃度プロファイルでｎ+型の高濃度インプラ領域を形成すればよい。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
３ａ，３ｂ ｎ型部分領域
４，３４ ｐ型ベース領域
４ａ 第１ｐ型ベース部
４ｂ 第２ｐ型ベース部
５，３５ ｎ+型ソース領域
５ａ ｎ+型ソース領域のピーク
６ ｐ++型コンタクト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素基体
１１ 第１ｐ+型領域
１２ 第２ｐ+型領域
１２ａ，１２ｂ ｐ+型部分領域
１３ 高濃度インプラ領域
１３ａ 高濃度インプラ領域のピーク
１４ 層間絶縁膜
１５ バリアメタル
１６ ソース電極
１７ ソースパッド
１８ ドレイン電極
２１，２１ａ，２１ｂ ｎ-型炭化珪素層
２２，２２ａ，２２ｂ ｐ型炭化珪素層
３０ａ ｎ型不純物濃度プロファイルとｐ型不純物濃度プロファイルとの交点
３０ｂ ｐ型炭化珪素層とｎ-型炭化珪素層との界面
３１ アニール前のｐ型不純物濃度プロファイル
３１ａ アニール前のｐ型不純物濃度プロファイルのピーク
３１ｂ アニール前のｐ型不純物濃度プロファイルの下段勾配
３２ ｎ型不純物濃度プロファイル
３２ａ ｎ型不純物濃度プロファイルのピーク
３３ アニール後のｐ型不純物濃度プロファイル
３３ａ アニール後のｐ型不純物濃度プロファイルのピーク
３３ｂ アニール後のｐ型不純物濃度プロファイルの下段勾配
３３ｃ アニール後のｐ型不純物濃度プロファイルの上段勾配
３３ｄ アニール後のｐ型不純物濃度プロファイルの上段勾配と下段勾配との間の不純物濃度点
３４ａ，３４ｃ ｐ型ベース領域の第１部分
３４ｂ，３４ｄ ｐ型ベース領域の第２部分
Ｌ チャネル長
ｔ１ 高濃度インプラ領域の厚さ
ｔ２ ｐ型ベース領域の厚さ
ｔ３ ゲート絶縁膜の、トレンチの側壁部分の厚さ
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素基板のおもて面に、第１導電型の第１エピタキシャル成長層が設けられている。前記第１エピタキシャル成長層の、前記炭化珪素基板側に対して反対側に、第２導電型の第２エピタキシャル成長層が設けられている。前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域が選択的に設けられている。前記第２エピタキシャル成長層の内部の、前記第１半導体領域よりも浅い位置に、第１導電型の第２半導体領域が選択的に設けられている。トレンチは、前記第２半導体領域、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達する。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第２半導体領域および前記第２エピタキシャル成長層に接する。第２電極は、炭化珪素基板の裏面に設けられている。前記第１半導体領域は、前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有する。前記第２半導体領域と前記第１エピタキシャル成長層との間のチャネル長は、０．３μｍ以上１μｍ以下である。前記第１半導体領域は、前記第２半導体領域および前記第１エピタキシャル成長層と離して、前記炭化珪素基板のおもて面に平行な方向に一様に設けられている。前記第１半導体領域と前記第２半導体領域との間、および、前記第１半導体領域と前記第１エピタキシャル成長層との間にそれぞれ、前記第１半導体領域に接して、前記第１半導体領域よりも不純物濃度の低い第２導電型領域が存在する。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に第１導電型の第１エピタキシャル成長層を形成する第１工程を行う。次に、前記第１エピタキシャル成長層の上に、第２導電型の第２エピタキシャル成長層を形成する第２工程を行う。次に、イオン注入により、前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域を選択的に形成する第３工程を行う。次に、前記第２エピタキシャル成長層の内部の、前記第１半導体領域よりも浅い位置に第１導電型の第２半導体領域を選択的に形成する第４工程を行う。次に、前記第２半導体領域、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチを形成する第５工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極を形成する第６工程を行う。次に、前記第２半導体領域および前記第２エピタキシャル成長層に接する第１電極を形成する第７工程を行う。次に、前記炭化珪素基板の裏面に第２電極を形成する第８工程を行う。前記第２半導体領域と前記第１エピタキシャル成長層との間のチャネル長を、０．３μｍ以上１μｍ以下とする。前記第３工程では、前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有する前記第１半導体領域を、前記第２半導体領域および前記第１エピタキシャル成長層と離して、前記炭化珪素基板のおもて面に平行な方向に一様に形成し、当該第１半導体領域を、前記第１半導体領域と前記第２半導体領域との間、および、前記第１半導体領域と前記第１エピタキシャル成長層との間にそれぞれ、前記第１半導体領域に接して、前記第１半導体領域よりも不純物濃度の低い第２導電型領域が存在するように配置する。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素基板のおもて面に、第１導電型の第１エピタキシャル成長層が設けられている。前記第１エピタキシャル成長層の、前記炭化珪素基板側に対して反対側に、第２導電型の第２エピタキシャル成長層が設けられている。前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域が選択的に設けられている。前記第２エピタキシャル成長層の内部の、前記第１半導体領域よりも浅い位置に、第１導電型の第２半導体領域が選択的に設けられている。トレンチは、前記第２半導体領域、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達する。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第２半導体領域および前記第２エピタキシャル成長層に接する。第２電極は、炭化珪素基板の裏面に設けられている。前記第１半導体領域は、前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有する。前記第２半導体領域と前記第１エピタキシャル成長層との間のチャネル長は、０．３μｍ以上１μｍ以下である。前記第１半導体領域は、前記第２半導体領域および前記第１エピタキシャル成長層と離して、前記炭化珪素基板のおもて面に平行な方向に一様に設けられている。前記第１半導体領域と前記第２半導体領域との間、および、前記第１半導体領域と前記第１エピタキシャル成長層との間が、前記第１半導体領域に接した、前記第１半導体領域よりも不純物濃度の低い第２導電型領域である。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に第１導電型の第１エピタキシャル成長層を形成する第１工程を行う。次に、前記第１エピタキシャル成長層の上に、第２導電型の第２エピタキシャル成長層を形成する第２工程を行う。次に、イオン注入により、前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域を選択的に形成する第３工程を行う。次に、前記第２エピタキシャル成長層の内部の、前記第１半導体領域よりも浅い位置に第１導電型の第２半導体領域を選択的に形成する第４工程を行う。次に、前記第２半導体領域、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチを形成する第５工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極を形成する第６工程を行う。次に、前記第２半導体領域および前記第２エピタキシャル成長層に接する第１電極を形成する第７工程を行う。次に、前記炭化珪素基板の裏面に第２電極を形成する第８工程を行う。前記第２半導体領域と前記第１エピタキシャル成長層との間のチャネル長を、０．３μｍ以上１μｍ以下とする。前記第３工程では、前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有する前記第１半導体領域を、前記第２半導体領域および前記第１エピタキシャル成長層と離して、前記炭化珪素基板のおもて面に平行な方向に一様に形成し、当該第１半導体領域を、前記第１半導体領域と前記第２半導体領域との間、および、前記第１半導体領域と前記第１エピタキシャル成長層との間が、前記第１半導体領域に接した、前記第１半導体領域よりも不純物濃度の低い第２導電型領域であるように配置する。

Claims (22)

  1. 炭化珪素基板のおもて面に設けられた第１導電型の第１エピタキシャル成長層と、
    前記第１エピタキシャル成長層の、前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２エピタキシャル成長層と、
    前記第２エピタキシャル成長層の内部に選択的に設けられた、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域と、
    前記第２エピタキシャル成長層の内部の、前記第１半導体領域よりも浅い位置に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体領域、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体領域および前記第２エピタキシャル成長層に接する第１電極と、
    炭化珪素基板の裏面に設けられた第２電極と、
    を備え、
    前記第１半導体領域は、前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有することを特徴とする炭化珪素半導体装置。
  2. 前記第２導電型不純物濃度プロファイルは、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界で不純物濃度が急峻に低下していることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第２導電型不純物濃度プロファイルの不純物濃度の前記ピークは、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界よりも前記第１電極側に位置することを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第１半導体領域は、前記炭化珪素基板のおもて面に平行な方向に一様に設けられていることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記第１エピタキシャル成長層の内部に、前記第１エピタキシャル成長層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備え、
    前記第３半導体領域は、前記第２エピタキシャル成長層に接し、かつ前記第２エピタキシャル成長層との境界から前記トレンチの底面よりも前記第２電極側に深い位置に達することを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
  6. 前記第３半導体領域の内部に選択的に設けられ、前記トレンチの底面を覆う第２導電型の第４半導体領域をさらに備えることを特徴とする請求項５に記載の炭化珪素半導体装置。
  7. 前記第４半導体領域は、前記トレンチの底面から深さ方向に前記第３半導体領域を貫通することを特徴とする請求項６に記載の炭化珪素半導体装置。
  8. 隣り合う前記トレンチ間において前記第３半導体領域の内部に、前記第２エピタキシャル成長層に接するように設けられた第２導電型の第５半導体領域をさらに備えることを特徴とする請求項５〜７のいずれか一つに記載の炭化珪素半導体装置。
  9. 前記第５半導体領域は、深さ方向に前記第３半導体領域を貫通することを特徴とする請求項８に記載の炭化珪素半導体装置。
  10. 炭化珪素基板のおもて面に第１導電型の第１エピタキシャル成長層を形成する第１工程と、
    前記第１エピタキシャル成長層の上に、第２導電型の第２エピタキシャル成長層を形成する第２工程と、
    イオン注入により、前記第２エピタキシャル成長層の内部に、前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域を選択的に形成する第３工程と、
    前記第２エピタキシャル成長層の内部の、前記第１半導体領域よりも浅い位置に第１導電型の第２半導体領域を選択的に形成する第４工程と、
    前記第２半導体領域、前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチを形成する第５工程と、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極を形成する第６工程と、
    前記第２半導体領域および前記第２エピタキシャル成長層に接する第１電極を形成する第７工程と、
    前記炭化珪素基板の裏面に第２電極を形成する第８工程と、
    を備え、
    前記第３工程では、前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有する前記第１半導体領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
  11. 前記第３工程では、イオン注入面よりも深い位置に前記第２導電型不純物濃度プロファイルの不純物濃度の前記ピークが形成される加速電圧で前記イオン注入を行うことを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 前記第３工程の後、前記第４工程の前に、前記第２エピタキシャル成長層の上に第２導電型の第３エピタキシャル成長層を形成する工程をさらに含むことを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
  13. 前記第３工程では、イオン注入面以下の深さ位置に前記第２導電型不純物濃度プロファイルの不純物濃度の前記ピークが形成される加速電圧で前記イオン注入を行うことを特徴とする請求項１２に記載の炭化珪素半導体装置の製造方法。
  14. 前記第３工程では、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界よりも前記第１電極側の深さ位置に前記第２導電型不純物濃度プロファイルの不純物濃度の前記ピークが形成される加速電圧で前記イオン注入を行うことを特徴とする請求項１０〜１３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  15. 前記第２導電型不純物濃度プロファイルは、
    前記ピークと、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界と、の間において、前記第１エピタキシャル成長層側に不純物濃度が低下する第１の不純物濃度勾配と、
    前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界から前記第１エピタキシャル成長層側に不純物濃度が低下する第２の不純物濃度勾配と、を有し、
    前記第２の不純物濃度勾配は、前記第１の不純物濃度勾配よりも大きいことを特徴とする請求項２に記載の炭化珪素半導体装置。
  16. 前記第２導電型不純物濃度プロファイルは、前記第２の不純物濃度勾配により、前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との境界で不純物濃度が急峻に低下していることを特徴とする請求項１５に記載の炭化珪素半導体装置。
  17. 前記第２導電型不純物濃度プロファイルの前記ピークの不純物濃度は、前記第２エピタキシャル成長層の不純物濃度の２倍以上であることを特徴とする請求項１〜９、１５、１６のいずれか一つに記載の炭化珪素半導体装置。
  18. 前記ゲート絶縁膜の、少なくとも前記トレンチの側壁に沿った部分の厚さは、５０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１７に記載の炭化珪素半導体装置。
  19. 前記第２導電型不純物濃度プロファイルの前記ピークの不純物濃度は、３×１０17ａｔｏｍｓ／ｃｍ3以上５×１０17ａｔｏｍｓ／ｃｍ3以下であることを特徴とする請求項１８に記載の炭化珪素半導体装置。
  20. 前記第３工程では、前記第２導電型不純物濃度プロファイルの前記ピークの不純物濃度を、前記第２エピタキシャル成長層の不純物濃度の２倍以上にすることを特徴とする請求項１０〜１４のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  21. 前記第６工程では、前記ゲート絶縁膜の、少なくとも前記トレンチの側壁に沿った部分の厚さを５０ｎｍ以上１００ｎｍ以下にすることを特徴とする請求項２０に記載の炭化珪素半導体装置の製造方法。
  22. 前記第３工程では、前記第２導電型不純物濃度プロファイルの前記ピークの不純物濃度は、３×１０17ａｔｏｍｓ／ｃｍ3以上５×１０17ａｔｏｍｓ／ｃｍ3以下にすることを特徴とする請求項２１に記載の炭化珪素半導体装置の製造方法。
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