JP7029711B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面において有利である。
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にｐ+型領域を設け、さらに、トレンチ底に、トレンチと平行にストライプ状にｐ+型領域を設ける技術が提案されている（例えば、下記特許文献１参照）。
図９は、従来の炭化珪素半導体装置の構造を示す断面図である。図９に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ型ベース層１６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）２上にｎ-型ドリフト層１、電流拡散領域であるｎ型領域１５およびｐ型ベース層１６となる各炭化珪素層を順にエピタキシャル成長させてなる。
ｎ型領域１５には、トレンチゲート３１の底面全体を覆うように第１ｐ+型領域３が選択的に設けられている。第１ｐ+型領域３は、ｎ-型ドリフト層１に達しない深さで設けられている。また、ｎ型領域１５には、隣り合うトレンチゲート３１間（メサ部）にも、第１ｐ+型領域３が選択的に設けられている。トレンチゲート３１間の第１ｐ+型領域３は、ｐ型ベース層１６に接するように設けられている。符号１７～２２は、それぞれｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソース電極である。
縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディダイオードとしてｐ型ベース層とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、順方向劣化やターンオン損失の増加が生じる。
この問題について、回路上にショットキーバリアダイオード （ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）をＭＯＳＦＥＴと並列に接続し、還流時にはＳＢＤに電流が流れ、寄生ｐｎダイオードに電流が流れないようにすることができる。しかしながら、ＳＢＤのチップがＭＯＳＦＥＴと同数程度必要になるためコスト増になる。
このため、ＳＢＤはｎ型ドリフト層とソース電極とを接続する必要があるため、基板表面にｐ型のチャネル部を貫通するコンタクトトレンチを形成し、トレンチ内壁にＳＢＤを内包させ、還流時の電流をＰｉＮダイオードではなく内蔵ＳＢＤに流す技術が提案されている（例えば、下記特許文献２参照）。
図１０は、従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す断面図である。図１０に示すように、ｎ+型炭化珪素基板２のおもて面に、トレンチ型のＭＯＳゲート構造と、トレンチＳＢＤ３２と、を備える。具体的には、ｎ+型炭化珪素基板２上にｎ-型ドリフト層１となるｎ-型層をエピタキシャル成長させて、ｎ+型炭化珪素基板２のおもて面（ｎ-型ドリフト層１側の面）側に、ｐ型ベース層１６、ｎ+型ソース領域１７、トレンチゲート３１、ゲート絶縁膜１９およびゲート電極２０からなるＭＯＳゲート構造が設けられている。
また、トレンチＳＢＤ３２は、内壁がソース電極２２と接続するショットキーメタルで覆われ、内壁に露出する半導体領域と当該ショットキーメタルとのショットキー接合を形成したトレンチである。このように、図１０では、ソース・ドレイン間に寄生ｐｎダイオードと並列に寄生ショットキーダイオード（内蔵ＳＢＤ）を設けている。
ソース電極２２に正電圧が印加され、ｎ+型炭化珪素基板２の裏面に設けられたドレイン電極（不図示）に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース層１６とｎ-型ドリフト層１との間のｐｎ接合が順バイアスされる。図１０において、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計することで、寄生ｐｎダイオードのバイポーラ動作を抑止し、バイポーラ動作による経年劣化を防止することができる。
また、ショットキー接触させたショットキー電極が形成されたコンタクト用トレンチを有する炭化珪素半導体装置において、耐圧を向上するためコンタクト用トレンチの底面にｐ型層を設ける技術がある（例えば、下記特許文献３参照）。
特開２０１５－７２９９９号公報 特開平８－２０４１７９号公報 特開２０１４－０１７４６９号公報
ここで、内蔵ＳＢＤとＰｉＮダイオード（寄生ｐｎダイオード）との距離が大きくなり、内蔵ＳＢＤとＰｉＮダイオード間の順方向印加時の抵抗が高くなると、ＰｉＮダイオードにバイポーラ電流が流れやすくなる。図１１は、ＳＢＤとＰｉＮダイオードの距離と、バイポーラ電流との関係を示すグラフである。図１１において、横軸は、内蔵ＳＢＤとＰｉＮダイオードとの距離Ｄであり、単位はμｍである。縦軸は、ＰｉＮダイオードに流れる電流の内蔵ＳＢＤ部に流れる電流に対する比（Ｂｉｐｏｌａｒ／Ｕｎｉｐｏｌａｒ ｒａｔｉｏ、以下Ｂ／Ｕと略する）である。また、図１１では、コレクタ電流密度Ｊｃを３０～３０００Ａ／ｃｍ2に変化させた場合の測定結果である。
図１１に示すように、内蔵ＳＢＤとＰｉＮダイオードとの距離Ｄが大きくなる程、Ｂ／Ｕが大きくなり、ＰｉＮダイオードがバイポーラ動作し、ＰｉＮダイオードに流れるバイポーラ電流が大きくなることがわかる。また、コレクタ電流密度Ｊｃが大きいほど、つまり、内蔵ＳＢＤとＰｉＮダイオード間の順方向印加時の抵抗が高い程、Ｂ／Ｕが大きくなり、ＰｉＮダイオードがバイポーラ動作し、ＰｉＮダイオードに流れるバイポーラ電流が大きくなることがわかる。
図１２は、従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す上面図である。炭化珪素半導体装置は、素子構造が形成されオン状態のときに電流が流れる活性領域４０と、活性領域４０の周囲を囲んで耐圧を保持するエッジ領域４２と、活性領域４０とエッジ領域４２との間のツナギ領域４１と、ゲート電極に電気的に接続されるゲートパッド領域４３と、からなる。また、図１３は、従来のＳＢＤ内蔵の炭化珪素半導体装置のＳＢＤとＰｉＮダイオードの配置を示す上面図である。
図１２、図１３からわかるように、ＳＢＤは活性領域４０に存在し、ＰｉＮダイオードは活性領域４０、ツナギ領域４１、ゲートパッド領域４３に存在する。このため、活性領域４０では、ＳＢＤとＰｉＮダイオードとの距離が大きくなることはない。しかしながら、ツナギ領域４１、ゲートパッド領域４３では、ＳＢＤが存在しないため、活性領域４０のＳＢＤと、ＰｉＮダイオードとの距離が大きくなる場合がある。
図１４は、従来のＳＢＤ内蔵の炭化珪素半導体装置の活性領域とツナギ領域とゲートパッド領域との構造を示す図１５のＡ－Ａ’部分の断面図である。図１５は、従来のＳＢＤ内蔵の炭化珪素半導体装置のツナギ領域とゲートパッド領域との構造を示す上面図である。図１４において、ゲートパッド領域４３の部分は図９の炭化珪素半導体装置と同様である。
一方、ツナギ領域４１、ゲートパッド領域４３では、第１ｐ+型領域３の表面に第２ｐ+型領域４が設けられ、その上にｐ型ベース層１６、ｐ+型コンタクト領域１８が順に設けられている。このような構造では、符号Ｂで示すＰｉＮダイオードの部分は、ＳＢＤとの距離が大きく、さらに電流は矢印Ｃで示す経路で流れる。この経路では、第１ｐ+型領域３の下の抵抗が大きい箇所を長い距離流れるため、抵抗が上がりやすくなる。これにより、符号Ｂで示すＰｉＮダイオードに電圧がかかり、バイポーラ動作しやすくなる。また、図１１に示すように、Ｊｃが大きいほどバイポーラ電流が多くなるため、大電流領域では、ゲートパッド領域４３のＰｉＮダイオードにバイポーラ電流が流れ、半導体装置の順方向劣化やターンオン時の損失が増加してしまうという問題がある。
この発明は、上述した従来技術による問題点を解消するため、大電流領域までＰｉＮダイオードをバイポーラ動作させず、順方向電圧の劣化やターンオン時の損失を減少できる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第１半導体領域が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域が設けられる。前記第２半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接する第１トレンチおよび第２トレンチが設けられる。前記第１トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第２トレンチの内部にショットキー電極が設けられる。また、前記ゲート電極に接続されるゲート電極パッドと深さ方向に対向する領域において、前記第１半導体領域は、前記第１トレンチの幅方向に間を空けて設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域同士の間には、前記第１半導体層より不純物濃度が高い第１導電型の第４半導体領域が設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域と前記第２半導体層の間には、前記第１半導体層より不純物濃度が高い第１導電型の第５半導体領域が設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた、第２導電型の第３半導体領域が設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は前記第１半導体領域と接続されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチの端部および第２トレンチの端部には、前記第１半導体領域および前記第３半導体領域が設けられていることを特徴とする。
上述した発明によれば、ゲートパッド領域において、第１ｐ+型領域（第２導電型の第１半導体領域）が、間引かれて部分的に設けられている。これにより、トレンチＳＢＤからＰｉＮダイオードへの電流は第１ｐ+型領域の上の抵抗の低い箇所を流れるため、抵抗を下げることができる。ゲートパッド領域のＰｉＮダイオードに電圧がかかりにくくなり、バイポーラ動作しにくくなる。このため、半導体装置の順方向電圧の劣化やターンオン時の損失を減少できる。
本発明にかかる半導体装置によれば、大電流領域までＰｉＮダイオードをバイポーラ動作させず、順方向電圧の劣化やターンオン時の損失を減少できるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す図３のＡ－Ａ’部分の断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す図３のＢ－Ｂ’部分の断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す断面図である。 ＳＢＤとＰｉＮダイオードの距離と、バイポーラ電流との関係を示すグラフである。 従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す上面図である。 従来のＳＢＤ内蔵の炭化珪素半導体装置のＳＢＤとＰｉＮダイオードの配置を示す上面図である。 従来のＳＢＤ内蔵の炭化珪素半導体装置の活性領域とツナギ領域とゲートパッド領域との構造を示す図１５のＡ－Ａ’部分の断面図である。 従来のＳＢＤ内蔵の炭化珪素半導体装置のツナギ領域とゲートパッド領域との構造を示す上面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す図３のＡ－Ａ’部分の断面図である。また、図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す図３のＢ－Ｂ’部分の断面図である。図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。図１～図３には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１～３に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層１６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（第１導電型の半導体基板）２上にｎ-型ドリフト層（第１導電型の第１半導体層）１およびｐ型ベース層（第２導電型の第２半導体層）１６となる各炭化珪素層を順にエピタキシャル成長させてなる。活性領域４０において、ＭＯＳゲートは、ｐ型ベース層１６と、ｎ+型ソース領域（第１導電型の第１半導体領域）１７、トレンチゲート３１、ゲート絶縁膜１９およびゲート電極２０で構成される。具体的には、ｎ-型ドリフト層１のソース側（ソース電極２２側）の表面層には、ｐ型ベース層１６に接するようにｎ型領域１５が設けられている。ｎ型領域１５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域（第１導電型の第４半導体領域）１５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向に一様に設けられている。
ｎ型領域１５の内部には、第１ｐ+型領域（第２導電型の第１半導体領域）３、第２ｐ+型領域（第２導電型の第２半導体領域）４がそれぞれ選択的に設けられている。活性領域４０では、第１ｐ+型領域３は、後述するトレンチゲート（第１トレンチ）３１、トレンチＳＢＤ（第２トレンチ）３２の底面に接するように設けられている。第１ｐ+型領域３は、ｐ型ベース層１６とｎ型領域１５との界面よりもドレイン側に深い位置から、ｎ型領域１５とｎ-型ドリフト層１との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチゲート３１、トレンチＳＢＤ３２の底面付近に、第１ｐ+型領域３とｎ型領域１５との間のｐｎ接合を形成することができる。第１ｐ+型領域３は、ｐ型ベース層１６よりも不純物濃度が高い。
また、ツナギ領域４１、ゲートパッド領域４３では、第１ｐ+型領域３は、間引いて部分的に設けられている。このため、トレンチゲート３１、トレンチＳＢＤ３２の幅方向に第１ｐ+型領域３の間が空いており、この間には、ｎ-型ドリフト層１より不純物濃度が高いｎ型領域１５が設けられている。このような構造では、符号Ｃで示すＰｉＮダイオードの部分は、電流は矢印Ｄの経路で流れる。この経路は、トレンチＳＢＤ３２との距離が、図１４の矢印Ｃの経路より短く、第１ｐ+型領域３の上の抵抗の低い箇所を流れ、抵抗を下げることができる。このため、符号Ｃで示すＰｉＮダイオードに電圧がかかりにくくなり、バイポーラ動作しにくくなる。
また、第２ｐ+型領域４は、第１ｐ+型領域３の一部を上側（トレンチゲート３１の深さと反対の方向）に延在し、ｐ型ベース層１６と接続させた領域である。これにより、第１ｐ+型領域３とｎ型領域１５の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極２２に退避させることでゲート絶縁膜１９への負担を軽減し信頼性をあげることができる。
ここで、図１は、第２ｐ+型領域４が設けられていない部分の断面図であり、図２は、第２ｐ+型領域４が設けられている部分の断面図である。第２ｐ+型領域４は、ｎ-型ドリフト層２と離して、第１ｐ+型領域３と接するように選択的に設けられている。第１ｐ+型領域３と第２ｐ+型領域４の界面は、トレンチゲート３１、トレンチＳＢＤ３２の底面より、上側に設けられている。なお、上側とは、ソース電極２２側である。
また、第２ｐ+型領域４が設けられている部分では、第２ｐ+型領域４をトレンチゲート３１の幅方向（トレンチゲート３１と平行な方向）に延在させ、それぞれを接続するようにする。また、図３において、ハッチングの濃い領域Ｅは、第１ｐ+型領域３と第２ｐ+型領域４が設けられた領域であり、ハッチングの薄い領域Ｆは、第１ｐ+型領域３のみが設けられた領域である。図３に示すように、トレンチゲート３１の端部Ｇ、トレンチＳＢＤ３２の端部Ｈでは、第１ｐ+型領域３と第２ｐ+型領域４が設けられている。なお、端部とは、ストライプ状のトレンチゲート３１およびトレンチＳＢＤ３２の両端の部分である。これにより、トレンチゲート３１の端部Ｇ、トレンチＳＢＤ３２の端部Ｈに電界が集中することを緩和できる。
また、ｐ型ベース層１６の内部には、互いに接するようにｎ+型ソース領域１７およびｐ+型コンタクト領域１８がそれぞれ選択的に設けられている。ｐ+型コンタクト領域１８の深さは、例えばｎ+型ソース領域１７と同じ深さでもよいし、ｎ+型ソース領域１７よりも深くてもよい。
トレンチゲート３１は、基体おもて面からｎ+型ソース領域１７およびｐ型ベース層１６を貫通してｎ型領域１５に達する。トレンチゲート３１の内部には、トレンチゲート３１の側壁に沿ってゲート絶縁膜１９が設けられ、ゲート絶縁膜１９の内側にゲート電極２０が設けられている。ゲート電極２０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極２０は、ゲートパッド領域４３でゲート電極パッド２３に電気的に接続されている。層間絶縁膜２１は、トレンチゲート３１に埋め込まれたゲート電極２０を覆うように基体おもて面全面に設けられている。
トレンチＳＢＤ３２は、基体おもて面からｎ+型ソース領域１７およびｐ型ベース層１６を貫通してｎ型領域１５に達する。トレンチＳＢＤ３２の内部には、トレンチＳＢＤ３２の側壁に沿って、ソース電極２２と接続するショットキーメタルで覆われ、内壁に露出する半導体領域と当該ショットキーメタルとのショットキー接合を形成する。また、ショットキーメタルの内側には酸化膜２５、例えば、二酸化珪素（ＳｉＯ2）が設けられている。
ソース電極２２は、層間絶縁膜２１に開口されたコンタクトホールを介してｎ+型ソース領域１７およびｐ+型コンタクト領域１８に接するとともに、層間絶縁膜２１によってゲート電極２０と電気的に絶縁されている。ソース電極２２と層間絶縁膜２１との間に、例えばソース電極２２からゲート電極２０側への金属原子の拡散を防止するバリアメタルを設けてもよい。ソース電極２２上には、ソース電極パッド（不図示）が設けられている。炭化珪素基体１００の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（不図示）が設けられている。
ツナギ領域４１、ゲートパッド領域４３において、炭化珪素半導体基体の第１主面側（ｐ型ベース層１６側）には、酸化膜２５が設けられ、酸化膜２５の上側にゲートパッド下部のゲート電極２０が設けられ、ゲートパッド下部のゲート電極２０上にゲート電極パッド２３が設けられている。また、ソース電極２２とゲート電極パッド２３とは、酸化膜２６および絶縁体３０により絶縁されている。
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図４～８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板２を用意する。次に、ｎ+型炭化珪素基板２のおもて面に、上述したｎ-型ドリフト層１をエピタキシャル成長させる。例えば、ｎ-型ドリフト層１を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層１の不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。ここまでの状態が図４に記載される。
次に、ｎ-型ドリフト層１の上に、下側ｎ型領域１５ａをエピタキシャル成長させる。例えば、下側ｎ型領域１５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域１５ａの不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この下側ｎ型領域１５ａは、ｎ型領域１５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域１５ａの表面層に、第１ｐ+型領域３を選択的に形成する。例えば、第１ｐ+型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図５Ａ、図５Ｂに記載される。ここで、図５Ａは、図３のＡ－Ａ’部分の断面図であり、図５Ｂは、図３のＢ－Ｂ’部分の断面図である。
次に、下側ｎ型領域１５ａ、第１ｐ+型領域３の上に、上側ｎ型領域１５ｂをエピタキシャル成長させる。例えば、上側ｎ型領域１５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域１５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域１５ｂは、ｎ型領域１５の一部であり、下側ｎ型領域１５ａと上側ｎ型領域１５ｂを合わせて、ｎ型領域１５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域１５ｂの表面層に、第２ｐ+型領域４を選択的に形成する。例えば、第２ｐ+型領域４を形成するためのイオン注入時のドーズ量を、不純物濃度が第１ｐ+型領域３と同程度となるように設定してもよい。ここまでの状態が図６Ａ、図６Ｂに記載される。ここで、図６Ａは、図３のＡ－Ａ’部分の断面図であり、図６Ｂは、図３のＢ－Ｂ’部分の断面図である。
次に、上側ｎ型領域１５ｂおよび第２ｐ+型領域４の上に、ｐ型ベース層１６をエピタキシャル成長させる。例えば、ｐ型ベース層１６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層１６の不純物濃度が４×１０17／ｃｍ3程度となるように設定してもよい。これ以降に形成される部分は、Ａ－Ａ’部分の断面、Ｂ－Ｂ’部分の断面のどちらにも共通の部分であるため、図３のＡ－Ａ’部分の断面図のみを記載する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層１６の表面層にｎ+型ソース領域１７を選択的に形成する。例えば、ｎ+型ソース領域１７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層１６の表面層に、ｎ+型ソース領域１７に接するようにｐ+型コンタクト領域１８を選択的に形成する。例えば、ｐ+型コンタクト領域１８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ｎ+型ソース領域１７とｐ+型コンタクト領域１８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図７に記載される。
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域１７およびｐ型ベース層１６を貫通して、ｎ型領域１５に達するトレンチゲート３１を形成する。トレンチゲート３１の底部は、第１ｐ+型領域３に達してもよいし、ｐ型ベース層１６と第１ｐ+型領域３に挟まれたｎ型領域１５内に位置していてもよい。続いて、トレンチゲート３１を形成するために用いたマスクを除去する。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチゲート３１のダメージを除去するための等方性エッチングや、トレンチゲート３１の底部およびトレンチゲート３１の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域１７およびｐ型ベース層１６を貫通して、ｎ型領域１５に達するトレンチＳＢＤ３２を形成する。トレンチＳＢＤ３２の底部は、第１ｐ+型領域３に達してもよいし、ｐ型ベース層１６と第１ｐ+型領域３に挟まれたｎ型領域１５内に位置していてもよい。続いて、トレンチＳＢＤ３２を形成するために用いたマスクを除去する。ここまでの状態が図８に記載される。
次に、炭化珪素基体１００のおもて面およびトレンチゲート３１の内壁に沿ってゲート絶縁膜１９を形成する。次に、トレンチゲート３１に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチゲート３１の内部にゲート電極２０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
次に、トレンチＳＢＤ３２内壁に沿って金属膜を、例えばチタン（Ｔｉ）で形成する。次に、例えば５００℃以下程度の温度の窒素（Ｎ2）雰囲気で熱処理（アニール）することで、トレンチＳＢＤ３２の内壁に金属膜と半導体領域とのショットキー接合を形成する。
次に、ゲート電極２０を覆うように、炭化珪素基体１００のおもて面全面に層間絶縁膜２１を形成する。層間絶縁膜２１は、例えば、ＮＳＧ（Ｎｏｎｅ－ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜２１およびゲート絶縁膜１９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８を露出させる。
次に、層間絶縁膜２１を覆うようにバリアメタルを形成してパターニングし、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８を再度露出させる。次に、ｎ+型ソース領域１７に接するように、ソース電極２２を形成する。ソース電極２２は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲート電極パッドとしてもよい。ｎ+型炭化珪素基板２の裏面には、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１、図２に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態によれば、ゲートパッド領域において、第１ｐ+型領域が、間引いて部分的に設けられている。これにより、トレンチＳＢＤからＰｉＮダイオードへの電流は第１ｐ+型領域の上の抵抗の低い箇所を流れるため、抵抗を下げることができる。ゲートパッド領域のＰｉＮダイオードに電圧がかかりにくくなり、バイポーラ動作しにくくなる。このため、半導体装置の順方向電圧の劣化やターンオン時の損失を減少できる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
１ ｎ-型ドリフト層
２ ｎ+型炭化珪素基板
３ 第１ｐ+型領域
４ 第２ｐ+型領域
１５ ｎ型領域
１５ａ 下側ｎ型領域
１５ｂ 上側ｎ型領域
１６ ｐ型ベース層
１７ ｎ+型ソース領域
１８ ｐ+型コンタクト領域
１９ ゲート絶縁膜
２０ ゲート電極
２１ 層間絶縁膜
２２ ソース電極
２３ ゲート電極パッド
２５、２６ 酸化膜
３０ 絶縁体
３１ トレンチゲート
３２ トレンチＳＢＤ
４０ 活性領域
４１ ツナギ領域
４２ エッジ領域
４３ ゲートパッド領域
１００ 炭化珪素基体

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の内部に選択的に設けられた、第２導電型の第１半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第２半導体領域と、
    前記第２半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接する第１トレンチと、
    前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接する第２トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２トレンチの内部に設けられたショットキー電極と、
    を備え、
    前記ゲート電極に接続されるゲート電極パッドと深さ方向に対向する領域において、前記第１半導体領域は、前記第１トレンチの幅方向に間を空けて設けられていることを特徴とする半導体装置。
  2. 前記第１半導体領域同士の間には、前記第１半導体層より不純物濃度が高い第１導電型の第４半導体領域が設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体領域と前記第２半導体層の間には、前記第１半導体層より不純物濃度が高い第１導電型の第５半導体領域が設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた、第２導電型の第３半導体領域が設けられていることを特徴とする請求項１～３に記載の半導体装置。
  5. 前記第２半導体層は前記第１半導体領域と接続されていることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. 前記第１トレンチの端部および第２トレンチの端部には、前記第１半導体領域および前記第３半導体領域が設けられていることを特徴とする請求項４に記載の半導体装置。
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