DE102016226235A1 - Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer stlsziumcarbid-halbleitervorrichtung - Google Patents

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Abstract

In einem vertikalen MOSFET mit einer Trench-Gate-Struktur wird eine hochkonzentrierte Implantationsregion in einer p-dotierten Basisregion bereitgestellt, die durch eine p-dotierte Siliziumcarbid-Schicht gebildet wird, die durch Epitaxie gebildet wird, um einen Teil zu umfassen, in dem ein Kanal gebildet ist. Die hochkonzentrierte Implantationsregion wird durch Ionenimplantation einer p-dotierten Störstelle in die p-dotierte Siliziumcarbid-Schicht gebildet. Die hochkonzentrierte Implantationsregion wird durch p-dotierte Ionenimplantation gebildet und weist ein Störstellenkonzentrationsprofil auf, in dem die Konzentrationsunterschiede in einer Tiefenrichtung eine glockenförmige Kurve an einer Störstellenkonzentrationsspitze, die höher als die der p-dotierten Siliziumcarbid-Schicht ist, bilden. In der p-dotierten Basisregion erfolgt eine Störung teilweise in der Kristallstruktur infolge der Ionenimplantation zum Bilden der hochkonzentrierten Implantationsregion.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die Ausführungsformen der Erfindung betreffen eine Siliziumcarbid-Halbleitervorrichtung und ein Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung.
  • Allgemeiner Stand der Technik
  • Man geht davon aus, dass Siliziumcarbid (SiC) im Verhältnis zu Silizium (Si) das Halbleitermaterial der nächsten Generation ist. Im Vergleich zu herkömmlichen Halbleitervorrichtungen, die Si als Material verwenden, bieten Halbleitervorrichtungen, die Siliziumcarbid verwenden, (nachstehend Siliziumcarbid-Halbleitervorrichtung) diverse Vorteile, wie etwa das Reduzieren des spezifischen Widerstands der Vorrichtung im EIN-Zustand auf mehrere Hundertstel und die Verwendung in Umgebungen mit hohen Temperaturen (200°C oder mehr). Diese Vorteile werden durch die Merkmale des Materials selber, wie etwa die Tatsache, dass die Bandlücke von SiC ungefähr 3mal so groß wie die von Si ist und die Durchschlag-Feldstärke etwa 10mal so groß wie die von Si ist, ermöglicht.
  • Schottky-Dioden (SBD) und planare vertikale Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET) sind zu handelsüblichen SiC-Halbleitervorrichtungen geworden.
  • Eine Trench-Gate-Struktur ist eine 3-dimensionale Struktur, bei der ein Metalloxid-Halbleiter-(MOS)Gate (isoliertes MOS-Gate) in einem Graben eingebettet ist, der in einer Halbleiterbasis gebildet ist, die aus Siliziumcarbid gebildet ist (nachstehend Siliziumcarbidbasis), und ein Teil entlang einer Grabenseitenwand als Kanal (Inversionsschicht) verwendet wird. Wenn daher die Vorrichtungsfläche (Chip-Fläche) zwischen Vorrichtungen mit dem gleichen Einschaltwiderstand (Ran) verglichen wird, kann die Vorrichtungsfläche der Trench-Gate-Struktur deutlich kleiner ausgelegt sein als die einer planaren Gate-Struktur, bei der ein MOS-Gate in einer flachen Form auf einer Siliziumcarbidbasis bereitgestellt wird, und somit kann eine Trench-Gate-Struktur als eine vielversprechende Vorrichtungsstruktur angesehen werden.
  • Es wird eine Struktur einer herkömmlichen Siliziumcarbid-Halbleitervorrichtung beschrieben, wobei ein vertikaler MOSFET mit einer Trench-Gate-Struktur zum Beispiel genommen wird. 27 ist eine Querschnittsansicht einer Struktur einer herkömmlichen Siliziumcarbid-Halbleitervorrichtung. Die herkömmliche Siliziumcarbid-Halbleitervorrichtung, die in 27 abgebildet ist, umfasst ein MOS-Gate mit einer typischen Trench-Gate-Struktur auf der Seite einer Vorderseite (Oberfläche auf der Seite einer p-dotierten Basisregion 104) einer Halbleiterbasis, die aus Siliziumcarbid gebildet ist (nachstehend Siliziumcarbidbasis) 100. Die Siliziumcarbidbasis (Halbleiter-Chip) 100 wird dadurch gebildet, dass durch Epitaxie auf einem n+-dotierten Trägersubstrat, das aus Siliziumcarbid gebildet ist (nachstehend n+-dotiertes Siliziumcarbid-Substrat) 101, eine n–-dotierte Drift-Region 102, eine n-dotierte Stromausbreitungsregion 103 und die p-dotierte Basisregion 104, die Siliziumcarbid-Schichten bilden, gebildet werden.
  • In der n-dotierten Stromausbreitungsregion 103 wird eine erste p-dotierte Region 111 selektiv bereitgestellt, um den Boden eines Grabens 107 ganz zu bedecken. Die erste p-dotierte Region 111 wird bis auf eine Tiefe bereitgestellt, welche die n–-dotierte Drift-Region 102 erreicht. Ferner wird eine zweite p-dotierte Region 112 selektiv zwischen benachbarten Gräben 107 (Mesa-Teil) in der n-dotierten Stromausbreitungsregion 103 bereitgestellt. Die zweite p-dotierte Region 112 kontaktiert die p-dotierte Basisregion 104 und wird bis auf eine Tiefe bereitgestellt, welche die n–-dotierte Drift-Region 102 erreicht. Die Bezugszeichen 105, 106, 108, 109 und 113 bis 115 sind jeweils eine n+-dotierte Source-Region, eine p++-dotierte Kontaktregion, eine Gate-Isolierschicht, eine Gate-Elektrode, eine Zwischenlagenisolierschicht, eine Source-Elektrode und eine Drain-Elektrode.
  • Als ein derartiger vertikaler MOSFET mit einer Trench-Gate-Struktur wurde eine Vorrichtung vorgeschlagen, die eine p-dotierte Basisschicht mit einer 2-lagigen Struktur umfasst, die p-dotierte Halbleiterschichten mit unterschiedlichen Störstellenkonzentrationen, die der Reihe nach durch Epitaxie gebildet werden, aufweist (siehe beispielsweise die japanische Patent-Auslegeschrift Nr. 2012-099601 (Paragraf 0030, 1) und die japanische Patent-Auslegeschrift Nr. 2015-072999 (Paragraf 0060, 109)). In den japanischen Patent-Auslegeschriften Nr. 2012-099601 und 2015-072999 wird zwischen den p-dotierten Halbleiterschichten, welche die p-dotierte Basisschicht bilden, ein Durchgreifeffekt an der p-dotierten Halbleiterschicht mit der höheren Störstellenkonzentration unterdrückt, und der Einschaltwiderstand wird an der p-dotierten Halbleiterschicht mit der niedrigeren Störstellenkonzentration reduziert.
  • Ferner wurde eine Technik zum Implantieren von Störstellenionen (p-Leitfähigkeitstyp), wie etwa Aluminium- (Al) Ionen, Bor- (B) Ionen usw., auf einer oberen Oberfläche einer n-dotierten Halbleiterschicht in einem vertikalen MOSFET mit einer Trench-Gate-Struktur, um die p-dotierte Halbleiterschicht zu bilden, vorgeschlagen (siehe beispielsweise die japanische Patent-Auslegeschrift Nr. 2014-241435 (Paragraf 0028)).
  • KURZDARSTELLUNG DER ERFINDUNG
  • Eine Siliziumcarbid-Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung umfasst eine erste Halbleiterschicht mit einem ersten Leitfähigkeitstyp, die auf einer Vorderseite eines Siliziumcarbid-Substrats gebildet ist; eine zweite Halbleiterschicht mit einem zweiten Leitfähigkeitstyp, die auf einer gegenüberliegenden Seite der ersten Halbleiterschicht einer Siliziumcarbid-Substratseite derselben gebildet ist; eine erste Halbleiterregion mit dem zweiten Leitfähigkeitstyp, und die in der zweiten Halbleiterschicht selektiv gebildet ist, wobei die erste Halbleiterregion eine Störstellenkonzentration aufweist, die höher als die der zweiten Halbleiterschicht ist; eine zweite Halbleiterregion mit dem ersten Leitfähigkeitstyp, die in der zweiten Halbleiterschicht in einer Position, die seichter als die erste Halbleiterregion ist, selektiv gebildet ist; einen Graben, der in die zweite Halbleiterregion, die erste Halbleiterregion und die zweite Halbleiterschicht eindringt und die erste Halbleiterschicht erreicht; eine Gate-Elektrode, die in dem Graben anhand einer Gate-Isolierschicht bereitgestellt wird; eine erste Elektrode, welche die zweite Halbleiterregion und die zweite Halbleiterschicht kontaktiert; und eine zweite Elektrode, die auf einer Rückseite des Siliziumcarbid-Substrats bereitgestellt wird. Die erste Halbleiterregion weist ein Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp auf, bei dem die Konzentrationsunterschiede in einer Tiefenrichtung eine glockenförmige Kurve an einer Spitze der Störstellenkonzentration, die höher als die der zweiten Halbleiterschicht ist, bilden.
  • Bei der Siliziumcarbid-Halbleitervorrichtung weist die erste Halbleiterregion das Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp auf, in dem die Konzentrationsunterschiede in der Tiefenrichtung eine Vielzahl von glockenförmigen Kurven an einer Vielzahl von Spitzen der Störstellenkonzentration, die höher als die der zweiten Halbleiterschicht ist, bilden.
  • Bei der Siliziumcarbid-Halbleitervorrichtung nimmt in dem Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp die Störstellenkonzentration an einer Grenze der zweiten Halbleiterschicht und der ersten Halbleiterschicht stark ab.
  • Bei der Siliziumcarbid-Halbleitervorrichtung ist die Spitze der Störstellenkonzentration des Störstellenkonzentrationsprofils mit einem zweiten Leitfähigkeitstyp weiter auf der Seite einer ersten Elektrode als die Grenze der zweiten Halbleiterschicht und der ersten Halbleiterschicht positioniert.
  • Bei der Siliziumcarbid-Halbleitervorrichtung wird die erste Halbleiterregion in einer Richtung, die zur Vorderseite des Siliziumcarbid-Substrats parallel ist, einheitlich bereitgestellt.
  • Die Siliziumcarbid-Halbleitervorrichtung umfasst eine dritte Halbleiterregion mit dem ersten Leitfähigkeitstyp und ist in der ersten Halbleiterschicht gebildet, wobei die dritte Halbleiterregion eine Störstellenkonzentration aufweist, die höher als die der ersten Halbleiterschicht ist. Die dritte Halbleiterregion kontaktiert die zweite Halbleiterschicht und erreicht von einer Grenze mit der zweiten Halbleiterschicht aus eine Position, die auf der Seite einer zweiten Elektrode tiefer als ein Boden des Grabens ist.
  • Die Siliziumcarbid-Halbleitervorrichtung umfasst eine vierte Halbleiterregion mit dem zweiten Leitfähigkeitstyp, die in der dritten Halbleiterregion selektiv gebildet ist, wobei die vierte Halbleiterregion den Boden des Grabens bedeckt.
  • Bei der Siliziumcarbid-Halbleitervorrichtung dringt die vierte Halbleiterregion in die dritte Halbleiterregion vom Boden des Grabens aus in der Tiefenrichtung ein.
  • Die Siliziumcarbid-Halbleitervorrichtung umfasst eine fünfte Halbleiterregion mit dem zweiten Leitfähigkeitstyp, die in der dritten Halbleiterregion zwischen dem Graben und einem benachbarten Graben gebildet ist, um die zweite Halbleiterschicht zu kontaktieren.
  • Bei der Siliziumcarbid-Halbleitervorrichtung dringt die fünfte Halbleiterregion in die dritte Halbleiterregion in der Tiefenrichtung ein.
  • Eine Siliziumcarbid-Halbleitervorrichtung gemäß einem anderen Aspekt umfasst eine erste Halbleiterschicht mit einem ersten Leitfähigkeitstyp, die auf einer Vorderseite eines Siliziumcarbid-Substrats gebildet ist; eine erste Halbleiterregion mit einem zweiten Leitfähigkeitstyp, die in der ersten Halbleiterschicht selektiv gebildet ist; eine zweite Halbleiterregion mit dem ersten Leitfähigkeitstyp, die in der ersten Halbleiterschicht in einer Position, die seichter als die erste Halbleiterregion ist, selektiv gebildet ist; einen Graben, der in die zweite Halbleiterregion und die erste Halbleiterregion eindringt und die erste Halbleiterschicht erreicht; und eine Gate-Elektrode, die in dem Graben anhand einer Gate-Isolierschicht bereitgestellt wird; eine erste Elektrode, welche die zweite Halbleiterregion und die erste Halbleiterschicht kontaktiert; und eine zweite Elektrode, die auf einer Rückseite des Siliziumcarbid-Substrats bereitgestellt wird. Die erste Halbleiterregion weist ein Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp auf, in dem Konzentrationsunterschiede in einer Tiefenrichtung eine Vielzahl von glockenförmigen Kurven an einer Vielzahl von Spitzen bilden.
  • Bei der Siliziumcarbid-Halbleitervorrichtung ist unter der Vielzahl von Spitzen die Störstellenkonzentration an einer ersten Spitze auf der Seite einer ersten Elektrode höher als die einer zweiten Spitze auf der Seite einer zweiten Elektrode.
  • Ein Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung umfasst das Bilden einer ersten Halbleiterschicht mit einem ersten Leitfähigkeitstyp auf einer Vorderseite eines Siliziumcarbid-Substrats; das Bilden einer zweiten Halbleiterschicht mit einem zweiten Leitfähigkeitstyp auf der ersten Halbleiterschicht; das selektive Bilden einer ersten Halbleiterregion mit dem zweiten Leitfähigkeitstyp durch Ionenimplantation in der zweiten Halbleiterschicht, wobei die erste Halbleiterregion eine Störstellenkonzentration aufweist, die höher als die der zweiten Halbleiterschicht ist; das selektive Bilden einer zweiten Halbleiterregion mit dem ersten Leitfähigkeitstyp in der zweiten Halbleiterschicht in einer Position, die seichter als die erste Halbleiterregion ist; das Bilden eines Grabens, um in die zweite Halbleiterregion, die erste Halbleiterregion und die zweite Halbleiterschicht einzudringen und die erste Halbleiterschicht zu erreichen; das Bilden einer Gate-Elektrode in dem Graben anhand einer Gate-Isolierschicht; das Bilden einer ersten Elektrode, welche die zweite Halbleiterregion und die zweite Halbleiterschicht kontaktiert; und das Bilden einer zweiten Elektrode auf einer Rückseite des Siliziumcarbid-Substrats. Die erste Halbleiterregion ist gebildet, um ein Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp aufzuweisen, bei dem die Konzentrationsunterschiede in einer Tiefenrichtung eine glockenförmige Kurve an einer Spitze der Störstellenkonzentration, die höher als die der zweiten Halbleiterschicht ist, bilden.
  • Bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung wird die erste Halbleiterregion durch eine Vielzahl von Ionenimplantationsphasen gebildet, um das Störstellenkonzentrationsprofil mit dem zweiten Leitfähigkeitstyp aufzuweisen, in dem die Konzentrationsunterschiede in der Tiefenrichtung eine Vielzahl von glockenförmigen Kurven an einer Vielzahl von Spitzen der Störstellenkonzentration, die höher als die der zweiten Halbleiterschicht ist, bilden.
  • Bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung erfolgt die Ionenimplantation unter Verwendung einer Beschleunigungsspannung, so dass die Spitze der Störstellenkonzentration in dem Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp in einer Position gebildet ist, die tiefer als eine Oberfläche der Ionenimplantation ist.
  • Das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung umfasst das Bilden einer dritten Halbleiterschicht mit dem zweiten Leitfähigkeitstyp auf der zweiten Halbleiterschicht nach dem Bilden der ersten Halbleiterregion und vor dem Bilden der zweiten Halbleiterregion.
  • Bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung erfolgt die Ionenimplantation unter Verwendung einer Beschleunigungsspannung, so dass die Spitze der Störstellenkonzentration in dem Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp in einer Position gebildet ist, die gleich oder tiefer als eine Oberfläche der Ionenimplantation ist.
  • Bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung erfolgt die Ionenimplantation unter Verwendung einer Beschleunigungsspannung, so dass die Spitze der Störstellenkonzentration in dem Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp in einer Tiefenposition gebildet ist, die weiter auf der Seite einer ersten Elektrode liegt als eine Grenze der zweiten Halbleiterschicht und der ersten Halbleiterschicht.
  • Ein Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung nach einem Aspekt der vorliegenden Erfindung umfasst das Bilden einer ersten Halbleiterschicht mit einem ersten Leitfähigkeitstyp auf einer Vorderseite eines Siliziumcarbid-Substrats; das selektive Bilden einer ersten Halbleiterregion mit einem zweiten Leitfähigkeitstyp in der ersten Halbleiterschicht durch Ionenimplantation; das selektive Bilden einer zweiten Halbleiterregion mit dem ersten Leitfähigkeitstyp in der ersten Halbleiterschicht in einer Position, die seichter als die ersten Halbleiterregion ist; das Bilden eines Grabens, um durch die zweite Halbleiterregion und die erste Halbleiterregion zu gehen und die erste Halbleiterschicht zu erreichen; das Bilden einer Gate-Elektrode in dem Graben anhand einer Gate-Isolierschicht; das Bilden einer ersten Elektrode, welche die zweite Halbleiterregion und die erste Halbleiterschicht kontaktiert; und das Bilden einer zweiten Elektrode auf einer Rückseite des Siliziumcarbid-Substrats. Die erste Halbleiterregion wird durch eine Vielzahl von Ionenimplantationsphasen gebildet, um ein Störstellenprofil mit einem zweiten Leitfähigkeitstyp aufzuweisen, in dem die Konzentrationsunterschiede in einer Tiefenrichtung eine Vielzahl von glockenförmigen Kurven an einer Vielzahl von Spitzen bilden.
  • Bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung ist die erste Halbleiterregion gebildet, um das Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp aufzuweisen, in dem unter der Vielzahl von Spitzen eine Störstellenkonzentration an einer ersten Spitze auf der Seite einer ersten Elektrode höher als die an einer zweiten Spitze auf der Seite einer zweiten Elektrode ist.
  • Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden spezifisch dargelegt oder werden aus der folgenden ausführlichen Beschreibung der Erfindung hervorgehen, wenn sie in Verbindung mit den beiliegenden Zeichnungen gelesen wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • 1 eine Querschnittsansicht einer Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform;
  • 2 ein Kennlinienfeld, das ein Störstellenkonzentrationsprofil an der Schnittlinie A–A' in 1 zeigt;
  • 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 und 14 Querschnittsansichten der Halbleitervorrichtung gemäß der ersten Ausführungsform während der Herstellung;
  • 15, 16 und 17 Querschnittsansichten der Halbleitervorrichtung gemäß einer zweiten Ausführungsform während der Herstellung;
  • 18 eine Querschnittsansicht einer Struktur der Halbleitervorrichtung gemäß einer dritten Ausführungsform;
  • 19 ein Kennlinienfeld, welches das Störstellenkonzentrationsprofil für den Fall der Halbleitervorrichtung gemäß einer vierten Ausführungsform abbildet;
  • 20 ein Kennlinienfeld, welches das Störstellenkonzentrationsprofil für den Fall der Halbleitervorrichtung gemäß einer fünften Ausführungsform abbildet;
  • 21 ein Kennlinienfeld, welches das Störstellenkonzentrationsprofil für den Fall der Halbleitervorrichtung gemäß einer sechsten Ausführungsform abbildet;
  • 22 ein Kennlinienfeld, das eine Häufigkeit des Auftretens von Kriechstrom zwischen einem Drain und einer Source der Siliziumcarbid-Halbleitervorrichtung gemäß einem ersten Beispiel abbildet;
  • 23 ein Kennlinienfeld, das die Häufigkeit des Auftretens von Kriechstrom zwischen dem Drain und der Source bei einem herkömmlichen Beispiel einer Siliziumcarbid-Halbleitervorrichtung abbildet;
  • 24 ein Kennlinienfeld, das die Variation einer Gate-Schwellenspannung Vth der Siliziumcarbid-Halbleitervorrichtung gemäß einem zweiten Beispiel abbildet;
  • 25A, 25B und 25C Diagramme, welche die Bedingungen einer p-dotierten Basisregion von Siliziumcarbid-Halbleitervorrichtungen von ersten und zweiten Vergleichsbeispielen abbilden;
  • 26 Berechnungsergebnisse von Einschaltwiderstandswerten, wenn die Gate-Schwellenspannung Vth durch jeweilige Bedingungen unterschiedlich geändert wird; und
  • 27 eine Querschnittsansicht einer Struktur einer herkömmlichen Siliziumcarbid-Halbleitervorrichtung.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die Ausführungsformen einer Siliziumcarbid-Halbleitervorrichtung und eines Verfahrens zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung werden mit Bezug auf die beiliegenden Zeichnungen ausführlich beschrieben. Bei der vorliegenden Beschreibung und in den beiliegenden Zeichnungen bedeuten Schichten und Regionen mit dem Präfix n oder p, dass die Majoritätsträger Elektronen oder Löcher sind. Zudem bedeutet ein + oder –, das an n oder p angehängt wird, dass die Störstellenkonzentration jeweils höher oder niedriger ist als in Schichten und Regionen ohne + oder –. Bei der nachstehenden Beschreibung der Ausführungsformen und in den beiliegenden Zeichnungen erhalten identische Bestandteile die gleichen Bezugszahlen und werden nicht wiederholt beschrieben.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung wird unter Verwendung eines Halbleitermaterials (nachstehend Breitbandlücken-Halbleiter), das eine breitere Bandlücke als Silizium aufweist, konfiguriert. Eine Struktur einer Halbleitervorrichtung (Siliziumcarbid-Halbleitervorrichtung), die Siliziumcarbid (SiC) als Breitbandlücken-Halbleiter verwendet, wird als Beispiel beschrieben. 1 ist eine Querschnittsansicht einer Struktur der Halbleitervorrichtung gemäß einer ersten Ausführungsform. In 1 sind nur 2 Elementarzellen (Funktionseinheiten eines Elements) abgebildet, die anderen Elementarzellen, die dazu benachbart sind, sind in der Zeichnung ausgelassen (ähnlich wie in 18). Die Halbleitervorrichtung gemäß der ersten Ausführungsform, die in 1 abgebildet ist, ist ein MOSFET, der ein MOS-Gate auf der Seite einer Vorderseite (Oberfläche auf der Seite einer p-dotierten Basisregion 4) einer Halbleiterbasis (Siliziumcarbidbasis: Halbleiter-Chip) 10, die aus Siliziumcarbid gebildet ist, aufweist.
  • Die Siliziumcarbidbasis 10 wird dadurch gebildet, das auf einem n+-dotierten Trägersubstrat (n+-dotierten Siliziumcarbid-Substrat) 1, das aus Siliziumcarbid gebildet ist, Siliziumcarbid-Schichten (erste und zweite Halbleiterschichten) 21, 22, die zu einer n–-dotierten Drift-Region 2 werden, und die p-dotierte Basisregion 4 nacheinander gezogen werden. Jedes MOS-Gate wird durch die p-dotierte Basisregion 4, eine n+-dotierte Source-Region (zweite Halbleiterregion) 5, eine p++-dotierte Kontaktregion 6, einen Graben 7, eine Gate-Isolierschicht 8 und eine Gate-Elektrode 9 konfiguriert. Insbesondere wird in einer Oberflächenschicht einer Source-Seite (einer Source-Elektrode 16) der n–-dotierten Siliziumcarbid-Schicht 21 eine n-dotierte Region (nachstehend n-dotierte Stromausbreitungsregion (dritte Halbleiterregion)) 3 bereitgestellt, um die p-dotierte Basisregion 4 zu kontaktieren. Die n-dotierte Stromausbreitungsregion 3 ist eine so-genannte Stromausbreitungsschicht (CSL), die den Trägerausbreitungswiderstand reduziert. Die n-dotierte Stromausbreitungsregion 3 wird beispielsweise in einer Richtung (nachstehend die waagerechte Richtung) parallel zu einer Basisvorderseite (eine Vorderseite der Siliziumcarbidbasis 10) einheitlich bereitgestellt. Obwohl die n-dotierte Stromausbreitungsregion 3 entfallen kann, ermöglicht die Bereitstellung der n-dotierten Stromausbreitungsregion 3 eine Verbesserung des Einschaltwiderstands und der Durchschlagspannung.
  • Der Teil der n–-dotierten Siliziumcarbid-Schicht 21 außer der n-dotierten Stromausbreitungsregion 3 ist die n–-dotierte Drift-Region 2. In der n-dotierten Stromausbreitungsregion 3 werden ersten und zweiten p+-dotierten Regionen (vierten und fünften Halbleiterregionen) 11, 12 jeweils selektiv bereitgestellt. Die erste p+-dotierte Region 11 wird bereitgestellt, um einen Boden und einen unteren Eckteil des Grabens 7 zu bedecken. Der untere Eckteil des Grabens 7 ist die Grenze einer Seitenwand und des Bodens des Grabens 7. Die erste p+-dotierte Region 11 wird von einer Position aus, die tiefer als eine Grenzfläche der p-dotierten Basisregion 4 und der n-dotierten Stromausbreitungsregion 3 ist, auf der Drain-Seite bis auf eine Tiefe, die eine Grenzfläche der n-dotierten Stromausbreitungsregion 3 und der n–-dotierten Drift-Region 2 nicht erreicht, bereitgestellt. Die Bereitstellung der ersten p+-dotierten Region 11 ermöglicht die Bildung eines pn-Übergangs zwischen der ersten p+-dotierten Region 11 und der n-dotierten Stromausbreitungsregion 3 in der Nähe des Bodens des Grabens 7.
  • Die zweite p+-dotierte Region 12 wird zwischen benachbarten Gräben 7 (Mesa-Teil), von der ersten p+-dotierten Region 11 entfernt, bereitgestellt und kontaktiert die p-dotierte Basisregion 4. Gewisse Teile der zweiten p+-dotierten Region 12 können sich auf den Seiten des Grabens 7 erstrecken und teilweise die ersten p+-dotierten Regionen 11 kontaktieren. Ferner wird die zweite p+-dotierte Region 12 von der Grenzfläche der p-dotierten Basisregion 4 und der n-dotierten Stromausbreitungsregion 3 aus bis auf eine Tiefe, welche die Grenzfläche der n-dotierten Stromausbreitungsregion 3 und der n–-dotierten Drift-Region 2 nicht erreicht, bereitgestellt. Die Bereitstellung der zweiten p+-dotierten Region 12 ermöglicht die Bildung eines pn-Übergangs zwischen der zweiten p+-dotierten Region 12 und der n-dotierten Stromausbreitungsregion 3 zwischen den benachbarten Gräben 7 in einer Position, die tiefer als der Boden der Gräben 7 ist. Die derartige Bildung der pn-Übergänge durch die ersten und zweiten p+-dotierten Regionen 11, 12 und die n-dotierte Stromausbreitungsregion 3 ermöglicht es zu verhindern, dass ein starkes elektrisches Feld an einen unteren Teil des Grabens 7 der Gate-Isolierschicht 8 angelegt wird.
  • In der p-dotierten Siliziumcarbid-Schicht 22 werden die n+-dotierte Source-Region 5 und die p++-dotierte Kontaktregion 6 jeweils selektiv bereitgestellt, um einander zu kontaktieren. Die Tiefe der p++-dotierten Kontaktregion 6 kann beispielsweise tiefer als die n+-dotierte Source-Region 5 sein. Der Teil der p-dotierten Siliziumcarbid-Schicht 22 außer der n+-dotierten Source-Region 5 und der p++-dotierten Kontaktregion 6 ist die p-dotierte Basisregion 4. In der p-dotierten Basisregion 4 wird eine p+-dotierte Region (nachstehend hochkonzentrierte Implantationsregion (erste Halbleiterregion)) 13 durch Ionenimplantation einer p-dotierten Störstelle gebildet (gestrichelter Teil).
  • Die hochkonzentrierte Implantationsregion 13 wird beispielsweise in der waagerechten Richtung einheitlich bereitgestellt, um die Teile der p-dotierten Basisregion 4 zu umfassen, in denen ein Kanal gebildet ist. Die Teile der p-dotierten Basisregion 4, in denen der Kanal gebildet ist, sind die Teile der p-dotierten Basisregion 4 entlang der Seitenwände des Grabens 7. Die Bezugszeichen 4a und 4b sind jeweils ein Teil (nachstehend der erste p-dotierte Basisteil), der auf der Drain-Seite weiter entfernt ist als die hochkonzentrierte Implantationsregion 13, und ein Teil (nachstehend der zweite p-dotierte Basisteil), der auf der Source-Seite weiter entfernt ist als die hochkonzentrierte Implantationsregion 13 in der p-dotierten Basisregion 4. Die ersten und zweiten p-dotierten Basisteile 4a, 4b weisen eine Störstellenkonzentration auf, die niedriger als die der hochkonzentrierten Implantationsregion 13 ist.
  • Die ersten und zweiten p-dotierten Basisteile 4a, 4b und die hochkonzentrierte Implantationsregion 13 konfigurieren die p-dotierte Basisregion 4. In den Teilen der ersten und zweiten p-dotierten Basisteile 4a, 4b und der hochkonzentrierten Implantationsregion 13 entlang der Seitenwände der Gräben 7 wird während des EIN-Zustands eine n-dotierte Inversionsschicht (Kanal) gebildet. Obwohl in 1 und 2 die hochkonzentrierte Implantationsregion 13 abgebildet ist, wie sie eine vorbestimmte Dicke t1 aufweist, um die Anordnung der hochkonzentrierten Implantationsregion 13 klarzustellen, ist die hochkonzentrierte Implantationsregion 13 ein Teil, der durch Ionenimplantation einer p-dotierten Störstelle gebildet wird, und weist ein p-dotiertes Störstellenkonzentrationsprofil 31 mit Gaußscher Verteilung auf (Verteilung der Störstellenkonzentration) (siehe 2).
  • Insbesondere weist die hochkonzentrierte Implantationsregion 13 ein p-dotiertes Störstellenkonzentrationsprofil 31 auf, bei dem die Konzentrationsunterschiede in der Tiefenrichtung eine glockenförmige Kurve an einer Spitze 13a der Störstellenkonzentration bilden, die höher als die der p-dotierten Siliziumcarbid-Schicht 22 ist, welche die p-dotierte Basisregion 4 bildet. Mit anderen Worten liegt die Spitze 13a des p-dotierten Störstellenkonzentrationsprofils 31 in der p-dotierten Basisregion 4, und die Störstellenkonzentration nimmt von der Position der Spitze 13a aus auf beiden Seiten der Hauptfläche (Source-Seite und Drain-Seite) der Basis über jeweilige vorbestimmte Steigungen ab. Die Tiefe der Position der Spitze 13a der hochkonzentrierten Implantationsregion 13 liegt in einem Bereich von einer Position, die tiefer oder gleich der Tiefe der Position der Grenzfläche der n+-dotierten Source-Region 5 und der p-dotierten Basisregion 4 ist, und einer Position, die seichter als die Tiefe der Position der Grenzfläche der p-dotierten Basisregion 4 und der n-dotierten Stromausbreitungsregion 3 ist.
  • Bevorzugt kann die Tiefe der Position der Spitze 13a der hochkonzentrierten Implantationsregion 13 in einem Bereich von der Grenzfläche der n+-dotierten Source-Region 5 und der p-dotierten Basisregion 4 bis auf eine Tiefe, die ungefähr 80% einer Dicke t2 der p-dotierten Basisregion 4 (= 0,8 × t2) beträgt, liegen, und die Spitze 13a kann in einem Bereich von der Grenzfläche der n+-dotierten Source-Region 5 und der p-dotierten Basisregion 4 bis auf eine Tiefe, die ungefähr 10% bis 70% der Dicke t2 der p-dotierten Basisregion 4 beträgt, positioniert sein. Der Grund dafür besteht darin, dass die Kompromissbeziehung des reduzierten Einschaltwiderstands und der reduzierten Variation der Gate-Schwellenspannung Vth weiter verbessert wird. Die Dicke t2 der p-dotierten Basisregion 4 ist eine Dicke von der Grenzfläche der n+-dotierten Source-Region 5 und der p-dotierten Basisregion 4 bis zu der Grenzfläche der p-dotierten Basisregion 4 und der n-dotierten Stromausbreitungsregion 3.
  • Mit anderen Worten befindet sich die Spitze 13a der hochkonzentrierten Implantationsregion 13 in einer Position, die im Verhältnis zu der Basisvorderseite seichter als die n-dotierte Stromausbreitungsregion 3 ist und die von der n-dotierten Stromausbreitungsregion 3 in der Tiefe entfernt ist. Wenn die Tiefe der Position der Spitze 13a der hochkonzentrierten Implantationsregion 13 die Tiefe der Position der Grenzfläche der n+-dotierten Source-Region 5 und der p-dotierten Basisregion 4 ist, kontaktiert die hochkonzentrierte Implantationsregion 13 die n+-dotierte Source-Region 5 und die p++-dotierte Kontaktregion 6, wodurch der zweite p-dotierte Basisteil 4b nicht gebildet wird. Das p-dotierte Störstellenkonzentrationsprofil, das sich aus der Ionenimplantation einer p-dotierten Störstelle zum Bilden der hochkonzentrierten Implantationsregion 13 ergibt, wird nachstehend ausführlich beschrieben.
  • Die hochkonzentrierte Implantationsregion 13 kann mehrere Störstellenkonzentrationsspitzen 13a auf verschiedenen Tiefen aufweisen. In diesem Fall liegen die Tiefen der Positionen aller Störstellenkonzentrationsspitzen 13a der hochkonzentrierten Implantationsregion 13 in den zuvor beschriebenen Bereichen. Eine Störung in der Kristallstruktur (beispielsweise Defekte wie etwa Versetzungen) erfolgt teilweise in der p-dotierten Basisregion 4 in einem größeren Ausmaß mit der Ionenimplantation zum Bilden der hochkonzentrierten Implantationsregion 13 als in einem Fall nur mit Epitaxie. Wenn daher die p-dotierte Basisregion 4 nur durch Epitaxie ohne Ionenimplantation einer Störstelle gebildet wird (d. h. die herkömmliche Struktur, die in 27 abgebildet ist), ist die Schichtqualität teilweise unterschiedlich.
  • Der Graben 7 dringt in die n+-dotierte Source-Region 5, die hochkonzentrierte Implantationsregion 13 und die p-dotierte Basisregion 4 von der Basisvorderseite aus ein und erreicht die n-dotierte Stromausbreitungsregion 3. In dem Graben 7 wird die Gate-Isolierschicht 8 entlang der Seitenwände des Grabens 7 bereitgestellt, und die Gate-Elektrode 9 wird auf der Gate-Isolierschicht 8 bereitgestellt. Ein Source-Seitenende der Gate-Elektrode 9 kann von der Basisvorderseite aus nach außen vorstehen oder nicht. Die Gate-Elektrode 9 ist mit einer Gate-Kontaktfläche (nicht gezeigt) an einem nicht gezeigten Teil elektrisch verbunden. Eine Zwischenlagenisolierschicht 14 wird auf der gesamten Basisvorderseite bereitgestellt, um die Gate-Elektrode 9 zu bedecken, die in dem Graben 7 eingebettet ist.
  • Die Source-Elektrode (erste Elektrode) 16 kontaktiert die n+-dotierte Source-Region 5 und die p++-dotierte Kontaktregion 6 über ein Kontaktloch in der Zwischenlagenisolierschicht 14 und ist gegenüber der Gate-Elektrode 9 durch die Zwischenlagenisolierschicht 14 elektrisch isoliert. Zwischen der Source-Elektrode 16 und der Zwischenlagenisolierschicht 14 kann beispielsweise ein Sperrmetall 15 bereitgestellt werden, das die Verbreitung von Metallatomen von der Source-Elektrode 16 auf die Seite der Gate-Elektrode 9 verhindert. An der Source-Elektrode 16 wird eine Source-Kontaktfläche 17 bereitgestellt. Auf einer Rückseite der Siliziumcarbidbasis 10 (Rückseite des n+-dotierten Siliziumcarbid-Substrats 1, welche die n+-dotierte Drain-Region bildet) wird eine Drain-Elektrode (zweite Elektrode) 18 bereitgestellt.
  • Das p-dotierte Störstellenkonzentrationsprofil, das sich aus der Ionenimplantation einer p-dotierten Störstelle zum Bilden der hochkonzentrierten Implantationsregion 13 ergibt, wird beschrieben. 2 ist ein Kennlinienfeld, welches das Störstellenkonzentrationsprofil an der Schnittlinie A–A' in 1 abbildet. In 2 ist eine waagerechte Achse die Tiefe von der Basisvorderseite (der Grenzfläche der Source-Elektrode 16 und der Siliziumcarbidbasis 10) aus, und eine senkrechte Achse ist die Störstellenkonzentration. Zusätzlich zu dem p-dotierten Störstellenkonzentrationsprofil 31, das sich aus der Ionenimplantation einer p-dotierten Störstelle zum Bilden der hochkonzentrierten Implantationsregion 13 ergibt, bildet 2 ein n-dotiertes Störstellenkonzentrationsprofil 32 ab, das sich aus der Ionenimplantation einer n-dotierten Störstelle zum Bilden der n+-dotierten Source-Region 5 ergibt. In 2 wird die n-dotierte Störstelle (n-Typ-Dotierstoff) als Phosphor (P) vorausgesetzt, und die p-dotierte Störstelle (p-Typ-Dotierstoff) wird als Aluminium (Al) vorausgesetzt.
  • Wie in 2 abgebildet, beträgt die Störstellenkonzentration (Hintergrund-Störstellenkonzentration) der p-dotierten Siliziumcarbid-Schicht 22, welche die p-dotierte Basisregion 4 auf der epitaktisch gezogenen n–-dotierten Siliziumcarbid-Schicht 21 bildet, ungefähr 4 × 1016 Atome/cm3. Infolge der Ionenimplantation einer n-dotierten Störstelle zum Bilden der n+-dotierten Source-Region 5 in der p-dotierten Siliziumcarbid-Schicht 22 wird das n-dotierte Störstellenkonzentrationsprofil 32 gebildet, das eine Spitzen- 32a Störstellenkonzentration aufweist, die höher als die der p-dotierten Siliziumcarbid-Schicht 22 in einer relativ seichten Position ist. In dem n-dotierten Störstellenkonzentrationsprofil 32 nimmt die Störstellenkonzentration von der Position der Spitze 32a auf der Drain-Seite über eine vorbestimmte Steigung ab. Ein Teil der Basisvorderseite (der gegenüberliegenden Seite der p-dotierten Siliziumcarbid-Schicht 22 von der Seite der n-dotierten Siliziumcarbid-Schicht 21) bis zu einem Schnittpunkt 30a des n-dotierten Störstellenkonzentrationsprofils 32 und des p-dotierten Störstellenkonzentrationsprofils 31 ist die n+-dotierte Source-Region 5. Die Spitze 32a des n-dotierten Störstellenkonzentrationsprofils 32 ist eine Spitze 5a des Störstellenkonzentrationsprofils der n+-dotierten Source-Region 5.
  • Ferner wird infolge der Ionenimplantation einer p-dotierten Störstelle zum Bilden der hochkonzentrierten Implantationsregion 13 in der p-dotierten Siliziumcarbid-Schicht 22 das p-dotierte Störstellenkonzentrationsprofil 31, das eine Spitzen- 31a Störstellenkonzentration in einer Position aufweist, die tiefer als die Spitze 32a des n-dotierten Störstellenkonzentrationsprofils 32 der Basisvorderseite ist, gebildet. Die Spitze 31a des p-dotierten Störstellenkonzentrationsprofils 31 ist die Spitze 31a des Störstellenkonzentrationsprofils der hochkonzentrierten Implantationsregion 13. Ferner nimmt in dem p-dotierten Störstellenkonzentrationsprofil 31 die Störstellenkonzentration auf der Source-Seite und der Drain-Seite um jeweilige vorbestimmte Steigungen von der Position der Spitze 31a aus in einer glockenförmigen Kurve ab. Zudem nimmt in dem p-dotierten Störstellenkonzentrationsprofil 31 die Störstellenkonzentration an einer Grenzfläche 30b der p-dotierten Siliziumcarbid-Schicht 22 und der n–-dotierten Siliziumcarbid-Schicht 21 stark ab, und die Störstellenkonzentration nimmt um eine vorbestimmte Steigung von der Grenzfläche 30b in Richtung auf die Drain-Seite ab. Die Spitze 31a der Störstellenkonzentration des p-dotierten Störstellenkonzentrationsprofils 31 beträgt beispielsweise 6 × 1017 Atome/cm3.
  • Ein derartiges p-dotiertes Störstellenkonzentrationsprofil 31 wird durch Ausführen der Ionenimplantation einer p-dotierten Störstelle erzielt, um die hochkonzentrierte Implantationsregion 13 zu bilden, nachdem die p-dotierte Siliziumcarbid-Schicht 22, welche die p-dotierte Basisregion 4 bildet, durch Epitaxie gebildet wurde. Wenn die p-dotierte Basisregion 104 nur durch Epitaxie gebildet wird, wie etwa bei der herkömmlichen Struktur (siehe 27), ist die Steuerung der Störstellenkonzentration schwierig, und das p-dotierte Störstellenkonzentrationsprofil 31 wird nicht erzielt. Ein Teil von dem Schnittpunkt 30a des Profils 32 einer n-dotierten Störstellenkonzentration und des p-dotierten Störstellenkonzentrationsprofils 31 bis zu der Grenzfläche 30b der p-dotierten Siliziumcarbid-Schicht 22 und der n–-dotierten Siliziumcarbid-Schicht 21 ist die p-dotierte Basisregion 4. Ein Teil, der auf der Drain-Seite tiefer als die Grenzfläche 30b der p-dotierten Siliziumcarbid-Schicht 22 und der n–-dotierten Siliziumcarbid-Schicht 21 ist, ist die n–-dotierte Siliziumcarbid-Schicht 21, welche die n-dotierte Stromausbreitungsregion 3 und die n–-dotierte Drift-Region 2 bildet.
  • Die Störstellenkonzentration der p-dotierten Siliziumcarbid-Schicht 22, welche die p-dotierte Basisregion 4 bildet, kann beispielsweise bevorzugt in einem Bereich von 1 × 1016 Atomen/cm3 oder mehr bis 2 × 1017 Atome/cm3 oder weniger liegen, da innerhalb dieses Bereichs die gleichen Effekte wie die des obigen Beispiels erzielt werden. Ferner kann die Störstellenkonzentration der Spitze 31a des p-dotierten Störstellenkonzentrationsprofils 31 bevorzugt in einem Bereich von 2 × 1016 Atomen/cm3 oder mehr bis 5 × 1018 Atomen/cm3 oder weniger liegen. Wenn die Spitze 31a der Störstellenkonzentration des p-dotierten Störstellenkonzentrationsprofils 31 eingestellt wird, um höher als die Störstellenkonzentration der p-dotierten Siliziumcarbid-Schicht 22 zu sein, werden die gleichen Effekte wie die des obigen Beispiels erzielt. Obwohl eine Kanallänge L mit 0,6 μm vorausgesetzt wird, ist die Konfiguration nicht darauf eingeschränkt, und die Kanallänge L kann bevorzugt 0,3 μm oder mehr und 1 μm oder weniger betragen. Die Kanallänge L ist eine Länge von dem Schnittpunkt 30a des n-dotierten Störstellenkonzentrationsprofils 32 und des p-dotierten Störstellenkonzentrationsprofils 31 bis zu der Grenzfläche 30b der p-dotierten Siliziumcarbid-Schicht 22 und der n–-dotierten Siliziumcarbid-Schicht 21.
  • Es wird das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben. 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 und 14 sind Querschnittsansichten der Halbleitervorrichtung gemäß der ersten Ausführungsform während der Herstellung. Wie in 3 abgebildet, wird das n+-dotierte Siliziumcarbid-Substrat 1, das die n+-dotierte Drain-Region bildet, vorbereitet. Anschließend wird auf der Vorderseite des n+-dotierten Siliziumcarbid-Substrats 1 die n–-dotierte Siliziumcarbid-Schicht 21a, welche die n–-dotierte Siliziumcarbid-Schicht 21 bildet, durch Epitaxie gebildet. Anschließend werden die ersten p+-dotierten Regionen 11 und die p+-dotierten Regionen (nachstehend p+-dotierte Teilregionen) 12a jeweils selektiv in der Oberflächenschicht der n–-dotierten Siliziumcarbid-Schicht 21a durch Photolithographie und Ionenimplantation einer p-dotierten Störstelle gebildet. Die p+-dotierten Teilregionen 12a sind ein Teil der zweiten p+-dotierten Region 12.
  • Anschließend wird, wie in 4 abgebildet, eine n-dotierte Störstelle in der gesamten n–-dotierten Siliziumcarbid-Schicht 21a, die eine n-dotierte Region (nachstehend n-dotierte Teilregion) 3a in der gesamten Oberflächenschicht der n–-dotierten Siliziumcarbid-Schicht 21a bildet, ionenimplantiert. Die n-dotierte Teilregion 3a ist ein Teil der n-dotierten Stromausbreitungsregion 3. Nun wird die Tiefe der n-dotierten Teilregion 3a tiefer als die ersten p+-dotierten Regionen 11 gemacht, und die gesamte Drain-Seite (die Seite des n+-dotierten Siliziumcarbid-Substrats 1) der ersten p+-dotierten Regionen 11 und die p+-dotierten Teilregionen 12a werden von der n-dotierten Teilregion 3a bedeckt. Ein Teil der n–-dotierten Siliziumcarbid-Schicht 21a, der auf der Drain-Seite weiter entfernt als die n-dotierte Teilregion 3a ist, bildet die n–-dotierte Drift-Region 2. Die Reihenfolge, in der die n-dotierte Teilregion 3a und die ersten p+-dotierten Regionen 11 und die p+-dotierten Teilregionen 12a gebildet werden, kann vertauscht werden. Die Ionenimplantation kann auf Umgebungstemperatur (weniger als 200°C) oder auf einer hohen Temperatur (200°C bis 500°C) erfolgen. Für den Fall einer Ionenimplantation auf Umgebungstemperatur wird eine Resistschicht als Maske verwendet, und für den Fall einer Ionenimplantation auf Hochtemperatur wird eine Oxidschicht als Maske verwendet (das Gleiche gilt für alle nachstehend besprochenen Ionenimplantationen).
  • Wie in 5 abgebildet, wird als Nächstes auf der n–-dotierten Siliziumcarbid-Schicht 21a eine n–-dotierte Siliziumcarbid-Schicht 21b, welche die zuvor beschriebene n–-dotierte Siliziumcarbid-Schicht 21 bildet, durch Epitaxie gebildet. Als Nächstes werden, wie in 6 abgebildet, die p+-dotierten Teilregionen 12b durch Photolithographie und Ionenimplantation einer p-dotierten Störstelle in einem Teil der n–-dotierten Siliziumcarbid-Schicht 21b gegenüber den p+-dotierten Teilregionen 12a bis auf eine Tiefe, welche die p+-dotierten Teilregionen 12a erreicht, selektiv gebildet. Die Breite und die Störstellenkonzentration der p+-dotierten Teilregionen 12b sind beispielsweise im Wesentlichen die gleichen wie die der p+-dotierten Teilregion 12a. Die p+-dotierten Teilregionen 12a, 12b werden in der Tiefenrichtung (senkrechten Richtung) zusammengefügt, wodurch die zweite p+-dotierte Region 12 gebildet wird.
  • Als Nächstes wird, wie in 7 abgebildet, eine n-dotierte Störstelle in der gesamten n–-dotierten Siliziumcarbid-Schicht 21b, die eine n-dotierte Teilregion 3b in der gesamten n–-dotierten Siliziumcarbid-Schicht 21b bildet, bis auf eine Tiefe, welche die n-dotierte Teilregion 3a erreicht, ionenimplantiert. Die Störstellenkonzentration der n-dotierten Teilregion 3b kann im Wesentlichen die gleiche wie die der n-dotierten Teilregion 3a sein. Die n-dotierten Teilregionen 3a, 3b werden in der Tiefenrichtung zusammengefügt, wodurch die n-dotierte Stromausbreitungsregion 3 gebildet wird. Die Reihenfolge, in der die p+-dotierten Teilregionen 12b und die n-dotierte Teilregion 3b gebildet werden, kann vertauscht werden. Als Nächstes wird, wie in 8 abgebildet, die p-dotierte Siliziumcarbid-Schicht 22 durch Epitaxie auf der n–-dotierten Siliziumcarbid-Schicht 21 gebildet. Durch die bisherigen Prozessschritte werden auf dem n+-dotierten Siliziumcarbid-Substrat 1 die n–-dotierte Siliziumcarbid-Schicht 21 und die p-dotierte Siliziumcarbid-Schicht 22 der Reihe nach abgeschieden, wodurch die Siliziumcarbidbasis (Halbleiter-Wafer) 10 gebildet wird.
  • Als Nächstes wird, wie in 9 abgebildet, eine p-dotierte Störstelle in der p-dotierten Siliziumcarbid-Schicht 22 vollständig ionenimplantiert, um die hochkonzentrierte Implantationsregion 13 bis auf die vorbestimmte Dicke t1 auf einer vorbestimmten Tiefe in der p-dotierten Siliziumcarbid-Schicht 22 zu bilden. Dadurch bildet beispielsweise in der p-dotierten Siliziumcarbid-Schicht 22 ein Teil, der auf der Drain-Seite weiter als die hochkonzentrierte Implantationsregion 13 entfernt ist, den ersten p-dotierten Basisteil 4a, und ein Teil, der auf der Source-Seite (der im Verhältnis zu der Seite des n+-dotierten Siliziumcarbid-Substrats 1 gegenüberliegenden Seite) weiter als die hochkonzentrierte Implantationsregion 13 entfernt ist, bildet den zweiten p-dotierten Basisteil 4b. Die p-dotierte Basisregion 4 wird durch die ersten und zweiten p-dotierten Basisteile 4a, 4b und die hochkonzentrierte Implantationsregion 13 gebildet.
  • Als Nächstes wird, wie in 10 abgebildet, durch Photolithographie und Ionenimplantation einer n-dotierten Störstelle die n+-dotierte Source-Region 5 in der Oberflächenschicht der p-dotierten Siliziumcarbid-Schicht 22 selektiv gebildet. Die n+-dotierte Source-Region 5 kann die hochkonzentrierte Implantationsregion 13 kontaktieren. Als Nächstes wird, wie in 11 abgebildet, durch Photolithographie und Ionenimplantation einer p-dotierten Störstelle jede p++-dotierte Kontaktregion 6 in der Oberflächenschicht der p-dotierten Siliziumcarbid-Schicht 22 selektiv gebildet, um die n+-dotierten Source-Regionen 5 zu kontaktieren. Mit anderen Worten werden die n+-dotierten Source-Regionen 5 und die p++-dotierten Kontaktregionen 6 jeweils in dem zweiten p-dotierten Basisteil 4b selektiv gebildet. Die Reihenfolge, in der die n+-dotierte Source-Region 5 und die p++-dotierte Kontaktregion 6 gebildet werden, kann vertauscht werden. Nachdem alle Ionenimplantationen fertiggestellt wurden, erfolgt ein Aktivierungstempern. Die Temperatur des Aktivierungstemperns kann beispielsweise bevorzugt bei 1500°C bis 1900°C liegen. Beim Aktivierungstempern ist beispielsweise die Bildung einer Kohlenstoff-(C)Schicht an der Oberfläche durch Zerstäuben, usw. und Tempern erwünscht.
  • Als Nächstes wird, wie in 12 abgebildet, durch Photolithographie und Ätzen jeder Graben 7 gebildet, um in die n+-dotierte Source-Region 5, die ersten und zweiten p-dotierten Basisteile 4a, 4b und die hochkonzentrierte Implantationsregion 13 einzudringen, um die entsprechende erste p+-dotierte Region 11 in der n-dotierten Stromausbreitungsregion 3 zu erreichen. Als Maske bei der Grabenbildung wird eine Oxidschicht verwendet. Ferner können nach dem Grabenätzen ein isotropes Ätzen zum Entfernen von Schäden an den Gräben 7, ein Wasserstoff-Tempern zum Abrunden der Ecken eines offenen Teils der Gräben 7 und des Bodens der Gräben usw. erfolgen. Es kann sein, dass nur eines von dem isotropen Ätzen und dem Wasserstoff-Tempern ausgeführt wird. Alternativ kann, nachdem das isotrope Ätzen ausgeführt wurde, das Wasserstoff-Tempern erfolgen. Als Nächstes wird, wie in 13 abgebildet, die Gate-Isolierschicht 8 entlang der Vorderseite (der Oberfläche der p-dotierten Siliziumcarbid-Schicht 22) der Siliziumcarbidbasis 10 und einer Innenwand jedes der Gräben 7 gebildet. Als Nächstes kann beispielsweise Polysilizium (Poly-Si) abgeschieden und geätzt werden, um in den Gräben 7 eingebettet zu werden, wodurch das Polysilizium in den Gräben 7 bleibt, um die Gate-Elektrode 9 zu bilden. In diesem Fall können ein Ätzen und das Ätzen, um das Polysilizium auf einer Innenseite von einem Basisoberflächenteil zu lassen, erfolgen; es können ein Strukturieren und Ätzen erfolgen, so dass das Polysilizium aus dem Basisoberflächenteil vorsteht.
  • Als Nächstes wird, wie in 14 abgebildet, die Zwischenlagenisolierschicht 14 auf der gesamten Vorderseite der Siliziumcarbidbasis 10 gebildet, um die Gate-Elektrode 9 zu bedecken. Die Zwischenlagenisolierschicht 14 wird beispielsweise durch ein undotiertes Silikatglas (NSG), ein Phosphosilikatglas (PSG), ein Borphosphosilikatglas (BPSG), ein Hochtemperatur-Oxid (HTO) oder eine Kombination davon gebildet. Als Nächstes werden die Zwischenlagenisolierschicht 14 und die Gate-Isolierschicht 8 strukturiert, und es werden Kontaktlöcher gebildet, welche die n+-dotierte Source-Region 5 und die p++-dotierte Kontaktregion 6 freilegen. Als Nächstes wird das Sperrmetall 15 gebildet und strukturiert, um die Zwischenlagenisolierschicht 14 zu bedecken, und die n+-dotierte Source-Region 5 und die p++-dotierte Kontaktregion 6 werden wieder freigelegt. Als Nächstes wird die Source-Elektrode 16 gebildet, um die n+-dotierte Source-Region 5 und die p++-dotierte Kontaktregion 6 zu kontaktieren. Die Source-Elektrode 16 kann derart gebildet sein, dass sie das Sperrmetall 15 bedeckt; die Source-Elektrode 16 kann derart gebildet sein, dass sie nur in dem Kontaktloch zurückbleibt.
  • Als Nächstes wird die Source-Kontaktfläche 17 derart gebildet, das sie in dem Kontaktloch eingebettet ist. Ein Teil einer Metallschicht, die abgeschieden wird, um die Source-Kontaktfläche 17 zu bilden, kann als Gate-Kontaktfläche verwendet werden. In der Rückseite des n+-dotierten Siliziumcarbid-Substrats 1 wird eine Metallschicht aus einer Nickel-(Ni)Schicht, einer Titan-(Ti)Schicht usw. in einem Kontaktteil der Drain-Elektrode 18 unter Verwendung von Aufstäuben gebildet. Die Metallschicht kann eine Kombination von gestapelten Ni-Schichten, Ti-Schichten sein. Anschließend erfolgt ein Tempern, wie etwa schnelles thermisches Tempern (RTA), um die Metallschicht in ein Silicid umzuwandeln und einen Stromübergang zu bilden. Anschließend wird beispielsweise eine dicke Schicht, wie etwa eine gestapelte Schicht, durch aufeinanderfolgendes Stapeln einer Ti-Schicht, einer Ni-Schicht und einer Gold-(Au)Schicht durch Elektronenstrahl-(EB)Abscheidung usw. gebildet, um die Drain-Elektrode 18 zu bilden.
  • Bei der zuvor beschriebenen Epitaxie und Ionenimplantation können als n-dotierte Störstelle (n-Typ-Dotierstoff) beispielsweise Stickstoff (N) und/oder Phosphor (P) verwendet werden, die im Verhältnis zu Siliziumcarbid, Arsen (As), Antimon (Sb) usw. n-dotiert sind. Als p-dotierte Störstelle (p-Dotierstoff) kann bzw. können beispielsweise Bor (B) und/oder Aluminium (Al) verwendet werden, die im Verhältnis zu Siliziumcarbid, Gallium (Ga), Indium (In), Thallium (Tl) usw. p-dotiert sind. Somit ist der in 1 abgebildete MOSFET fertiggestellt.
  • Wie zuvor beschrieben, generiert gemäß der ersten Ausführungsform die Bildung der hochkonzentrierten Implantationsregion durch Ionenimplantation in der p-dotierten Basisregion, die durch Epitaxie gebildet wird, das glockenförmige Störstellenkonzentrationsprofil, bei dem die Störstellenkonzentration in der p-dotierten Basisregion in der Tiefenrichtung unterschiedlich ist. Zudem generiert die Bildung der hochkonzentrierten Implantationsregion durch Ionenimplantation in der p-dotierten Basisregion eine unvollständige Kristallstrukturstörung in der p-dotierten Basisregion. Dadurch kann im Vergleich zu dem Störstellenkonzentrationsprofil in der Tiefenrichtung für den Fall einer Struktur, die nur durch eine Halbleiterschicht gebildet wird, wie etwa eine herkömmliche Struktur (siehe 25A, 25B und 25C), der Kriechstrom zwischen dem Drain und der Source stärker reduziert werden als für den Fall der einheitlichen p-dotierten Basisregion. Daher können für eine Produkteinheit, die alle Produkte (Halbleiter-Chips) umfasst, die in einem vorbestimmten Zeitraum als eine einzige Einheit herzustellen sind, defekte Chips, die Kriechstromdefekte zwischen Drain und Source aufweisen, reduziert werden, und die Ausbeute kann gesteigert werden. Alle Produkte, die innerhalb eines vorbestimmten Zeitraums hergestellt werden sollen, sind alle Produkte, die innerhalb eines Zeitraums zum Fertigstellen aller Herstellungsprozesse in der Halbleiter-Wafer-Oberfläche in jedem Chargenprozess des Herstellungsprozesses und den Zwischenchargenprozessen herzustellen sind. In einem Chargenprozess des Herstellungsprozesses und den Zwischenchargenprozessen umfassen die negativen Auswirkungen, die gemäß der Produkteinheit vorkommen, beispielsweise den Zustand der Betriebsmittel, sowie die negativen Auswirkungen infolge von Eigenschaftsschwankungen, die durch die Charge der Halbleiter-Wafer verursacht werden. Wenn ferner die Produkteinheit alle herzustellenden Produkte umfasst, die nur in der Oberfläche des Halbleiter-Wafers vorhanden sind, kann die Ausbeute weiter gesteigert werden.
  • Des Weiteren wird im Allgemeinen, obwohl je kleiner die Variationen der Trägerdichte des Kanals sind, desto kleiner die Variationen der Gate-Schwellenspannung gemacht werden können, bei der Epitaxie des Siliziumcarbids die Steuerung der Störstellenkonzentration schwierig, und die Variationen der Trägerdichte des Kanals nehmen zu. Daher sind in einer herkömmlichen Struktur (siehe 27), die durch eine p-dotierte Basisregion aus nur einer Halbleiterschicht konfiguriert ist, die Variationen der Trägerdichte des Kanals und der Gate-Schwellenspannung groß. Dagegen ist gemäß der ersten Ausführungsform durch die Bildung der hochkonzentrierten Implantationsregion in der p-dotierten Basisregion die Variation der Gate-Schwellenspannung durch die Variation der Störstellenkonzentration der hochkonzentrierten Implantationsregion, die eine höhere Störstellenkonzentration als die p-dotierte Basisregion aufweist, ratenbegrenzt. Eine Abweichung der Störstellenkonzentration der hochkonzentrierten Implantationsregion, die durch Ionenimplantation gebildet wird, ist viel geringer als die Variation der Störstellenkonzentration einer Region, die nur durch Epitaxie gebildet wird. Daher kann durch die Bildung der hochkonzentrierten Implantationsregion in der p-dotierten Basisregion die Variation der Gate-Schwellenspannung kleiner gemacht werden als die der herkömmlichen Struktur, die durch eine p-dotierte Basisregion konfiguriert ist, die nur durch Epitaxie gebildet wird. Ferner dient gemäß der ersten Ausführungsform die p-dotierte Siliziumcarbid-Schicht, die durch Epitaxie gebildet wird, als p-dotierte Basisregion, wodurch ein Kanal mit günstiger Kristallinität aus den Merkmalen der Halbleiterschicht erzielt wird und ein geringerer Einschaltwiderstand infolge einer hohen Trägerbeweglichkeit ermöglicht wird.
  • Ferner werden gemäß der ersten Ausführungsform, selbst wenn eine handelsübliche Siliziumcarbidbasis verwendet wird, auf der eine p-dotierte Siliziumcarbid-Schicht durch Epitaxie auf einem n-dotierten Siliziumcarbid-Substrat gebildet wird, um zu der p-dotierten Basisregion zu werden, durch Bilden der hochkonzentrierten Implantationsregion durch Ionenimplantation in der p-dotierten Basisregion die gleichen zuvor beschriebenen Effekte erzielt.
  • Es wird ein Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform beschrieben. 15, 16 und 17 sind Querschnittsansichten der Halbleitervorrichtung gemäß der zweiten Ausführungsform während der Herstellung. Die Struktur der Halbleitervorrichtung gemäß der zweiten Ausführungsform ist die gleiche wie die der ersten Ausführungsform (siehe 1 und 2). Das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform unterscheidet sich von dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform durch den Prozess zum Bilden der p-dotierten Basisregion 4. Insbesondere wird die Epitaxie der p-dotierten Siliziumcarbid-Schicht 22 (22a, 22b), welche die p-dotierte Basisregion 4 bildet, in zwei Behandlungen getrennt, die sich über den Ionenimplantationsprozess zum Bilden der hochkonzentrierten Implantationsregion 13 erstrecken.
  • Insbesondere wird zuerst ähnlich wie bei der ersten Ausführungsform das n+-dotierte Siliziumcarbid-Substrat 1 vorbereitet und die Prozesse bis zum Bildungsprozess der n-dotierten Stromausbreitungsregion 3 werden der Reihe nach ausgeführt (siehe 3 bis 7). Als Nächstes wird, wie in 15 abgebildet, eine p-dotierte Siliziumcarbid-Schicht (zweite Halbleiterschicht) 22a, die zu der zuvor beschriebenen p-dotierten Siliziumcarbid-Schicht 22 wird, auf der n–-dotierten Siliziumcarbid-Schicht (der ersten Halbleiterschicht) 21 durch Epitaxie gebildet. Die Dicke der p-dotierten Siliziumcarbid-Schicht 22a ist die gleiche Dicke wie die Gesamtdicke des ersten p-dotierten Basisteils 4a und der hochkonzentrierten Implantationsregion 13. Als Nächstes wird, wie in 16 abgebildet, eine p-dotierte Störstelle in der gesamten p-dotierten Siliziumcarbid-Schicht 22a ionenimplantiert, und die hochkonzentrierte Implantationsregion 13, welche die vorbestimmte Dicke t1 aufweist, wird in der gesamten Oberflächenschicht der p-dotierten Siliziumcarbid-Schicht 22a gebildet. Ein Teil der p-dotierten Siliziumcarbid-Schicht 22a, der auf der Drain-Seite weiter als die hochkonzentrierte Implantationsregion 13 entfernt ist, wird zum ersten p-dotierten Basisteil 4a. Nun kann ein Teil der p-dotierten Siliziumcarbid-Schicht 22a, der weiter auf der Source-Seite als die hochkonzentrierte Implantationsregion 13 entfernt ist und der zum zweiten p-dotierten Basisteil 4b wird, ebenfalls gebildet werden.
  • Als Nächstes wird, wie in 17 abgebildet, auf der p-dotierten Siliziumcarbid-Schicht 22a (d. h. auf der hochkonzentrierten Implantationsregion 13) eine p-dotierte Siliziumcarbid-Schicht (dritte Halbleiterschicht) 22b, die zu der zuvor beschriebenen p-dotierten Siliziumcarbid-Schicht 22 wird, durch Epitaxie gebildet. Die p-dotierte Siliziumcarbid-Schicht 22b wird zum zweiten p-dotierten Basisteil 4b. Obwohl die p-dotierte Siliziumcarbid-Schicht 22 nur durch Epitaxie gebildet wird und ein einheitliches Störstellenkonzentrationsprofil in der Tiefenrichtung ähnlich wie die erste Ausführungsform aufweist, ist dies nun ausreichend, vorausgesetzt die hochkonzentrierte Implantationsregion 13 weist die Spitze 13a der Störstellenkonzentration auf. Wenn die p-dotierte Siliziumcarbid-Schicht 22b durch Epitaxie gebildet wird, kann die Störstellenkonzentration gesteuert werden, und ein Störstellenkonzentrationsprofil, für das die Störstellenkonzentration über eine vorbestimmte Steigung in der Tiefenrichtung zunimmt, kann gebildet werden. Dadurch wird die p-dotierte Basisregion 4, die aus den ersten und zweiten p-dotierten Basisteilen 4a, 4b und der hochkonzentrierten Implantationsregion 13 besteht, gebildet.
  • Ferner wird durch die bisherigen Prozesse die Siliziumcarbidbasis (Halbleiter-Wafer) 10 gebildet, in der die n–-dotierte Siliziumcarbid-Schicht 21 und die p-dotierte Siliziumcarbid-Schicht 22 nacheinander auf der n+-dotierten Siliziumcarbid-Substrat 1 abgeschieden werden. Anschließend werden ähnlich wie bei der ersten Ausführungsform die Prozesse, die den Bildungsprozess der n+-dotierten Source-Region 5 umfassen, und die nachfolgenden Prozesse der Reihe nach ausgeführt (siehe 10 bis 14), wodurch der in 1 abgebildete MOSFET fertiggestellt ist.
  • Wie zuvor beschrieben, können gemäß der zweiten Ausführungsform die gleichen Effekte wie die der ersten Ausführungsform erzielt werden. Ferner entstehen herkömmlicherweise beim Ausführen der Ionenimplantation, so dass die Störstelle eine tiefe Position gegenüber der Oberfläche der Ionenimplantation erreicht, beispielsweise dadurch Probleme, dass spezielle Betriebsmittel notwendig sind, die zur Ionenimplantation (Mega-Implantation) durch hohe Beschleunigungsenergie fähig sind, dass die Ionenimplantation langwierig ist, usw. Gemäß der zweiten Ausführungsform wird die Epitaxie dagegen in mehrere Behandlungen unterteilt und ausgeführt und basierend auf der Dicke jeder p-dotierten Siliziumcarbid-Schicht kann die Tiefe der Position der hochkonzentrierten Implantationsregion frei bestimmt werden. Dadurch kann ohne die Verwendung von speziellen Betriebsmitteln, die zur Mega-Implantation fähig sind, eine hochkonzentrierte Implantationsregion in der Basisregion auf einer tiefen Position gegenüber der Seite der Basisvorderseite gebildet werden.
  • Es wird die Struktur der Halbleitervorrichtung gemäß einer dritten Ausführungsform beschrieben. 18 ist eine Querschnittsansicht einer Struktur der Halbleitervorrichtung gemäß der dritten Ausführungsform. Die Halbleitervorrichtung gemäß der dritten Ausführungsform unterscheidet sich von der Halbleitervorrichtung gemäß der ersten Ausführungsform dadurch, dass die ersten und zweiten p+-dotierten Regionen 11, 12 auf einer Tiefe bereitgestellt werden, die weiter auf der Drain-Seite als die Grenzfläche der n-dotierten Stromausbreitungsregion 3 und der n–-dotierten Drift-Region 2 liegt.
  • Insbesondere dringt die erste p+-dotierte Region 11 in die n-dotierte Stromausbreitungsregion 3 vom Boden des Grabens 7 aus in der Tiefenrichtung ein und steht in die n–-dotierte Drift-Region 2 vor. Die zweite p+-dotierte Region 12 dringt in die n-dotierte Stromausbreitungsregion 3 von der Grenzfläche der p-dotierten Basisregion 4 und der n-dotierten Stromausbreitungsregion 3 aus in der Tiefenrichtung ein und steht in die n–-dotierte Drift-Region 2 vor. Die Tiefe der Position der Drain-Seitenenden der ersten und zweiten p+-dotierten Regionen 11, 12 kann die gleiche wie die der Grenzfläche der n-dotierten Stromausbreitungsregion 3 und der n–-dotierten Drift-Region 2 sein.
  • Das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der dritten Ausführungsform ist ausreichend, um bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform die Tiefe der ersten p+-dotierten Region 11 und die Tiefe der p+-dotierten Teilregion 12a, die zu einem Teil der zweiten p+-dotierten Region 12 wird, tiefer als die n-dotierte Teilregion 3a, die zu einem Teil der n-dotierten Stromausbreitungsregion 3 wird, zu machen.
  • Wie zuvor beschrieben, können gemäß der dritten Ausführungsform unabhängig von. den Tiefen der ersten und zweiten p+-dotierten Regionen die gleichen Effekte wie die der ersten und zweiten Ausführungsformen erzielt werden.
  • Es wird die Halbleitervorrichtung gemäß einer vierten Ausführungsform beschrieben. Die Struktur der Halbleitervorrichtung gemäß der vierten Ausführungsform ist die gleiche wie die der ersten Ausführungsform (siehe 1). Bei der Halbleitervorrichtung gemäß der vierten Ausführungsform unterscheidet sich ein p-dotiertes Störstellenkonzentrationsprofil 41 der hochkonzentrierten Implantationsregion 13 von der Störstellenkonzentration bei der Halbleitervorrichtung gemäß der ersten Ausführungsform. Insbesondere weist das p-dotierte Störstellenkonzentrationsprofil 41 zwei Gaußsche Verteilungsformen auf, die durch zwei Ionenimplantationsbehandlungen einer p-dotierten Störstelle gebildet werden (siehe 19).
  • Insbesondere weist die hochkonzentrierte Implantationsregion 13 das p-dotierte Störstellenkonzentrationsprofil 41 auf, in dem die Konzentrationsunterschiede in der Tiefenrichtung zwei glockenförmige Kurven an den Spitzen 13b, 13c bilden, wo die Störstellenkonzentration höher als die der p-dotierten Siliziumcarbid-Schicht 22 ist, welche die p-dotierte Basisregion 4 bildet. Mit anderen Worten weist das p-dotierte Störstellenkonzentrationsprofil 41 die Spitzen 13b, 13c in der p-dotierten Basisregion 4 auf, und von den jeweiligen Positionen der Spitzen 13b, 13c aus nimmt die Störstellenkonzentration über jeweilige vorbestimmte Steigungen auf beiden Seiten (der Source-Seite und der Drain-Seite) der Basis ab. Die Tiefen der Positionen der Tiefenspitzen 13b, 13c der hochkonzentrierten Implantationsregion 13 ist bevorzugt die gleiche Tiefe wie die der Spitze 13a bei der ersten Ausführungsform.
  • Als Nächstes wird das p-dotierte Störstellenkonzentrationsprofil 41, das sich aus der Ionenimplantation einer p-dotierten Störstelle zum Bilden der hochkonzentrierten Implantationsregion 13 ergibt, ausführlich beschrieben. 19 ist ein Kennlinienfeld, welches das Störstellenkonzentrationsprofil an der Schnittlinie A–A' in 1 für den Fall der Halbleitervorrichtung gemäß der vierten Ausführungsform abbildet. 19 bildet das p-dotierte Störstellenkonzentrationsprofil 41 für den Fall ab, bei dem die Tiefe der Position einer Spitze 41b der hochkonzentrierten Implantationsregion 13 die Tiefe der Position der Grenzfläche der n+-dotierten Source-Region 5 und der p-dotierten Basisregion 4 ist, die hochkonzentrierte Implantationsregion 13 die n+-dotierte Source-Region 5 und die p++-dotierte Kontaktregion 6 kontaktiert, und der zweite p-dotierte Basisteil 4b nicht bereitgestellt wird. Dabei ist von den Spitzen 41b, 41c der hochkonzentrierten Implantationsregion 13 die Spitze 41b diejenige, für welche die Tiefe der Position derselben nahe an der n+-dotierten Source-Region 5 liegt.
  • Nachstehend werden bei der Beschreibung von 19 Teile, die sich mit Beschreibung von 2 decken, ausgelassen. In 19 ist die waagerechte Achse die Tiefe von der Basisvorderseite aus, und die senkrechte Achse ist die Störstellenkonzentration. Zusätzlich zu dem p-dotierten Störstellenkonzentrationsprofil 41, das sich aus der Ionenimplantation einer p-dotierten Störstelle zum Bilden der hochkonzentrierten Implantationsregion 13 ergibt, bildet 19 ein n-dotiertes Störstellenkonzentrationsprofil 42 ab, das sich aus der Ionenimplantation einer n-dotierten Störstelle zum Bilden der n+-dotierten Source-Region 5 ergibt. Durch die Ionenimplantation einer n-dotierten Störstelle zum Bilden der n+-dotierten Source-Region 5 wird das n-dotierte Störstellenkonzentrationsprofil 42 in der p-dotierten Siliziumcarbid-Schicht 22 gebildet. Ein Teil von der Basisvorderseite bis zu einem Schnittpunkt 40a des n-dotierten Störstellenkonzentrationsprofils 42 und des p-dotierten Störstellenkonzentrationsprofils 41 ist die n+-dotierte Source-Region 5.
  • Ferner wird durch die Ionenimplantation einer p-dotierten Störstelle zum Bilden der hochkonzentrierten Implantationsregion 13 das p-dotierte Störstellenkonzentrationsprofil 41, das die Spitzen 41b, 41c der Störstellenkonzentration an Positionen aufweist, die gegenüber der Basisvorderseite tiefer als eine Spitze 42a des n-dotierten Störstellenkonzentrationsprofils 42 sind, in der p-dotierten Siliziumcarbid-Schicht 22 gebildet. Die Spitzen 41b, 41c des p-dotierten Störstellenkonzentrationsprofils 41 sind jeweils die Spitzen 13b, 13c des Störstellenkonzentrationsprofils der hochkonzentrierten Implantationsregion 13. Ferner nimmt in dem p-dotierten Störstellenkonzentrationsprofil 41 die Störstellenkonzentration in einer glockenförmigen Kurve von den Positionen der Spitzen 41b, 41c aus um jeweilige vorbestimmte Steigungen auf der Source-Seite und der Drain-Seite ab. Zudem nimmt in dem p-dotierten Störstellenkonzentrationsprofil 41, die Störstellenkonzentration an einer Grenzfläche 40b der p-dotierten Siliziumcarbid-Schicht 22 und der n–-dotierten Siliziumcarbid-Schicht 21 stark ab, und die Störstellenkonzentration nimmt von der Grenzfläche 40b in Richtung der Drain-Seite um eine vorbestimmte Steigung ab.
  • Ein derartiges p-dotiertes Störstellenkonzentrationsprofil 41 wird durch Ausführen der Ionenimplantation einer p-dotierten Störstelle ähnlich wie bei dem p-dotierten Störstellenkonzentrationsprofil 31 erzielt und wird nicht nur durch Epitaxie erzielt. Ferner weisen die Störstellenkonzentration der p-dotierten Siliziumcarbid-Schicht 22 und die Störstellenkonzentration der Spitzen 41b, 41c des p-dotierten Störstellenkonzentrationsprofils 41 bevorzugt die gleichen Werte wie jeweils die der Störstellenkonzentration der p-dotierten Siliziumcarbid-Schicht 22 der ersten Ausführungsform und der Spitze 31a des p-dotierten Störstellenkonzentrationsprofils 31 auf. Ferner kann bei der vierten Ausführungsform, obwohl ein Fall gegeben ist, bei dem das p-dotierte Störstellenkonzentrationsprofil 41 die Spitzen 41b, 41c aufweist, das p-dotierte Störstellenkonzentrationsprofil 41 mehr als zwei Spitzen aufweisen.
  • Es wird das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform beschrieben. Das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform unterscheidet sich von dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform durch den Prozess zum Bilden der hochkonzentrierten Implantationsregion 13. Insbesondere wird bei dem Ionenimplantationsprozess zum Bilden der hochkonzentrierten Implantationsregion 13 die Ionenimplantation in zwei Behandlungen unterteilt und ausgeführt.
  • Insbesondere wird zuerst, ähnlich wie bei der ersten Ausführungsform, das n+-dotierte Siliziumcarbid-Substrat 1 vorbereitet, und die Prozesse bis zu dem Bildungsprozess der p-dotierten Siliziumcarbid-Schicht 22 werden der Reihe nach ausgeführt (siehe 3 bis 8). Als Nächstes wird eine p-dotierte Störstelle durch zwei Ionenimplantationsbehandlungen in die gesamte p-dotierte Siliziumcarbid-Schicht 22 implantiert, um die hochkonzentrierte Implantationsregion 13 bis auf die vorbestimmte Dicke t1 auf einer vorbestimmten Tiefe in der p-dotierten Siliziumcarbid-Schicht 22 zu bilden (siehe 9). Diese Ionenimplantation führt eine Ionenimplantation durch verschiedene Beschleunigungsspannungen aus und erfolgt derart, dass eine Ionensorte auf verschiedenen Tiefen in der p-dotierten Siliziumcarbid-Schicht 22 implantiert wird. Beispielsweise wird bei der ersten Ionenimplantation die Beschleunigungsspannung angepasst, um die Ionensorte auf einer Tiefe zu implantieren, die der Spitze 41b des p-dotierten Störstellenkonzentrationsprofils 41 entspricht. Ferner wird bei der zweiten Ionenimplantation die Beschleunigungsspannung angepasst, um die Ionensorte auf einer Tiefe zu implantieren, die der Spitze 41c des p-dotierten Störstellenkonzentrationsprofils 41 entspricht. Die Reihenfolge der Beschleunigungsspannungen kann umgekehrt werden. Mit anderen Worten kann bei der ersten Ionenimplantation die Beschleunigungsspannung derart angepasst werden, dass die Ionensorte auf einer Tiefe implantiert wird, die der Spitze 41c entspricht, und bei der Ionenimplantation kann die Beschleunigungsspannung derart angepasst werden, dass die Ionensorte auf einer Tiefe implantiert wird, die der Spitze 41b entspricht. Dadurch wird beispielsweise in der p-dotierten Siliziumcarbid-Schicht 22 ein Teil, der weiter auf der Drain-Seite als die hochkonzentrierte Implantationsregion 13 liegt, zu dem zuvor beschriebenen ersten p-dotierten Basisteil 4a, und ein Teil, der weiter auf der Source-Seite (der gegenüberliegenden Seite im Verhältnis zu der Seite des n+-dotierten Siliziumcarbid-Substrats 1) als die hochkonzentrierte Implantationsregion 13 liegt, wird zu dem zuvor beschriebenen zweiten p-dotierten Basisteil 4b. Die p-dotierte Basisregion 4 wird durch die ersten und zweiten p-dotierten Basisteile 4a, 4b und die hochkonzentrierte Implantationsregion 13 gebildet. Ferner kann, obwohl hier die hochkonzentrierte Implantationsregion 13 durch zwei Ionenimplantationsbehandlungen gebildet wird, die hochkonzentrierte Implantationsregion 13 durch mehr als zwei Ionenimplantationsbehandlungen gebildet werden. Des Weiteren kann die hochkonzentrierte Implantationsregion 13, die das p-dotierte Störstellenkonzentrationsprofil 41 aufweist, durch Ionenimplantieren mehrerer Arten von unterschiedlichen p-dotierten Ionensorten gebildet werden.
  • Anschließend werden ähnlich wie bei der ersten Ausführungsform der Bildungsprozess der n+-dotierten Source-Region 5 und die Prozesse danach der Reihe nach ausgeführt (siehe 10 bis 14), wodurch der MOSFET gemäß der vierten Ausführungsform fertiggestellt wird.
  • Wie zuvor beschrieben, können gemäß der vierten Ausführungsform die gleichen Effekte wie die der ersten Ausführungsform erzielt werden. Bei der vierten Ausführungsform kann, obwohl die hochkonzentrierte Implantationsregion 13 der ersten Ausführungsform durch zwei Ionenimplantationsbehandlungen gebildet wird, die hochkonzentrierte Implantationsregion 13 der zweiten Ausführungsform und der dritten Ausführungsform durch zwei Ionenimplantationsbehandlungen gebildet werden. Auch in diesen Fällen können die gleichen Effekte wie die der zweiten Ausführungsform und der dritten Ausführungsform erzielt werden.
  • Es wird die Halbleitervorrichtung gemäß einer fünften Ausführungsform beschrieben. Die Struktur der Halbleitervorrichtung gemäß der fünften Ausführungsform ist die gleiche wie die der ersten Ausführungsform (siehe 1). Bei der Halbleitervorrichtung gemäß der fünften Ausführungsform unterscheidet sich ein p-dotiertes Störstellenkonzentrationsprofil 51 der hochkonzentrierten Implantationsregion 13 von der Störstellenkonzentration in der Halbleitervorrichtung gemäß der ersten Ausführungsform. Insbesondere weist das p-dotierte Störstellenkonzentrationsprofil 51 zwei Gaußsche Verteilungsformen auf, die durch zwei Behandlungen der Ionenimplantation einer p-dotierten Störstelle ähnlich wie bei der vierten Ausführungsform gebildet werden (siehe 20).
  • 20 ist ein Kennlinienfeld, welches das Störstellenkonzentrationsprofil an der Schnittlinie A–A' in 1 für den Fall der Halbleitervorrichtung gemäß der fünften Ausführungsform abbildet. In 20 sind das p-dotierte Störstellenkonzentrationsprofil 51, ein n-dotiertes Störstellenkonzentrationsprofil 52, die Spitzen 51b, 51c, ein Schnittpunkt 50a und eine Grenzfläche 50b jeweils die gleichen wie das p-dotierte Störstellenkonzentrationsprofil 41, das n-dotierte Störstellenkonzentrationsprofil 42, die Spitzen 41b, 41c, der Schnittpunkt 40a und die Grenzfläche 40b in 19, und daher entfällt ihre Beschreibung.
  • Obwohl in dem p-dotierten Störstellenkonzentrationsprofil 41 die Störstellenkonzentration an der Grenzfläche 40b stark abnimmt, nimmt in dem p-dotierten Störstellenkonzentrationsprofil 51 die Störstellenkonzentration von der Position der Spitze 51c auf der Drain-Seite aus um eine vorbestimmte Steigung ab. Ferner ist die Spitze 51b auf der Source-Seite ein Faktor, der die Gate-Schwellenspannung Vth bestimmt, und je höher die Störstellenkonzentration der Spitze 51b ist, desto mehr kann die Gate-Schwellenspannung Vth angehoben (erhöht) werden. Die Spitze 51c der Drain-Seite ist ein Faktor, der die Kurzkanaleffekte bestimmt, und je näher die Position der Spitze 51c an der n-dotierten Stromausbreitungsregion 3 liegt, desto mehr können die Kurzkanaleffekte unterdrückt werden.
  • Als Nächstes wird das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der fünften Ausführungsform beschrieben. Bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der fünften Ausführungsform unterscheiden sich die Prozesse zum Bilden des ersten p-dotierten Basisteils 4a, des zweiten p-dotierten Basisteils 4b und der hochkonzentrierten Implantationsregion 13 von denen des Verfahrens zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform. Insbesondere wird anstelle des Bildens der p-dotierten Siliziumcarbid-Schicht 22 durch Epitaxie eine n-dotierte Siliziumcarbid-Schicht 22' durch Epitaxie gebildet. Durch Ionenimplantation einer p-dotierten Störstelle in die n-dotierte Siliziumcarbid-Schicht 22' werden der erste p-dotierte Basisteil 4a, der zweite p-dotierte Basisteil 4b und die hochkonzentrierte Implantationsregion 13 durch Rückkehr zum p-Leitfähigkeitstyp gebildet.
  • Insbesondere wird zuerst, ähnlich wie bei der ersten Ausführungsform, das n+-dotierte Siliziumcarbid-Substrat 1 vorbereitet, und die Prozesse bis zum Bildungsprozess der n-dotierten Stromausbreitungsregion 3 werden der Reihe nach ausgeführt (siehe 3 bis 7). Als Nächstes wird die n-dotierte Siliziumcarbid-Schicht 22' durch Epitaxie auf der n–-dotierten Siliziumcarbid-Schicht 21 gebildet. Die n-dotierte Siliziumcarbid-Schicht 22' wird in der gleichen Position wie die p-dotierte Siliziumcarbid-Schicht 22 gebildet und ist daher nicht abgebildet. Durch die bisherigen Prozesse wird die Siliziumcarbid-Basis (Halbleiter-Wafer) 10 gebildet, in der die n–-dotierte Siliziumcarbid-Schicht 21 und die n-dotierte Siliziumcarbid-Schicht 22' der Reihe nach auf dem n+-dotierten Siliziumcarbid-Substrat 1 abgeschieden werden (siehe 8).
  • Als Nächstes wird eine p-dotierte Störstelle durch zwei Ionenimplantationsbehandlungen in die gesamte n-dotierte Siliziumcarbid-Schicht 22' implantiert, um die hochkonzentrierte Implantationsregion 13, welche die vorbestimmte Dicke t1 aufweist, auf einer vorbestimmten Tiefe in der n-dotierten Siliziumcarbid-Schicht 22' zu bilden (siehe 9). Diese Ionenimplantation wird durch das gleiche Verfahren wie bei der vierten Ausführungsform ausgeführt. Bei der fünften Ausführungsform ist jedoch die Störstellendosis, die bei der Ionenimplantation verwendet wird, um die n-dotierte Siliziumcarbid-Schicht 22' zu dem p-Leitfähigkeitstyp zurückzubringen, größer als die bei der vierten Ausführungsform. Die Dicke der n-dotierten Siliziumcarbid-Schicht 22' ist die Summe der Kanallänge L und der Dicke der n+-dotierten Source-Region 5 (ungefähr 0,3 μm oder mehr und 0,5 μm oder weniger). Daher wird die n-dotierte Siliziumcarbid-Schicht 22' zu dem p-Leitfähigkeitstyp zurückgebracht und wird durch das Überlappen der beiden p-dotierten Regionen, die durch die beiden Ionenimplantationsbehandlungen auf verschiedenen Implantationstiefen gebildet werden, zu der p-dotierten Siliziumcarbid-Schicht 22. In der p-dotierten Siliziumcarbid-Schicht 22 wird ein Teil, der weiter auf der Drain-Seite als die hochkonzentrierte Implantationsregion 13 liegt, zu dem zuvor beschriebenen ersten p-dotierten Basisteil 4a, und ein Teil, der weiter auf der Source-Seite als die hochkonzentrierte Implantationsregion 13 liegt (der gegenüberliegenden Seite im Verhältnis zu der Seite des n+-dotierten Siliziumcarbid-Substrats 1), wird zu dem zuvor beschriebenen zweiten p-dotierten Basisteil 4b. Die p-dotierte Basisregion 4 wird durch die ersten und zweiten p-dotierten Basisteile 4a, 4b und die hochkonzentrierte Implantationsregion 13 gebildet. Ferner kann, ähnlich wie bei der vierten Ausführungsform, die Bildung durch mehr als zwei Ionenimplantationsbehandlungen erfolgen. Das p-dotierte Störstellenkonzentrationsprofil 51 kann ein Profil sein, das annähernd ein Kastenprofil ist (einheitliches Störstellenkonzentrationsprofil in der Tiefenrichtung), und die Anzahl der Ionenimplantationsbehandlungen kann beispielsweise bevorzugt in einem Bereich von 2 bis 5 liegen. In diesem Fall wird bzw. werden in dem p-dotierten Störstellenkonzentrationsprofil 51 eine oder mehrere Spitzen zwischen der Spitze 51b auf der Source-Seite und der Spitze 51c auf der Drain-Seite gebildet. Ferner kann, ähnlich wie bei der vierten Ausführungsform, die hochkonzentrierte Implantationsregion 13, die das p-dotierte Störstellenkonzentrationsprofil 51 aufweist, durch Ionenimplantieren mehrerer Arten von verschiedenen p-dotierten Ionensorten gebildet werden.
  • Anschließend werden, ähnlich wie bei der ersten Ausführungsform, der Bildungsprozess der n+-dotierten Source-Region 5 und die Prozesse danach der Reihe nach ausgeführt (siehe 10 bis 14), wodurch der MOSFET gemäß der fünften Ausführungsform fertiggestellt ist.
  • Wie zuvor beschrieben, können gemäß der fünften Ausführungsform die gleichen Effekte wie die der ersten Ausführungsform erzielt werden. Ferner kann, ähnlich wie bei der zweiten Ausführungsform, die n-dotierte Siliziumcarbid-Schicht 22' durch Epitaxie, die in zwei Behandlungen getrennt wird, gebildet werden. In diesem Fall können die gleichen Effekte wie die der zweiten Ausführungsform erzielt werden.
  • Als Nächstes wird die Halbleitervorrichtung gemäß einer sechsten Ausführungsform beschrieben. Die Struktur der Halbleitervorrichtung gemäß der sechsten Ausführungsform ist die gleiche wie die der ersten Ausführungsform (siehe 1). Bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform unterscheidet sich ein p-dotiertes Störstellenkonzentrationsprofil 61 der hochkonzentrierten Implantationsregion 13 von dem Profil der Halbleitervorrichtung gemäß der fünften Ausführungsform. Insbesondere weist das p-dotierte Störstellenkonzentrationsprofil 61 zwei Gaußsche Verteilungsformen auf, die durch zwei Ionenimplantationsbehandlungen einer p-dotierten Störstelle gebildet werden (siehe 21).
  • Insbesondere weist die hochkonzentrierte Implantationsregion 13 das p-dotierte Störstellenkonzentrationsprofil 61 auf, in dem die Konzentrationsunterschiede in der Tiefenrichtung zwei glockenförmige Kurven an den Spitzen 13b, 13c bilden, wo die Störstellenkonzentration höher als die der p-dotierten Siliziumcarbid-Schicht 22 ist, welche die p-dotierte Basisregion 4 bildet. Mit anderen Worten weist das p-dotierte Störstellenkonzentrationsprofil 61 die Spitzen 13b, 13c in der p-dotierten Basisregion 4 auf, und die Tiefen der Positionen der Spitzen 13b, 13c sind unterschiedlich. Ferner nimmt in dem p-dotierten Störstellenkonzentrationsprofil 61 von den jeweiligen Positionen der Spitzen 13b, 13c aus die Störstellenkonzentration auf beiden Seiten (Source-Seite und Drain-Seite) der Basis um jeweilige vorbestimmte Steigungen ab. Die Tiefe der Position einer der Spitzen 13b, 13c der hochkonzentrierten Implantationsregion 13 kann bevorzugt die Tiefe der Position der Spitze 13a bei der ersten Ausführungsform sein.
  • Das p-dotierte Störstellenkonzentrationsprofil 61, das sich aus der Ionenimplantation einer p-dotierten Störstelle zum Bilden der hochkonzentrierten Implantationsregion 13 ergibt, wird ausführlich beschrieben. 21 ist ein Kennlinienfeld, das ein Störstellenkonzentrationsprofil an der Schnittlinie A–A' in 1 für den Fall der Halbleitervorrichtung gemäß der sechsten Ausführungsform abbildet. In 21 sind das p-dotierte Störstellenkonzentrationsprofil 61, ein n-dotiertes Störstellenkonzentrationsprofil 62, die Spitzen 61b, 61c, ein Schnittpunkt 60a und eine Grenzfläche 60b die gleichen wie jeweils das p-dotierte Störstellenkonzentrationsprofil 41, das n-dotierte Störstellenkonzentrationsprofil 42, die Spitzen 41b, 41c, der Schnittpunkt 40a und die Grenzfläche 40b in 19, und daher entfällt ihre Beschreibung.
  • In dem p-dotierten Störstellenkonzentrationsprofil 61 nimmt, ähnlich wie in dem p-dotierten Störstellenkonzentrationsprofil 51, die Störstellenkonzentration von der Position der Spitze 61c auf der Drain-Seite aus um eine vorbestimmte Steigung ab. Ferner sind die Tiefen der Positionen der Spitzen 61b, 61c in dem p-dotierten Störstellenkonzentrationsprofil 61 die gleichen wie die Tiefen der Spitzen 51b, 51c in dem p-dotierten Störstellenkonzentrationsprofil 51. Die Störstellenkonzentration der Spitze 61b auf der Source-Seite ist höher als die Störstellenkonzentration der Spitze 61c auf der Drain-Seite. Insbesondere kann die Störstellenkonzentration der Spitze 61c auf der Drain-Seite bevorzugt 10% bis 70% der Störstellenkonzentration der Spitze 61b auf der Source-Seite betragen.
  • Ferner kann bei der sechsten Ausführungsform, obwohl ein Fall abgebildet ist, bei dem das p-dotierte Störstellenkonzentrationsprofil 61 zwei Spitzen (die Spitzen 61b, 61c) aufweist, das p-dotierte Störstellenkonzentrationsprofil 61 mehr als zwei Spitzen aufweisen. In diesem Fall ist die Störstellenkonzentration der Spitze, die der Source-Seite am nächsten liegt, höher als die Störstellenkonzentration der Spitze, die der Drain-Seite am nächsten liegt. Insbesondere kann die Störstellenkonzentration der Spitze, die der Drain-Seite am nächsten liegt, bevorzugt 10% bis 70% der Störstellenkonzentration der Spitze betragen, die der Source-Seite am nächsten liegt. Ferner können die Störstellenkonzentrationen von anderen Spitzen als der Spitze, die der Source-Seite am nächsten liegt, und der Spitze, die der Drain-Seite am nächsten liegt, gleich sein, oder die Störstellenkonzentrationen können in Richtung auf die Drain-Seite allmählich abnehmen.
  • Es wird das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der sechsten Ausführungsform beschrieben. Bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der sechsten Ausführungsform unterscheidet sich der Ionenimplantationsprozess von dem bei dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der fünften Ausführungsform. Insbesondere wird die hochkonzentrierte Implantationsregion 13, die das p-dotierte Störstellenkonzentrationsprofil 61 aufweist, in dem die Störstellenkonzentration der Spitze 61b höher als die Störstellenkonzentration der Spitze 61c ist, durch Ionenimplantation gebildet.
  • Insbesondere wird zuerst, ähnlich wie bei der fünften Ausführungsform, das n+-dotierte Siliziumcarbid-Substrat 1 vorbereitet, und die Prozesse bis zu dem Bildungsprozess der n-dotierten Siliziumcarbid-Schicht 22' werden der Reihe nach ausgeführt (siehe 3 bis 8). Als Nächstes werden zwei Ionenimplantationsbehandlungen einer p-dotierten Störstelle in die gesamte n-dotierte Siliziumcarbid-Schicht 22' ausgeführt, um die hochkonzentrierte Implantationsregion 13 bis auf die vorbestimmte Dicke t1 auf einer vorbestimmten Tiefe in der n-dotierten Siliziumcarbid-Schicht 22' zu bilden (siehe 9). Diese Ionenimplantation führt die Ionenimplantation auf unterschiedlichen Beschleunigungsspannungen aus und erfolgt, um eine Ionensorte auf unterschiedlichen Tiefen in der n-dotierten Siliziumcarbid-Schicht 22' zu implantieren. In diesem Fall erfolgt die Ionenimplantation derart, dass die Störstellenkonzentration an einer seichteren Position (nahe an der Source-Seite) in der n-dotierten Siliziumcarbid-Schicht 22' höher als die Störstellenkonzentration an einer tieferen Position (nahe an der Drain-Seite) ist.
  • Dadurch wird, ähnlich wie bei der fünften Ausführungsform, die n-dotierte Siliziumcarbid-Schicht 22' zu dem p-Leitfähigkeitstyp zurückgebracht, um zu der p-dotierten Siliziumcarbid-Schicht 22 zu werden; und in der p-dotierten Siliziumcarbid-Schicht 22 wird ein Teil, der weiter auf der Drain-Seite als die hochkonzentrierte Implantationsregion 13 liegt, zu dem zuvor beschriebenen ersten p-dotierten Basisteil 4a, und ein Teil, der weiter auf der Source-Seite (der gegenüberliegenden Seite im Verhältnis zu dem n+-dotierten Siliziumcarbid-Substrat 1) als die hochkonzentrierte Implantationsregion 13 liegt, wird zu dem zuvor beschriebenen zweiten p-dotierten Basisteil 4b. Die p-dotierte Basisregion 4 wird durch die ersten und zweiten p-dotierten Basisteile 4a, 4b und die hochkonzentrierte Implantationsregion 13 gebildet. Ferner kann, ähnlich wie bei der vierten Ausführungsform, die Bildung durch mehr als zwei Ionenimplantationsbehandlungen erfolgen. Die Anzahl von Ionenimplantationsbehandlungen kann, ähnlich wie bei der fünften Ausführungsform, beispielsweise bevorzugt in einem Bereich von 2 bis 5 liegen. Ferner kann, ähnlich wie bei der vierten Ausführungsform, die hochkonzentrierte Implantationsregion 13, die das p-dotierte Störstellenkonzentrationsprofil 61 aufweist, durch Ionenimplantieren mehrerer Arten von unterschiedlichen p-dotierten Ionensorten gebildet werden.
  • Anschließend werden, ähnlich wie bei der ersten Ausführungsform, der Bildungsprozess der n+-dotierten Source-Region 5 und die Prozesse danach der Reihe nach ausgeführt (siehe 10 bis 14), wodurch der MOSFET gemäß der sechsten Ausführungsform fertiggestellt ist.
  • Wie zuvor beschrieben, können gemäß der sechsten Ausführungsform, die gleichen Effekte wie die der ersten Ausführungsform erzielt werden. Ferner ist gemäß der sechsten Ausführungsform in dem p-dotierten Störstellenkonzentrationsprofil die Störstellenkonzentration der Spitze auf der Source-Seite höher als die Störstellenkonzentration der Spitze auf der Drain-Seite. Dadurch kann der Einschaltwiderstand reduziert werden, ohne die Gate-Schwellenspannung zu ändern, und ohne Variation der Gate-Schwellenspannung. D. h. weil die Gate-Schwellenspannung durch die Störstellenkonzentration der Spitze auf der Source-Seite und dadurch, dass bewirkt wird, dass die Störstellenkonzentration der Spitze auf der Drain-Seite eine geringe Störstellenkonzentration einer Größenordnung ist, die es ermöglicht, den Kurzkanaleffekt zu unterdrücken, bestimmt wird, kann die Zunahme des Kanalwiederstands unterdrückt werden. Dabei ist der Kurzkanaleffekt eine starke Abnahme der Gate-Schwellenspannung infolge einer Verkürzung der Kanallänge. Ferner kann, ähnlich wie bei der zweiten Ausführungsform, die n-dotierte Siliziumcarbid-Schicht 22' durch Epitaxie gebildet werden, die in zwei Behandlungen getrennt wird. In diesem Fall können die gleichen Effekte wie die der zweiten Ausführungsform erzielt werden.
  • Es wurde die Häufigkeit des Auftretens von Kriechstrom zwischen dem Drain und der Source überprüft. 22 ist ein Kennlinienfeld, das die Häufigkeit des Auftretens von Kriechstrom zwischen dem Drain und der Source der Siliziumcarbid-Halbleitervorrichtung gemäß einem ersten Beispiel abbildet. 23 ist ein Kennlinienfeld, das die Häufigkeit des Auftretens von Kriechstrom zwischen dem Drain und der Source bei einem herkömmlichen Beispiel einer Siliziumcarbid-Halbleitervorrichtung abbildet. In 22 und 23 stellt die senkrechte Achse die Häufigkeit des Auftretens von Kriechstrom für eine Halbleiter-Wafer-Fläche dar, und die waagerechte Achse stellt die Größenordnung (Stromwert) des Kriechstroms Idds zwischen dem Drain und der Source jedes Produkts (Halbleiter-Chips) dar, das aus einer Halbleiter-Wafer-Fläche gebildet wird. Auf den waagerechten Achsen in 22 und 23, wenn der Kriechstrom Idds zwischen dem Drain und der Source 1 × 10–8 A oder weniger beträgt, ist der Kriechstrom Idds mit „1 × 10–8 A” angegeben. Wenn der Kriechstrom Idds zwischen dem Drain und der Source größer als 1 × 10x A und 1 × 10x+1 A oder weniger ist, wird der Kriechstrom Idds mit „~1 × 10x+1 A” (x = –8 bis –4) angegeben. Wenn der Kriechstrom Idds zwischen dem Drain und der Source größer als 1 × 10–3 A ist, wird der Kriechstrom Idds mit „1 × 10–3 A~” angegeben.
  • Es wurden mehrere MOSFET-Chips (siehe 1), welche die hochkonzentrierte Implantationsregion 13 in der p-dotierten Basisregion 4 aufwiesen, aus einem Halbleiter-Wafer gemäß dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der zuvor beschriebenen ersten Ausführungsform gebildet (nachstehend das BEISPIEL). Es wurden mehrere MOSFET-Chips (siehe 27) mit einer herkömmlichen Struktur, die durch die p-dotierte Basisregion 104 konfiguriert sind, die nur durch Epitaxie gebildet wird, aus einem Halbleiter-Wafer zum Vergleich hergestellt (nachstehend das erste herkömmliche Beispiel). Der Kriechstrom Idds zwischen dem Drain und der Source in mehreren MOSFET-Chips sowie bei dem ersten herkömmlichen Beispiel und dem BEISPIEL wurden gemessen. Die Ergebnisse sind in 22 und 23 abgebildet. Aus den in 22 und 23 abgebildeten Ergebnissen wurde bestätigt, dass bei dem BEISPIEL das Störstellenkonzentrationsprofil (siehe 2), das sich aus der hochkonzentrierten Implantationsregion 13 in der p-dotierten Basisregion 4 ergibt, gebildet wird, wodurch die Häufigkeit des Auftretens des Kriechstroms Idds zwischen dem Drain und der Source und die Größenordnung des Kriechstroms Idds erheblich reduziert werden können, und zwar in einem größeren Ausmaß als bei dem ersten herkömmlichen Beispiel.
  • Die Variation der Gate-Schwellenspannung Vth wurde überprüft. 24 ist ein Kennlinienfeld, das eine Variation der Gate-Schwellenspannung Vth der Siliziumcarbid-Halbleitervorrichtung gemäß einem zweiten Beispiel abbildet. In 24 stellt die waagerechte Achse eine Standardabweichung σ der Variation der Kanalträgerdichte dar, und die senkrechte Achse stellt eine Variation der Gate-Schwellenspannung Vth für den Fall einer Bauform dar, bei der die Gate-Schwellenspannung Vth = 5 V. Bei dem zweiten Beispiel wurden zusätzlich zu dem ersten Beispiel und dem ersten herkömmlichen Beispiel mehrere MOSFET-Chips, welche die hochkonzentrierte Implantationsregion 13 in der p-dotierten Basisregion 4 aufwiesen, aus einem Halbleiter-Wafer gemäß dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform und der sechsten Ausführungsform, die zuvor beschrieben wurden, hergestellt (nachstehend das zweite Beispiel). Die Ergebnisse der Messung der Variation der Gate-Schwellenspannung Vth bei dem ersten Beispiel, dem zweiten Beispiel und dem ersten herkömmlichen Beispiel, die zuvor beschrieben wurden, sind in 24 abgebildet.
  • Aus den in 24 abgebildeten Ergebnissen wurde bestätigt, dass bei dem ersten herkömmlichen Beispiel für eine Halbleiter-Wafer-Fläche die Variation der Störstellenkonzentration der p-dotierten Basisregion 104 innerhalb einer Standardabweichung von ±3σ des Mittelwertes ±30% betrug. Ferner wurde bestätigt, dass die Gate-Schwellenspannung Vth innerhalb einer Standardabweichung von ±3σ des Mittelwertes in einem Bereich von 3,5 V bis 6,5 V variierte.
  • Dagegen wurde bei dem ersten Beispiel für eine Halbleiter-Wafer-Fläche, obwohl die Variation der Störstellenkonzentration der p-dotierten Basisregion 4 innerhalb einer Standardabweichung von ±3σ des Mittelwertes wie bei dem ersten herkömmlichen Beispiel ±30% betrug, die Variation der Störstellenkonzentration der hochkonzentrierten Implantationsregion 13 mit ±10% bestätigt. Ferner wurde bestätigt, dass die Gate-Schwellenspannung Vth innerhalb einer Standardabweichung von ±3σ des Mittelwertes gesteuert werden konnte, um innerhalb eines Bereichs von 4,4 V bis 5,6 V zu liegen.
  • Ähnlich wird bei dem zweiten Beispiel für eine Halbleiter-Wafer-Fläche, obwohl die Variation der Störstellenkonzentration der p-dotierten Basisregion 4 innerhalb einer Standardabweichung von ±3σ des Mittelwertes, wie bei dem ersten herkömmlichen Beispiel ±30% betrug, die Variation der Störstellenkonzentration der hochkonzentrierten Implantationsregion 13 sowohl für die vierte Ausführungsform als auch für die sechste Ausführungsform mit ±10% bestätigt. Ferner wurde bestätigt, dass die Gate-Schwellenspannung Vth innerhalb einer Standardabweichung von ±3σ des Mittelwertes gesteuert werden könnte, um in einem Bereich von 4,35 V bis 5,6 V zu liegen. Diese Ergebnisse erläutern, dass durch die Bildung der hochkonzentrierten Implantationsregion 13 in der p-dotierten Basisregion 4 die Variation der Gate-Schwellenspannung Vth durch die Variation der Störstellenkonzentration der hochkonzentrierten Implantationsregion 13 ratenbegrenzt ist.
  • Obwohl dies nicht abgebildet ist, wurde für MOSFET-Chips, die gemäß dem Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der zuvor beschriebenen fünften Ausführungsform hergestellt wurden, durch den Erfinder bestätigt, dass die gleichen Effekte wie die des zweiten Beispiels erzielt werden konnten.
  • Die optimale Tiefe der Position der Spitze 13a der hochkonzentrierten Implantationsregion 13 wurde überprüft. 25A, 25B und 25C sind Diagramme, welche die Bedingungen der p-dotierten Basisregion der Siliziumcarbid-Halbleitervorrichtungen der ersten und zweiten Vergleichsbeispiele abbilden. In 25A, 25B und 25C ist die waagerechte Achse die Tiefe der Basisvorderseite, und die senkrechte Achse ist die Störstellenkonzentration. In 25A, 25B und 25C ist Tiefe = 0 μm eine Grenzfläche einer Source-Elektrode (nicht gezeigt) und einer n+-dotierten Source-Region 35. 25A, 25B und 25C sind Kennlinienfelder, welche die Beziehungen der Gate-Schwellenspannung Vth und des Einschaltwiderstands der Siliziumcarbid-Halbleitervorrichtungen der ersten und zweiten Vergleichsbeispiele abbilden. Die Ergebnisse der Simulation der Beziehungen der Gate-Schwellenspannung Vth und des Einschaltwiderstands (RonA) bei dem zweiten herkömmlichen Beispiel und den ersten und zweiten Vergleichsbeispielen sind in 26 abgebildet.
  • Bei dem zweiten herkömmlichen Beispiel und den ersten und zweiten Vergleichsbeispielen sind die Trägermobilität des Kanals und die Kanalabhängigkeit der Gate-Schwellenspannung Vth jeweils unterschiedlich und wurden daher qualitativ bewertet. Für das zweite herkömmliche Beispiel und die ersten und zweiten Vergleichsbeispiele wurde die Trägermobilität des Kanals für einen Fall vorausgesetzt, bei dem die Trägermobilität des Kanals auf 2,0 × 1017/cm3 eingestellt wurde. Da die jeweiligen Unterschwellen-Stromwerte für das zweite herkömmliche Beispiel und die ersten und zweiten Vergleichsbeispiele ebenfalls unterschiedlich waren, wurde auch die Gate-Schwellenspannung Vth qualitativ bewertet. Der Zellenabstand (Anordnungsintervall der Elementarzellen) wurde auf 6,0 μm eingestellt, und die Drain-Spannung Vd wurde auf 20 V eingestellt.
  • Die Bedingungen des zweiten herkömmlichen Beispiels und der ersten und zweiten Vergleichsbeispiele waren folgende. Wie in 25A abgebildet, umfasst das zweite herkömmliche Beispiel eine p-dotierte Basisregion 34, die ein Störstellenkonzentrationsprofil aufweist, das in der Tiefenrichtung einheitlich ist. Eine Dicke t0 der p-dotierten Basisregion 34 wurde auf 0,55 μm eingestellt, und eine Tiefe D einer Grenzfläche der p-dotierten Basisregion 34 und einer n-dotierten Stromausbreitungsregion (nicht gezeigt) von der Basisvorderseite wurde auf 1,1 μm eingestellt. 26 bildet die Berechnungsergebnisse von Einschaltwiderstandwerten ab, wenn die Gate-Schwellenspannung Vth durch jeweilige Bedingungen unterschiedlich geändert wird, wobei die Störstellenkonzentration der p-dotierten Basisregion 34 mit 1,5 × 1017/cm3, 2,0 × 1017/cm3, 2,5 × 1017/cm3 und 3,0 × 1017/cm3 vorausgesetzt wird.
  • Wie in 25B abgebildet, unterscheidet sich das erste Vergleichsbeispiel von dem zweiten herkömmlichen Beispiel dadurch, dass in der p-dotierten Basisregion 34 die Störstellenkonzentration eines Teils (nachstehend der zweite Teil) 34b auf der Source-Seite höher als derjenige eines Teils auf der Drain-Seite (nachstehend der erste Teil) 34a gemacht wird. 26 bildet die Berechnungsergebnisse von Einschaltwiderstandswerten ab, wenn die Gate-Schwellenspannung Vth durch jeweilige Bedingungen unterschiedlich geändert wird, wobei die Störstellenkonzentration des zweiten Teils 34b der p-dotierten Basisregion 34 mit 2,0 × 1017/cm3, 2,5 × 1017/cm3 und 3,0 × 1017/cm3 vorausgesetzt wird. Ferner bildet 26 Fälle ab, bei denen die Störstellenkonzentration des ersten Teils 34a der p-dotierten Basisregion 34 1,0 × 1017/cm3 und 1,5 × 1017/cm3 beträgt.
  • Wie in 25C abgebildet, unterscheidet sich das zweite Vergleichsbeispiel von dem zweiten herkömmlichen Beispiel dadurch, dass in der p-dotierten Basisregion 34 die Störstellenkonzentration eines Teils auf der Source-Seite (nachstehend der zweite Teil) 34d niedriger als die eines Teils auf der Drain-Seite (nachstehend der erste Teil) 34c gemacht wird. 26 bildet die Berechnungsergebnisse von Einschaltwiderstandswerten ab, wenn die Gate-Schwellenspannung Vth durch jeweilige Bedingungen unterschiedlich geändert wird, wobei die Störstellenkonzentration des ersten Teils 34c der p-dotierten Basisregion 34 mit 2,0 × 1017/cm3, 2,5 × 1017/cm3 und 3,0 × 1017/cm3 vorausgesetzt wird. Ferner bildet 26 Fälle ab, bei denen die Störstellenkonzentration des zweiten Teils 34d der p-dotierten Basisregion 34 1,0 × 1017/cm3 und 1,5 × 1017/cm3 beträgt.
  • In den beiden ersten und zweiten Vergleichsbeispielen waren die Dicken t11, t12 der ersten und zweiten Teile der p-dotierten Basisregion 34 gleich, und zwar 0,275 μm. Ferner werden bei den beiden ersten und zweiten Vergleichsbeispielen, obwohl das Störstellenkonzentrationsprofil der p-dotierten Basisregion 34 geändert wird, um in der Tiefenrichtung stufenförmig zu sein, die zweiten und ersten Teile 34b, 34c mit hoher Störstellenkonzentration als Störstellenkonzentrationsprofile aufweisend vorausgesetzt, die eine Gaußsche Verteilung aufweisen, die sich infolge der Ionenimplantation bildet. Mit anderen Worten setzen die zweiten und ersten Teile 34b, 34c der p-dotierten Basisregion 34 bei den ersten und zweiten Vergleichsbeispielen die hochkonzentrierte Implantationsregion 13 der vorliegenden Erfindung voraus.
  • Aus den in 26 abgebildeten Ergebnissen wurde bestätigt, dass bei dem ersten Vergleichsbeispiel (Segment, das durch die gestrichelten Linien 41 angegeben wird) Einschaltwiderstandsmerkmale, die mit dem zweiten herkömmlichen Beispiel vergleichbar sind, bewahrt werden konnten. Mit anderen Worten erläutern die Ergebnisse, dass bei der vorliegenden Erfindung die hochkonzentrierte Implantationsregion 13 bevorzugt in einer Tiefenposition angeordnet sein kann, die möglichst nahe an der n+-dotierten Source-Region 5 liegt. Dagegen wurde bei dem zweiten Vergleichsbeispiel (Segment, das mit einer einfachpunktierten gestrichelten Linie und einer zweifachpunktierten gestrichelten Linie 42 angegeben wird) bestätigt, dass wenn die Bedingungen der Gate-Schwellenspannung Vth die gleichen sind, der Einschaltwiderstand höher als bei dem zweiten herkömmlichen Beispiel wird. Daher bilden die Ergebnisse ab, dass es bei der vorliegenden Erfindung günstig ist, wenn die Tiefe der Position der Spitze 13a derart eingestellt wird, dass die hochkonzentrierte Implantationsregion 13 auf einer Tiefenposition liegt, welche die Tiefe der Grenzfläche der p-dotierten Basisregion 4 und der n-dotierten Stromausbreitungsregion 3 von der Basisvorderseite nicht erreicht (d. h. eine Tiefe, die seichter als das zweite Vergleichsbeispiel ist). Obwohl bei dem BEISPIEL Simulationsergebnisse für einen Fall abgebildet sind, bei dem der Zellenabstand 6 μm beträgt, selbst wenn beispielsweise der Zellenabstand von 1,5 μm bis 10 μm reicht, werden die gleichen Effekte erzielt.
  • Obwohl bei den ersten bis dritten Beispielen ein Fall, bei dem Aluminium als p-Typ-Dotierstoff (p-dotierte Störstelle) verwendet wird, der die p-dotierte Basisregion 4 und die hochkonzentrierte Implantationsregion 13 bildet, als Beispiel beschrieben wird, ist der p-Typ-Dotierstoff nicht darauf eingeschränkt, und selbst wenn ein obiger p-Typ-Dotierstoff, der im Verhältnis zu Siliziumcarbid p-dotiert ist, verwendet wird, werden die gleichen Effekte erzielt.
  • Ferner werden die gleichen Effekte erzielt, selbst wenn der p-Typ-Dotierstoff, der verwendet wird, wenn die p-dotierte Basisregion 4 durch Epitaxie gebildet wird, und der p-Typ-Dotierstoff, der verwendet wird, wenn die hochkonzentrierte Implantationsregion 13 durch Ionenimplantation gebildet wird, unterschiedliche Ionenarten sind.
  • In der obigen Beschreibung sind diverse Änderungen, die den Geist der vorliegenden Erfindung nicht verlassen, möglich. Bei den beschriebenen Ausführungsformen können beispielsweise die Dimensionen, Störstellenkonzentrationen usw. der Bestandteile gemäß den notwendigen Vorgaben usw. unterschiedlich eingestellt werden. Ferner sind bei den beschriebenen Ausführungsformen, obwohl ein MOSFET ohne Einschränkung darauf als Beispiel beschrieben wird, diverse Siliziumcarbid-Halbleitervorrichtungen, die Strom durch Gate-Ansteuerung leiten und sperren, basierend auf einer vorbestimmten Gate-Schwellenspannung, weitgehend anwendbar. Eine Gate-angesteuerte Siliziumcarbid-Halbleitervorrichtung kann beispielsweise ein Bipolartransistor mit isolierter Gate-Elektrode (IGBT) oder dergleichen sein. Ferner kann bei den beschriebenen Ausführungsformen, obwohl ein Fall, bei dem Siliziumcarbid als Breitbandlücken-Halbleiter verwendet wird, als Beispiel beschrieben wird, ein anderer Breitbandlücken-Halbleiter als Siliziumcarbid, beispielsweise Galliumnitrid (GaN) und dergleichen verwendet werden. Bei den beschriebenen Ausführungsformen wird ein erster Leitfähigkeitstyp als n-dotiert vorausgesetzt, und ein zweiter Leitfähigkeitstyp wird als p-dotiert vorausgesetzt; die vorliegende Erfindung gilt jedoch ferner, wenn der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert ist. In diesem Fall wird in einer n-dotierten Basisregion eine n+-dotierte hochkonzentrierte Implantationsregion gebildet, die ein Störstellenkonzentrationsprofil aufweist, das mit dem p-dotierten Störstellenkonzentrationsprofil in 2 durch Ionenimplantation identisch ist.
  • Obwohl bei der beschriebenen herkömmlichen Struktur ein Kanal mit günstiger Kristallinität durch Bilden der p-dotierten Basisregion 104 durch Epitaxie erzielt wird und ein reduzierter Einschaltwiderstand durch hohe Trägermobilität möglich ist, ist dagegen die Steuerung der Störstellenkonzentration während der Epitaxie der Siliziumcarbid-Schicht extrem schwierig. Die Variation der Störstellenkonzentration mit den aktuellen Epitaxie-Techniken beträgt ±30% für eine Produkteinheit (die eine Halbleiter-Wafer-Fläche, jeden Chargenprozess des Herstellungsprozesses und Zwischenchargenprozesse umfasst), die alle Produkte umfasst, die innerhalb eines vorbestimmten Zeitraums als eine einzige Einheit herzustellen sind. Wenn die Variation der p-dotierten Störstellenkonzentration der p-dotierten Basisregion 104 ±30% beträgt, entsteht das Problem, dass die Variation der Gate-Schwellenspannung Vth zunimmt. Wenn ferner ein vertikaler MOSFET mit einer Trench-Gate-Struktur hergestellt (produziert) wird, entsteht das Problem, dass defekte Chips, die auf Grund des Kriechstroms zwischen dem Drain und der Source (nachstehend Kriechstromdefekt) defekt sind, zunehmen und die Ausbeute abnimmt.
  • Die Siliziumcarbid-Halbleitervorrichtung und das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ermöglichen eine Reduzierung der Variation der Gate-Schwellenspannung, wobei ein geringer Einschaltwiderstand bewahrt bleibt. Zudem wird dadurch ein Effekt erreicht, dass Kriechstromdefekte reduziert werden können und die Ausbeute erhöht werden kann.
  • Wie beschrieben sind die Siliziumcarbid-Halbleitervorrichtung und das Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung beispielsweise für Halbleitervorrichtungen nützlich, die bei Stromrichtanlagen, wie etwa Umrichtern und Wechselrichtern, und Stromversorgungsvorrichtungen, wie etwa bei diversen Industriemaschinen, verwendet werden, und sind besonders für die Siliziumcarbid-Halbleitervorrichtungen einer Trench-Gate-Struktur geeignet.
  • Obwohl die Erfindung mit Bezug auf eine spezifische Ausführungsform für eine vollständige und klare Offenbarung beschrieben wurde, sind die beiliegenden Ansprüche nicht darauf eingeschränkt und sind dahingehend auszulegen, dass sie alle Änderungen und alternativen Konstruktionen ausbilden, die dem Fachmann einfallen können und die zu den hier dargelegten grundlegenden Lehren gehören.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2012-099601 [0007, 0007]
    • JP 2015-072999 [0007, 0007]
    • JP 2014-241435 [0008]

Claims (10)

  1. Siliziumcarbid-Halbleitervorrichtung, umfassend: eine erste Halbleiterschicht mit einem ersten Leitfähigkeitstyp, die auf einer Vorderseite eines Siliziumcarbid-Substrats gebildet ist; eine zweite Halbleiterschicht mit einem zweiten Leitfähigkeitstyp, die auf einer gegenüberliegenden Seite der ersten Halbleiterschicht einer Siliziumcarbid-Substratseite derselben gebildet ist; eine erste Halbleiterregion mit dem zweiten Leitfähigkeitstyp, und die in der zweiten Halbleiterschicht selektiv gebildet ist, wobei die erste Halbleiterregion eine Störstellenkonzentration aufweist, die höher als die der zweiten Halbleiterschicht ist; eine zweite Halbleiterregion mit dem ersten Leitfähigkeitstyp, die in der zweiten Halbleiterschicht in einer Position, die seichter als die erste Halbleiterregion ist, selektiv gebildet ist; einen Graben, der in die zweite Halbleiterregion, die erste Halbleiterregion und die zweite Halbleiterschicht eindringt und die erste Halbleiterschicht erreicht; eine Gate-Elektrode, die anhand einer Gate-Isolierschicht in dem Graben bereitgestellt wird; eine erste Elektrode, welche die zweite Halbleiterregion und die zweite Halbleiterschicht kontaktiert; und eine zweite Elektrode, die auf einer Rückseite des Siliziumcarbid-Substrats bereitgestellt wird, wobei die erste Halbleiterregion ein Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp aufweist, in dem die Konzentrationsunterschiede in einer Tiefenrichtung eine glockenförmige Kurve an einer Störstellenkonzentrationsspitze, die höher als die der zweiten Halbleiterschicht ist, bilden.
  2. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Halbleiterregion das Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp aufweist, in dem die Konzentrationsunterschiede in der Tiefenrichtung eine Vielzahl von glockenförmigen Kurven an einer Vielzahl von Spitzen der Störstellekonzentration, die höher als die der zweiten Halbleiterschicht ist, bilden.
  3. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1 oder 2, in dem Störstellenkonzentrationsprofil mit einem zweiten Leitfähigkeitstyp die Störstellenkonzentration an einer Grenze der zweiten Halbleiterschicht und der ersten Halbleiterschicht stark abnimmt.
  4. Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Spitze der Störstellenkonzentration des Störstellenkonzentrationsprofils mit einem zweiten Leitfähigkeitstyp weiter auf der Seite einer ersten Elektrode als die Grenze der zweiten Halbleiterschicht und der ersten Halbleiterschicht positioniert ist.
  5. Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die erste Halbleiterregion in einer Richtung parallel zur Vorderseite des Siliziumcarbid-Substrats bereitgestellt wird.
  6. Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, umfassend eine dritte Halbleiterregion mit dem ersten Leitfähigkeitstyp, die in der ersten Halbleiterschicht gebildet ist, wobei die dritte Halbleiterregion eine Störstellenkonzentration aufweist, die höher als die der ersten Halbleiterschicht ist, wobei die dritte Halbleiterregion die zweite Halbleiterschicht kontaktiert und von einer Grenze mit der zweiten Halbleiterschicht aus eine Position erreicht, die auf der Seite einer zweiten Elektrode tiefer als ein Boden des Grabens ist.
  7. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 6, umfassend eine vierte Halbleiterregion mit dem zweiten Leitfähigkeitstyp, die in der dritten Halbleiterregion selektiv gebildet ist, wobei die vierte Halbleiterregion den Boden des Grabens abdeckt.
  8. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 7, wobei die vierte Halbleiterregion in die dritte Halbleiterregion vom Boden des Grabens aus in der Tiefenrichtung eindringt.
  9. Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 6 bis 8, umfassend eine fünfte Halbleiterregion mit dem zweiten Leitfähigkeitstyp, die in der dritten Halbleiterregion zwischen dem Graben und einem benachbarten Graben gebildet ist, um die zweite Halbleiterschicht zu kontaktieren.
  10. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 9, wobei die fünfte Halbleiterregion in die dritte Halbleiterregion in der Tiefenrichtung eindringt.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016226237A1 (de) * 2016-02-01 2017-08-03 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliziumcarbid-halbleitervorrichtung
JP6115678B1 (ja) 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6711100B2 (ja) * 2016-04-15 2020-06-17 富士電機株式会社 炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法
JP6801323B2 (ja) * 2016-09-14 2020-12-16 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7081087B2 (ja) * 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP6972680B2 (ja) * 2017-06-09 2021-11-24 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6962063B2 (ja) * 2017-08-23 2021-11-05 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7017733B2 (ja) * 2017-09-07 2022-02-09 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
US10693002B2 (en) * 2017-09-07 2020-06-23 Fuji Electric Co., Ltd. Semiconductor device
JP6926869B2 (ja) * 2017-09-13 2021-08-25 富士電機株式会社 半導体装置
JP7247514B2 (ja) * 2017-11-09 2023-03-29 富士電機株式会社 半導体装置及びその製造方法
JP7029711B2 (ja) * 2017-11-29 2022-03-04 国立研究開発法人産業技術総合研究所 半導体装置
JP7006280B2 (ja) * 2018-01-09 2022-01-24 富士電機株式会社 半導体装置
JP6981890B2 (ja) * 2018-01-29 2021-12-17 ルネサスエレクトロニクス株式会社 半導体装置
US10608079B2 (en) * 2018-02-06 2020-03-31 General Electric Company High energy ion implantation for junction isolation in silicon carbide devices
JP7068916B2 (ja) * 2018-05-09 2022-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP7196463B2 (ja) * 2018-08-23 2022-12-27 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP7124582B2 (ja) * 2018-09-10 2022-08-24 住友電気工業株式会社 炭化珪素半導体装置
DE102018123164B3 (de) * 2018-09-20 2020-01-23 Infineon Technologies Ag Halbleitervorrichtung, die eine graben-gatestruktur enthält, und herstellungsverfahren
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10916626B2 (en) * 2018-12-28 2021-02-09 Hong Kong Applied Science And Technology Research Institute Co., Ltd. High voltage power device with hybrid Schottky trenches and method of fabricating the same
JP7290028B2 (ja) * 2019-01-21 2023-06-13 富士電機株式会社 半導体装置および半導体装置の製造方法
CN113396481A (zh) * 2019-02-04 2021-09-14 住友电气工业株式会社 碳化硅半导体器件
JP7279394B2 (ja) * 2019-02-15 2023-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7205286B2 (ja) * 2019-02-21 2023-01-17 株式会社デンソー 半導体装置
JP7302286B2 (ja) * 2019-05-23 2023-07-04 富士電機株式会社 半導体装置
JP7439422B2 (ja) 2019-09-06 2024-02-28 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102019125676B3 (de) * 2019-09-24 2021-01-21 Infineon Technologies Ag Stromspreizgebiet enthaltende halbleitervorrichtung
JP7290540B2 (ja) * 2019-10-16 2023-06-13 株式会社豊田中央研究所 半導体装置
TWI739252B (zh) 2019-12-25 2021-09-11 杰力科技股份有限公司 溝槽式mosfet元件及其製造方法
CN114068721B (zh) * 2021-11-04 2022-12-13 深圳真茂佳半导体有限公司 双梯形槽保护梯形槽碳化硅mosfet器件及制造方法
CN117716514A (zh) * 2022-02-02 2024-03-15 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN114420761B (zh) * 2022-03-30 2022-06-07 成都功成半导体有限公司 一种耐高压碳化硅器件及其制备方法
WO2023223588A1 (ja) * 2022-05-19 2023-11-23 住友電気工業株式会社 半導体チップ
WO2023223590A1 (ja) * 2022-05-19 2023-11-23 住友電気工業株式会社 半導体チップ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099601A (ja) 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2014241435A (ja) 2008-05-20 2014-12-25 ローム株式会社 半導体装置
JP2015072999A (ja) 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
JP3647515B2 (ja) 1995-08-28 2005-05-11 株式会社デンソー ｐ型炭化珪素半導体の製造方法
FR2738394B1 (fr) 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6084264A (en) 1998-11-25 2000-07-04 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics
JP4371521B2 (ja) * 2000-03-06 2009-11-25 株式会社東芝 電力用半導体素子およびその製造方法
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6569738B2 (en) 2001-07-03 2003-05-27 Siliconix, Inc. Process for manufacturing trench gated MOSFET having drain/drift region
US6764906B2 (en) 2001-07-03 2004-07-20 Siliconix Incorporated Method for making trench mosfet having implanted drain-drift region
US7291884B2 (en) 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US7701001B2 (en) * 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
JP3715971B2 (ja) 2003-04-02 2005-11-16 ローム株式会社 半導体装置
JP2006080177A (ja) * 2004-09-08 2006-03-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008546216A (ja) 2005-06-10 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション 電荷平衡電界効果トランジスタ
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7687851B2 (en) * 2005-11-23 2010-03-30 M-Mos Semiconductor Sdn. Bhd. High density trench MOSFET with reduced on-resistance
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7598517B2 (en) * 2006-08-25 2009-10-06 Freescale Semiconductor, Inc. Superjunction trench device and method
EP2088628A4 (de) 2006-11-21 2010-11-17 Sumitomo Electric Industries Siliziumcarbidhalbleiterbauelement und herstellungsverfahren dafür
JP4046140B1 (ja) 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2007173878A (ja) * 2007-03-28 2007-07-05 Toshiba Corp 半導体装置
JP2009094203A (ja) 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
US8022472B2 (en) 2007-12-04 2011-09-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US7989882B2 (en) * 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
JP4640436B2 (ja) * 2008-04-14 2011-03-02 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2009283540A (ja) * 2008-05-20 2009-12-03 Denso Corp 炭化珪素半導体装置およびその製造方法
US7626231B1 (en) * 2008-06-23 2009-12-01 Force Mos Technology Co., Ltd. Integrated trench MOSFET and junction barrier schottky rectifier with trench contact structures
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
CN104617145B (zh) 2009-04-13 2019-11-19 罗姆股份有限公司 半导体装置
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置
US9312343B2 (en) 2009-10-13 2016-04-12 Cree, Inc. Transistors with semiconductor interconnection layers and semiconductor channel layers of different semiconductor materials
JP5567830B2 (ja) * 2009-12-22 2014-08-06 トヨタ自動車株式会社 半導体装置の製造方法
US8378392B2 (en) 2010-04-07 2013-02-19 Force Mos Technology Co., Ltd. Trench MOSFET with body region having concave-arc shape
US20120018800A1 (en) * 2010-07-22 2012-01-26 Suku Kim Trench Superjunction MOSFET with Thin EPI Process
JP5809877B2 (ja) * 2010-08-26 2015-11-11 新電元工業株式会社 トレンチゲート型パワー半導体装置の製造方法
IT1401755B1 (it) * 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione.
JP5500002B2 (ja) 2010-08-31 2014-05-21 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2012160584A (ja) 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
JP6006918B2 (ja) * 2011-06-06 2016-10-12 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及び電子装置
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP5767869B2 (ja) * 2011-06-22 2015-08-26 新電元工業株式会社 半導体装置の製造方法
JP5673393B2 (ja) * 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
JP2013069964A (ja) * 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5745997B2 (ja) * 2011-10-31 2015-07-08 トヨタ自動車株式会社 スイッチング素子とその製造方法
US8564054B2 (en) * 2011-12-30 2013-10-22 Feei Cherng Enterprise Co., Ltd. Trench semiconductor power device having active cells under gate metal pad
JP2014049620A (ja) * 2012-08-31 2014-03-17 Denso Corp 半導体装置の製造方法
JP6077385B2 (ja) * 2013-05-17 2017-02-08 トヨタ自動車株式会社 半導体装置
JP6107453B2 (ja) * 2013-06-13 2017-04-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6217233B2 (ja) * 2013-08-21 2017-10-25 住友電気工業株式会社 半導体装置の製造方法
JP6098447B2 (ja) * 2013-09-06 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9099320B2 (en) * 2013-09-19 2015-08-04 Force Mos Technology Co., Ltd. Super-junction structures having implanted regions surrounding an N epitaxial layer in deep trench
US10868169B2 (en) * 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
CN105593997A (zh) * 2013-10-04 2016-05-18 三菱电机株式会社 碳化硅半导体装置及其制造方法
DE102014107325B4 (de) * 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
JP6335089B2 (ja) * 2014-10-03 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2016165171A (ja) * 2015-03-06 2016-09-08 いすゞ自動車株式会社 保護部材
JP2016165172A (ja) 2015-03-06 2016-09-08 セイコーエプソン株式会社 処理装置
WO2017064949A1 (ja) 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017064948A1 (ja) 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016226237A1 (de) * 2016-02-01 2017-08-03 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliziumcarbid-halbleitervorrichtung
JP6115678B1 (ja) 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6880669B2 (ja) * 2016-11-16 2021-06-02 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6848382B2 (ja) * 2016-11-16 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019140159A (ja) 2018-02-06 2019-08-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014241435A (ja) 2008-05-20 2014-12-25 ローム株式会社 半導体装置
JP2012099601A (ja) 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2015072999A (ja) 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置

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