WO2017064948A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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将伸 岩谷
明将 木下
原田　信介
保宣 田中
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富士電機株式会社
国立研究開発法人産業技術総合研究所
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the semiconductor device.
  • a vertical MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a trench structure in which the channel is formed perpendicular to the substrate surface can increase the cell density per unit area rather than a planar structure in which the channel is formed parallel to the substrate surface . Therefore, the trench structure can increase the current density per unit area rather than the planar structure, which is advantageous in cost.
  • the entire inner wall of the trench is covered with the gate insulating film in order to form the channel in the vertical direction, and the portion of the trench bottom of the gate insulating film approaches the drain electrode.
  • a high electric field is likely to be applied to the bottom portion of the trench.
  • a wide band gap semiconductor a semiconductor having a wider band gap than silicon, for example, silicon carbide (SiC)
  • SiC silicon carbide
  • a p-type region is formed in contact with the p-type base region and reaching a deeper position than the trench bottom.
  • a structure has been proposed in which a pn junction is formed at a position close to a trench (see, for example, Patent Document 1 below).
  • a structure has been proposed in which a p-type region is formed at the bottom of the trench (see, for example, Patent Document 2 below).
  • a structure that forms both of these has been proposed (see, for example, Patent Document 3 (FIG. 7) described below).
  • Patent No. 5539931 gazette U.S. Pat. No. 6,180,958 JP, 2009-260253, A
  • the present invention provides a semiconductor device and a method of manufacturing the semiconductor device, which can be easily formed and can reduce the on-resistance while securing the withstand voltage of the active portion, in order to solve the problems due to the above-mentioned prior art.
  • the purpose is to
  • a semiconductor device comprises a wide band gap semiconductor substrate of the first conductivity type and a first wide band gap semiconductor of the first conductivity type described later.
  • Layer, first base region of second conductivity type, second base region of second conductivity type, region of first conductivity type, wide band gap semiconductor layer of second conductivity type, and first conductivity type A source region, a trench, a gate electrode, an interlayer insulating film, a source electrode, and a drain electrode are provided, and the following features are provided.
  • the wide band gap semiconductor substrate of the first conductivity type is made of a semiconductor having a wider band gap than silicon.
  • the first wide band gap semiconductor layer of the first conductivity type is formed on the front surface of the wide band gap semiconductor substrate, is made of a semiconductor having a wider band gap than silicon, and has a lower impurity concentration than the wide band gap semiconductor substrate. It is.
  • the first base region of the second conductivity type is selectively formed in the surface layer opposite to the wide band gap semiconductor substrate side of the first wide band gap semiconductor layer of the first conductivity type.
  • the second base region of the second conductivity type is selectively formed in the inside of the first wide band gap semiconductor layer of the first conductivity type.
  • the region of the first conductivity type is selectively formed in the surface layer opposite to the wide band gap semiconductor substrate side of the first wide band gap semiconductor layer of the first conductivity type, and the first conductivity type
  • the impurity concentration is higher than that of the first wide band gap semiconductor layer.
  • the wide band gap semiconductor layer of the second conductivity type is formed on the surface of the first wide band gap semiconductor layer of the first conductivity type opposite to the wide band gap semiconductor substrate, and has a wider band gap than silicon. It consists of a semiconductor.
  • the source region of the first conductivity type is selectively formed in the wide band gap semiconductor layer of the second conductivity type. The trench penetrates the wide band gap semiconductor layer of the second conductivity type to reach the region of the first conductivity type.
  • the gate electrode is formed inside the trench via a gate insulating film.
  • An interlayer insulating film is formed on the gate electrode.
  • the source electrode is in contact with the wide band gap semiconductor layer of the second conductivity type and the source region of the first conductivity type.
  • the drain electrode is provided on the back surface of the high concentration wide band gap semiconductor substrate of the first conductivity type. The depth of the region of the first conductivity type is deeper than the depth of the first base region of the second conductivity type and the second base region of the second conductivity type.
  • the depth of the first conductive type region is the depth of the first conductive type first base region and the second conductive type second base region. And is deeper than 0.2 ⁇ m to 0.5 ⁇ m.
  • the semiconductor having a wider band gap than silicon is silicon carbide.
  • a method of manufacturing a semiconductor device has the following features.
  • the first region of the first conductivity type is deeper than the first base region of the second conductivity type and the second base region of the second conductivity type.
  • the method further includes the step of selectively forming a second region of the first conductivity type in contact with the first region of the first conductivity type on the surface layer of the second wide band gap semiconductor layer of the 1 conductivity type.
  • the second region of the first conductivity type is formed by ion implantation.
  • the second wide band gap semiconductor layer of the first conductivity type is higher in impurity than the first wide band gap semiconductor layer of the first conductivity type. It is characterized by forming in concentration.
  • the first wide band gap semiconductor layer of the first conductive type, the second wide band gap semiconductor layer of the first conductive type, and the second conductive layer is formed by epitaxial growth.
  • the depth of the first region of the first conductivity type may be the first base region of the second conductivity type and the first base region of the second conductivity type.
  • the second base region is formed to be deeper than 0.2 ⁇ m to 0.5 ⁇ m than the depth of the second base region.
  • the semiconductor having a wider band gap than silicon is silicon carbide.
  • the depth of the region of the first conductivity type is deeper than the depths of the first base region of the second conductivity type and the second base region of the second conductivity type. In the high state, the on resistance can be reduced.
  • the electric field strength of the gate insulating film at the bottom of the trench can be relaxed and the on-resistance can be reduced while securing the withstand voltage of the active portion by a simple method. It plays an effect.
  • FIG. 1 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 2 is a view showing the relationship between the withstand voltage and the on resistance with respect to the depth difference D of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment (part 1).
  • FIG. 4 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment (part 2).
  • FIG. 5 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment (part 3).
  • FIG. 6 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment (part 4).
  • FIG. 7 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment (part 5).
  • FIG. 8 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment (part 6).
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • the notation of n and p including + and-is the same it indicates that the concentration is close, and the concentration is not necessarily the same.
  • Embodiment The semiconductor device according to the present invention is configured using a wide band gap semiconductor.
  • a silicon carbide semiconductor device manufactured using, for example, silicon carbide (SiC) as a wide band gap semiconductor will be described by taking a MOSFET as an example.
  • FIG. 1 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • the silicon carbide semiconductor device includes a first main surface (front surface) of an n + -type silicon carbide substrate (wide band gap semiconductor substrate of the first conductivity type) 1, for example An n-type silicon carbide epitaxial layer (a first wide band gap semiconductor layer of a first conductivity type) 2 is deposited on the (0001) plane (Si plane).
  • the n + -type silicon carbide substrate 1 is, for example, a silicon carbide single crystal substrate doped with nitrogen (N).
  • the n-type silicon carbide epitaxial layer 2 is a low concentration n-type drift layer doped with, for example, nitrogen at an impurity concentration lower than that of the n + -type silicon carbide substrate 1.
  • An n-type high concentration region (a region of the first conductivity type of high impurity concentration) 5 is formed on the surface side opposite to the n + -type silicon carbide substrate 1 side of the n-type silicon carbide epitaxial layer 2 .
  • the n-type high concentration region 5 is a high concentration n-type drift layer doped with, for example, nitrogen at an impurity concentration lower than the n + -type silicon carbide substrate 1 and higher than the n-type silicon carbide epitaxial layer 2.
  • the n + -type silicon carbide substrate 1, the n-type silicon carbide epitaxial layer 2 and a p-type base layer (second conductivity type wide band gap semiconductor layer) 6 described later are combined to form a silicon carbide semiconductor substrate.
  • a back surface electrode (drain electrode) 13 is provided on the second main surface (the back surface, ie, the back surface of the silicon carbide semiconductor substrate) of n + -type silicon carbide substrate 1.
  • the back surface electrode 13 constitutes a drain electrode.
  • a drain electrode pad 15 is provided on the surface of the back surface electrode 13.
  • a trench structure is formed on the first main surface side (p-type base layer 6 side) of the silicon carbide semiconductor substrate. Specifically, trench 16 penetrates p-type base layer 6 from the surface of p-type base layer 6 on the opposite side to the n + -type silicon carbide substrate 1 side (the first main surface side of the silicon carbide semiconductor substrate) Then, the n-type high concentration region 5 is reached.
  • a gate insulating film 9 is formed on the bottom and sidewalls of the trench 16 along the inner wall of the trench 16, and a gate electrode 10 is formed inside the gate insulating film 9 in the trench 16. Gate insulating film 9 insulates gate electrode 10 from n-type silicon carbide epitaxial layer 2 and p-type base layer 6. A part of the gate electrode 10 may project from above the trench 16 (on the side of the source electrode pad 14) to the side of the source electrode pad 14.
  • a first p + -type base region (second conductivity type) is formed on the surface layer of n-type silicon carbide epitaxial layer 2 on the opposite side to the n + -type silicon carbide substrate 1 side (the first main surface side of the silicon carbide semiconductor substrate).
  • the first base region 3) and the second p + -type base region (second base region of the second conductivity type) 4 are selectively provided.
  • the first p + -type base region 3 is apart from the trench 16 and reaches a deeper position on the drain side than the bottom of the trench 16.
  • the distance from the first p + -type base region 3 to the sidewall of the trench 16 is, for example, the optimum JFET (for each impurity concentration of the first p + -type base region 3, the second p + -type base region 4 and the n-type high concentration region 5).
  • it is determined by the junction FET width.
  • the second p + -type base region 4 is formed at a position opposed to the bottom of the trench 16 in the depth direction.
  • the width of the second p + -type base region 4 is equal to or wider than the width of the trench 16.
  • the bottom of the trench 16 may reach the second p + -type base region 4, or may be located in the n-type high concentration region 5 sandwiched between the p-type base layer 6 and the second p + -type base region 4. Good.
  • the first p + -type base region 3 and the second p + -type base region 4 are doped with, for example, aluminum (Al). A part of the first p + -type base region 3 may be extended to the trench side to be connected to the second p + -type base region 4.
  • FIG. 1 illustrates the case where the first p + -type base region 3 and the second p + -type base region 4 are arranged separately (the same applies to FIGS. 4 to 8).
  • a p-type base layer (second-conductivity-type wide band gap semiconductor layer) 6 is provided on the base first main surface side of n-type silicon carbide epitaxial layer 2.
  • the p-type base layer 6 is in contact with the first p + -type base region 3.
  • the impurity concentration of the p-type base layer 6 may be lower than, for example, the impurity concentration of the first p + -type base region 3.
  • the p-type impurity concentration of the portion (p-type base layer 6) in which the n-type inversion layer (channel) is formed at the time of on in the base region including the first p + -type base region 3 and the p-type base layer 6 Since the voltage can be lowered, the gate threshold voltage Vth and the on-resistance can be prevented from becoming high.
  • the p-type impurity concentration of the drain side portion (first p + -type base region 3) of the base region can be increased, a predetermined breakdown voltage can be secured.
  • an n + source region (source region of the first conductivity type) 7 and a p ++ contact region (contact region of the second conductivity type) 8 are selectively provided on the first main surface side of the substrate.
  • the n + source region 7 and the p ++ contact region 8 are in contact with each other.
  • An n-type high concentration region 5 is provided in a region sandwiched by the base region 4, and the n-type high concentration region 5 is located deeper than the first p + -type base region 3 and the second p + -type base region 4. It is formed.
  • the depth (thickness) of the n-type high concentration region 5 is larger than the depth (thickness) of the first p + -type base region 3 and the depth (thickness) of the second p + -type base region 4.
  • the first p + -type base region 3 and the second p + -type base region 4 may be formed to the same depth.
  • D is a difference obtained by subtracting the depths of the first p + -type base region 3 and the second p + -type base region 4 from the depth of the n-type high concentration region 5.
  • n-type high-concentration region 5 the drain side of the 1p + -type base region 3 and the 2p + -type base region 4, provided so as to surround the first 1p + -type base region 3 and the 2p + -type base region 4 It may be done.
  • trench MOS gates metal-oxide-semiconductor insulated gate
  • Interlayer insulating film 11 is provided on the entire surface on the first main surface side of the silicon carbide semiconductor base so as to cover gate electrode 10 embedded in the trench.
  • Source electrode 12 is in contact with n + source region 7 and p ++ contact region 8 through a contact hole opened in interlayer insulating film 11.
  • Source electrode 12 is electrically insulated from gate electrode 10 by interlayer insulating film 11.
  • a source electrode pad 14 is provided on the source electrode 12.
  • FIG. 2 is a view showing the relationship between the withstand voltage and the on resistance with respect to the depth difference D of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 2 shows the result of verification of the depth of the n-type high concentration region 5 when an element having a withstand voltage of 3300 V class is assumed as an example in the present embodiment.
  • FIG. 2 is a graph plotting withstand voltage against difference D obtained by subtracting the depths of the first p + -type base region 3 and the second p + -type base region 4 from the depth of the n-type high concentration region 5 (black circles It is a graph (a graph connecting triangles) in which the connection graph and the on-resistance are plotted.
  • FIG. 2 is a view showing the relationship between the withstand voltage and the on resistance with respect to the depth difference D of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 2 shows the result of verification of the depth of the n-type high concentration region 5 when an element having a withstand voltage of 3300 V
  • the left vertical axis is the withstand voltage (unit: V)
  • the right vertical axis is the on resistance (unit: m ⁇ cm 2 )
  • the horizontal axis is the first p + type from the depth of the n-type high concentration region 5
  • the difference D (unit: ⁇ m) obtained by subtracting the depths of the base region 3 and the second p + -type base region 4.
  • the withstand voltage tends to be high, but the on resistance is rapidly high.
  • the withstand voltage tends to decrease, but does not decrease rapidly. The withstand voltage is high, and the on resistance tends to be low.
  • the depth of the n-type high concentration region 5 is preferably equal to or greater than the depth of the first p + -type base region 3 and the depth of the second p + -type base region 4 (D) 0.0) .
  • the difference between the depth of the n-type high concentration region 5 and the depths of the first p + -type base region 3 and the second p + -type base region 4 is set to 0.2 ⁇ m or more. Can be maintained.
  • the difference D obtained by subtracting the depths of the first p + -type base region 3 and the second p + -type base region 4 from the depth of the n-type high concentration region 5 exceeds 0.5 ⁇ m, the desired withstand voltage (3300 V) Becomes difficult to achieve. More preferably, the difference D obtained by subtracting the depths of the first p + -type base region 3 and the second p + -type base region 4 from the depth of the n-type high concentration region 5 is 0.2 ⁇ m or more and 0.5 ⁇ m or less It is understood that the range of (0.2 ⁇ D ⁇ 0.5) is appropriate.
  • FIG. 3 to FIG. 8 are cross sectional views schematically showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • an n + -type silicon carbide substrate 1 made of n-type silicon carbide is prepared.
  • the wide band gap semiconductor layer 2a is epitaxially grown to a thickness of, for example, about 30 ⁇ m.
  • the first n-type silicon carbide epitaxial layer 2 a becomes the n-type silicon carbide epitaxial layer 2.
  • the state up to here is shown in FIG.
  • a mask (not shown) having a desired opening is formed of, for example, an oxide film by photolithography.
  • p-type impurities such as aluminum atoms are ion-implanted by the ion implantation method using the oxide film as a mask.
  • a portion of the surface region of first n-type silicon carbide epitaxial layer 2a for example, a first p-type region (first base region of second conductivity type) 3a having a depth of about 0.5 ⁇ m.
  • the distance between the first 2p + -type base region (second base region of a second conductivity type) 4, the 1p-type region 3a and the 2p + -type base region 4, for example, adjacent is about 1.5 ⁇ m To be formed.
  • the dose during ion implantation for forming the first p-type region 3a and the second p + -type base region 4 may be set, for example, to have an impurity concentration of about 5 ⁇ 10 18 / cm 3 .
  • the mask used at the time of ion implantation for forming the first p-type region 3a and the second p + -type base region 4 is removed.
  • n-type impurities such as nitrogen atoms are ion-implanted by the ion implantation method.
  • the first n-type region (first region of the first conductivity type) 5 a is formed to a position 0.2 to 0.5 ⁇ m deeper than the mold base region 4.
  • first p-type region 3a and second p + -type base are formed over the entire surface layer of first n-type silicon carbide epitaxial layer 2a.
  • First n-type region 5a is formed to surround the lower side (the n + -type silicon carbide substrate 1 side) of region 4.
  • the dose during ion implantation for forming the first n-type region 5a may be set, for example, to have an impurity concentration of about 5 ⁇ 10 16 / cm 3 . The situation up to here is shown in FIG.
  • a second n-type silicon carbide epitaxial layer (first conductive type second layer) is doped on the surface of the first n-type silicon carbide epitaxial layer 2a while doping n-type impurities such as nitrogen atoms.
  • the wide band gap semiconductor layer 2 b is epitaxially grown to a thickness of, for example, about 0.5 ⁇ m.
  • the second n-type silicon carbide epitaxial layer 2 b and the first n-type silicon carbide epitaxial layer 2 a are combined to form the n-type silicon carbide epitaxial layer 2.
  • the conditions of the epitaxial growth for forming the second n-type silicon carbide epitaxial layer 2b may be set, for example, such that the impurity concentration of the second n-type silicon carbide epitaxial layer 2b is about 3 ⁇ 10 15 / cm 3 .
  • a mask (not shown) having a desired opening is formed by, for example, an oxide film by photolithography.
  • p-type impurities such as aluminum atoms are ion-implanted by the ion implantation method using the oxide film as a mask.
  • a second p-type region (third base region of second conductivity type) 3b having a depth of, for example, about 0.5 ⁇ m is formed in a part of the surface region of n-type silicon carbide epitaxial layer 2. For example, it is formed to overlap the upper part of the first p-type region 3a.
  • the second p-type region 3 b and the first p-type region 3 a are combined to form a first p + -type base region 3.
  • the dose during ion implantation for forming the second p-type region 3b may be set, for example, to have an impurity concentration of about 5 ⁇ 10 18 / cm 3 .
  • n-type impurities such as nitrogen atoms are ion-implanted by the ion implantation method.
  • a portion of the surface layer of second n-type silicon carbide epitaxial layer 2b is in contact with first p-type region 3a, second p + -type base region 4 and first n-type region 5a.
  • a second n-type region (a second region of the first conductivity type) 5 b having a depth of about 0.5 ⁇ m is formed.
  • the dose during ion implantation for providing the second n-type region 5 b may be set, for example, to have an impurity concentration of about 5 ⁇ 10 16 / cm 3 .
  • the second n-type region 5 b and the first n-type region 5 a are combined to form an n-type high concentration region 5. The state up to here is shown in FIG.
  • a p-type impurity such as an aluminum atom is doped on the surface of n-type silicon carbide epitaxial layer 2 (that is, the surfaces of first p + -type base region 3 and second n-type region 5b).
  • the p-type base layer (second-conductivity-type wide band gap semiconductor layer) 6 is epitaxially grown to a thickness of, for example, about 1.3 ⁇ m.
  • the conditions of the epitaxial growth for forming the p-type base layer 6 may be set, for example, to be about 4 ⁇ 10 17 / cm 3, in which the impurity concentration is lower than the impurity concentration of the first p + -type base region 3.
  • n + source region (source region of first conductivity type) 7 is formed in part of the surface layer of p type base layer 6.
  • the dose during ion implantation for forming the n + source region 7 may be set, for example, so that the impurity concentration is higher than that of the first p + -type base region 3.
  • the mask used at the ion implantation for forming the n + source region 7 is removed.
  • a mask (not shown) having a desired opening is formed, for example, with an oxide film by photolithography, and this oxide film is used as a mask on the surface of p-type base layer 6.
  • a p-type impurity such as aluminum is ion implanted.
  • the p ++ contact region (contact region of the second conductivity type) 8 is formed in a part of the surface region of the p-type base layer 6.
  • the dose amount at the time of ion implantation for forming the p ++ contact region 8 may be set so that the impurity concentration is higher than, for example, the second p + -type base region 4. Subsequently, the mask used at the time of ion implantation for forming p ++ contact region 8 is removed. The order of ion implantation for forming the n + source region 7 and ion implantation for forming the p ++ contact region 8 may be reversed. The state up to here is shown in FIG.
  • heat treatment is performed to activate, for example, the first p-type region 3a, the second p-type region 3, the n + source region 7 and the p ++ contact region 8.
  • the temperature of the heat treatment may be, for example, about 1700.degree.
  • the heat treatment time may be, for example, about 2 minutes.
  • each ion implantation region may be activated collectively by one heat treatment, or may be activated by heat treatment every time ion implantation is performed.
  • a mask not shown having a desired opening by photolithography Is formed of, for example, an oxide film.
  • a trench 16 which penetrates the n + source region 7 and the p-type base layer 6 and reaches the n-type high concentration region 5 is formed by dry etching.
  • the bottom of the trench 16 may reach the second p + -type base region 4, or may be located in the n-type high concentration region 5 sandwiched between the p-type base layer 6 and the second p + -type base region 4. Good.
  • the mask used to form the trench 16 is removed. The state up to here is shown in FIG.
  • gate insulating film 9 is formed along the surfaces of n + source region 7 and p ++ contact region 8 and the bottom and sidewalls of trench 16.
  • the gate insulating film 9 may be formed by thermal oxidation by heat treatment at a temperature of about 1000 ° C. in an oxygen atmosphere. Further, the gate insulating film 9 may be formed by a method of depositing by a chemical reaction such as high temperature oxidation (HTO) or the like.
  • HTO high temperature oxidation
  • a polycrystalline silicon layer doped with, for example, phosphorus atoms is formed on the gate insulating film 9.
  • the polycrystalline silicon layer is formed to fill in the trench 16.
  • gate electrode 10 is formed. A part of the gate electrode 10 may project from above the trench 16 (on the side of the source electrode pad 14) to the side of the source electrode pad 14.
  • phosphorus glass is deposited to a thickness of about 1 ⁇ m so as to cover the gate insulating film 9 and the gate electrode 10, and the interlayer insulating film 11 is formed.
  • contact holes are formed to expose n + source region 7 and p ++ contact region 8.
  • heat treatment is performed to planarize the interlayer insulating film 11. The state up to here is shown in FIG.
  • the source electrode 12 in contact with the n + source region 7 and the p ++ contact region 8 is formed by sputtering, for example.
  • an aluminum film for example, is provided to a thickness of, for example, about 5 ⁇ m so as to cover the source electrode 12 and the interlayer insulating film 11, for example, by sputtering. Thereafter, the aluminum film is selectively removed, and the source electrode pad 14 is formed by leaving it so as to cover the active portion of the entire device.
  • the drain electrode 13 is formed on the second main surface of the n + -type silicon carbide substrate 1 by sputtering, for example.
  • a drain electrode pad 15 is formed by sequentially laminating, for example, titanium (Ti), nickel (Ni) and gold (Au) on the surface of the drain electrode 13. As described above, the semiconductor device shown in FIG. 1 is completed.
  • the second n-type region 5b is formed by ion implantation, but the second n-type silicon carbide epitaxial layer 2b may be formed as the second n-type region 5b. That is, the manufacturing method is performed such that the impurity concentration of nitrogen is about 5 ⁇ 10 16 / cm 3 which is the impurity concentration of second n-type region 5 b at the time of epitaxial growth of second n-type silicon carbide epitaxial layer 2 b and ion implantation is omitted.
  • n + silicon carbide substrate 1 and n type silicon carbide epitaxial layer 2 are combined to form a silicon carbide semiconductor substrate, and p type base layer 6 is formed on the surface layer on the substrate first main surface side of n type silicon carbide epitaxial layer 2. It may be formed by ion implantation. Further, the n + -type silicon carbide substrate 1 alone and the silicon carbide semiconductor substrate, all the regions (n-type high-concentration region constituting the MOS gate structure on the surface layer of the first main surface side of the n + -type silicon carbide substrate 1 5 The first p + -type base region 3 and the second p + -type base region 4 may be formed by ion implantation.
  • the present invention has described the case where the first main surface of the silicon carbide substrate made of silicon carbide is the (0001) plane and the MOS gate structure is formed on the (0001) plane, the present invention is not limited thereto.
  • the type of wide band gap semiconductor for example, gallium nitride (GaN) or the like
  • the plane orientation of the main surface of the substrate, and the like can be variously changed.
  • the first conductivity type is n-type and the second conductivity type is p-type, but in the present invention, the first conductivity type is p-type and the second conductivity type is n-type The same holds true.
  • the drain side of the trench from the bottom between adjacent trenches is provided.
  • a pn junction between the first p + -type base region and the n-type drift layer can be formed.
  • the bottom of the trench is A pn junction between the second p + -type base region and the n-type drift layer can be formed at a close position.
  • the pn junction between the first p, 2p + -type base region and the n-type drift layer By thus forming the pn junction between the first p, 2p + -type base region and the n-type drift layer, application of a high electric field to the gate insulating film at the bottom of the trench can be prevented. Therefore, even when a wide band gap semiconductor is used as a semiconductor material, high withstand voltage can be achieved.
  • the second p + -type base region wider than the trench width the electric field at the corner of the bottom of the trench can be relaxed, so that the withstand voltage can be further increased.
  • the electric field in the JFET region formed between the first 1p + -type base region and the 2p + -type base region can be relaxed.
  • the first p + -type base region can be formed at a position separated in the lateral direction (direction parallel to the main surface of the base) from the bottom of the trench than in the prior art (for example, Patent Document 1 above). Therefore, the trench and the first p + -type base region can be formed at predetermined positions with high position accuracy. Therefore, a semiconductor device having a high withstand voltage and a low on-resistance can be manufactured by a simpler manufacturing method than the conventional method only by epitaxial growth and ion implantation or ion implantation.
  • the semiconductor device according to the present invention is useful for a high breakdown voltage semiconductor device used for a power conversion device or a power supply device such as various industrial machines.

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Abstract

炭化珪素半導体基体の第１主面側には、トレンチ（１６）が形成され、炭化珪素半導体基体の第１主面側にｎ型炭化珪素エピタキシャル層（２）が堆積され、ｎ型炭化珪素エピタキシャル層の表面にｎ型高濃度領域（５）が設けられる。また、ｎ型炭化珪素エピタキシャル層（２）の表面に、第１ｐ型ベース領域（３）と第２ｐ+型ベース領域（４）が選択的に設けられ、第２ｐ+型ベース領域（４）はトレンチ（１６）の底部に形成される。また、ｎ型高濃度領域（５）の深さは、第１ｐ型ベース領域（３）と第２ｐ+型ベース領域（４）の深さよりも深くなっている。このようにすることで、簡易な方法で、トレンチ底部のゲート絶縁膜の電界強度を緩和させ、活性部の耐電圧を確保しつつオン抵抗を下げることができる。

Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｅｄ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも、チャネルが基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができる。したがって、プレーナー構造よりもトレンチ構造の方が単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
　しかしながら、トレンチ構造を有する縦型ＭＯＳＦＥＴは、チャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
　このような問題を解消する方法として、トレンチ底部の電界強度を緩和させるために、ｐ型ベース領域に接し、かつトレンチ底部より深い位置に達するｐ型領域を形成し、トレンチ底部よりも深く、かつトレンチに近い位置にｐｎ接合を形成する構造が提案されている（例えば、下記特許文献１参照。）。また、トレンチ底部にｐ型領域を形成する構造が提案されている（例えば、下記特許文献２参照。）。また、これらの両方を形成する構造が提案されている（例えば、下記特許文献３（第７図）参照。）。
特許第５５３９９３１号公報 米国特許第６１８０９５８号公報 特開２００９－２６０２５３号公報
　しかしながら、特許文献１の技術を用いてｐｎ接合を形成した場合、ｐｎ接合をトレンチ底部より深い位置、もしくは、トレンチに近い位置に形成しなければ耐電圧が確保できないため、製造が非常に困難である。また、特許文献２の技術を用いてｐ型領域を形成した場合、トレンチ側壁のゲート絶縁膜に高電界が印加されやすくなり、オン状態では電流経路が狭くなるため、オン抵抗が高くなる。また、特許文献３の技術を用いてトレンチから離れた位置に深いｐ型領域とトレンチ底部のｐ型領域の両方を形成した場合、オン抵抗を下げるためにトレンチ下部のｐ型領域の幅をトレンチ幅より狭くしているため、トレンチ底部のコーナー部へ高電界が緩和されない。
　この発明は、上述した従来技術による問題点を解消するため、簡易に形成することができ、かつ、活性部の耐電圧を確保しつつオン抵抗を下げられる半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、後述する、第１導電型のワイドバンドギャップ半導体基板と、第１導電型の第１ワイドバンドギャップ半導体層と、第２導電型の第１ベース領域と、第２導電型の第２ベース領域と、第１導電型の領域と、第２導電型のワイドバンドギャップ半導体層と、第１導電型のソース領域と、トレンチと、ゲート電極と、層間絶縁膜と、ソース電極と、ドレイン電極と、を備え、次の特徴を有する。第１導電型のワイドバンドギャップ半導体基板は、シリコンよりもバンドギャップが広い半導体からなる。第１導電型の第１ワイドバンドギャップ半導体層は、前記ワイドバンドギャップ半導体基板のおもて面に形成され、シリコンよりもバンドギャップが広い半導体からなり、前記ワイドバンドギャップ半導体基板より低不純物濃度である。第２導電型の第１ベース領域は、前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に形成されている。第２導電型の第２ベース領域は、前記第１導電型の第１ワイドバンドギャップ半導体層の内部に選択的に形成されている。第１導電型の領域は、前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に形成され、前記第１導電型の第１ワイドバンドギャップ半導体層より高不純物濃度である。第２導電型のワイドバンドギャップ半導体層は、前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に形成され、シリコンよりもバンドギャップが広い半導体からなる。第１導電型のソース領域は、前記第２導電型のワイドバンドギャップ半導体層の内部に選択的に形成されている。トレンチは、前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型の領域に達する。ゲート電極は、前記トレンチ内部にゲート絶縁膜を介して形成されている。層間絶縁膜は、前記ゲート電極上に形成されている。ソース電極は、前記第２導電型のワイドバンドギャップ半導体層および前記第１導電型のソース領域に接触する。ドレイン電極は、前記第１導電型の高濃度ワイドバンドギャップ半導体基板の裏面に設けられている。そして、前記第１導電型の領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも深い。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型の領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも、０．２μｍ以上０．５μｍ以下深いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第１ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型の第１ワイドバンドギャップ半導体層の表面層に、第２導電型の第１ベース領域および第２導電型の第２ベース領域を選択的に形成する工程を含む。前記第１導電型の第１ワイドバンドギャップ半導体層の表面層に、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域よりも深く第１導電型の第１領域を形成する工程を含む。前記第１導電型の第１ワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第２ワイドバンドギャップ半導体層を形成する工程を含む。前記第１導電型の第２ワイドバンドギャップ半導体層の表面層に、前記第２導電型の第１ベース領域に接する第２導電型の第３ベース領域を選択的に形成する工程を含む。前記第１導電型の第２ワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる第２導電型のワイドバンドギャップ半導体層を形成する工程を含む。前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域を選択的に形成する工程を含む。前記第１導電型のソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型の第１領域に達するトレンチを形成する工程を含む。前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程を含む。前記ゲート電極上に層間絶縁膜を形成する工程を含む。前記第２導電型のワイドバンドギャップ半導体層および前記第１導電型のソース領域に接するソース電極を形成する工程を含む。前記ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程を含む。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型の第３ベース領域の形成後、前記第２導電型のワイドバンドギャップ半導体層の形成前に、前記第１導電型の第２ワイドバンドギャップ半導体層の表面層に、前記第１導電型の第１領域に接する第１導電型の第２領域を選択的に形成する工程をさらに含むことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型の第２領域は、イオン注入によって形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型の第２ワイドバンドギャップ半導体層は、前記第１導電型の第１ワイドバンドギャップ半導体層よりも高不純物濃度に形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型の第１ワイドバンドギャップ半導体層、前記第１導電型の第２ワイドバンドギャップ半導体層および前記第２導電型のワイドバンドギャップ半導体層は、エピタキシャル成長によって形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型の第１領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも、０．２μｍ以上０．５μｍ以下深く形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする。
　上述した発明によれば、第１導電型の領域の深さが、第２導電型の第１ベース領域および第２導電型の第２ベース領域の深さよりも深くなっているため、耐電圧が高い状態で、オン抵抗を下げることができる。
　本発明にかかる半導体装置および半導体装置の製造方法によれば、簡易な方法で、トレンチ底部のゲート絶縁膜の電界強度を緩和させ、活性部の耐電圧を確保しつつオン抵抗を下げることができるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。 図２は、実施の形態にかかる炭化珪素半導体装置の深さの差Ｄに対する耐電圧とオン抵抗との関係を示す図である。 図３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 図４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 図５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 図７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態）
　本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。
　図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型のワイドバンドギャップ半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１ワイドバンドギャップ半導体層）２が堆積されている。
　ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側は、ｎ型高濃度領域（高不純物濃度の第１導電型の領域）５が形成されている。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６とを併せて炭化珪素半導体基体とする。
　図１に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（ドレイン電極）１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド１５が設けられている。
　炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型炭化珪素エピタキシャル層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４側）からソース電極パッド１４側に突出していてもよい。
　ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域（第２導電型の第１ベース領域）３と第２ｐ+型ベース領域（第２導電型の第２ベース領域）４が選択的に設けられている。第１ｐ+型ベース領域３は、トレンチ１６と離して、かつトレンチ１６の底部よりもドレイン側に深い位置にまで達している。第１ｐ+型ベース領域３からトレンチ１６の側壁までの距離は、例えば、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４およびｎ型高濃度領域５の各不純物濃度に対する最適なＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　ＦＥＴ）幅によって決定されることが好ましい。ＪＦＥＴ幅とは、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４との間に形成されるＪＦＥＴ領域の幅（第１ｐ+型ベース領域３と第２ｐ+型ベース領域４との間の距離）である。
　第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向に対向する位置に形成される。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５内に位置していてもよい。第１ｐ+型ベース領域３と第２ｐ+型ベース領域４は、例えばアルミニウム（Ａｌ）がドーピングされている。第１ｐ+型ベース領域３の一部をトレンチ側に延在させることで第２ｐ+型ベース領域４に接続した構造となっていてもよい。その理由は、第２ｐ+型ベース領域４とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１２に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。図１には、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４とを離して配置した場合を図示する（図４～８においても同様）。
　ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６が設けられている。ｐ型ベース層６は、第１ｐ+型ベース領域３に接する。ｐ型ベース層６の不純物濃度は、例えば第１ｐ+型ベース領域３の不純物濃度よりも低くてもよい。これにより、第１ｐ+型ベース領域３およびｐ型ベース層６からなるベース領域の、オン時にｎ型の反転層（チャネル）が形成される部分（ｐ型ベース層６）のｐ型不純物濃度を低くすることができるため、ゲートしきい値電圧Ｖｔｈやオン抵抗が高くなることを防止することができる。また、ベース領域のドレイン側の部分（第１ｐ+型ベース領域３）のｐ型不純物濃度を高くすることができるため、所定の耐圧を確保することができる。ｐ型ベース層６の内部には、基体第１主面側にｎ+ソース領域（第１導電型のソース領域）７およびｐ++コンタクト領域（第２導電型のコンタクト領域）８が選択的に設けられている。また、ｎ+ソース領域７およびｐ++コンタクト領域８は互いに接する。
　ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域３と第２ｐ+型ベース領域４に挟まれた領域と、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれた領域にｎ型高濃度領域５が設けられており、このｎ型高濃度領域５は、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４よりも深い位置まで形成されている。このため、ｎ型高濃度領域５の深さ（厚さ）は、第１ｐ+型ベース領域３の深さ（厚さ）と第２ｐ+型ベース領域４の深さ（厚さ）より大きい。また、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４は、同じ深さの位置まで形成されていてもよい。Ｄは、ｎ型高濃度領域５の深さから第１ｐ+型ベース領域３、第２ｐ+型ベース領域４の深さを引いた差である。また、ｎ型高濃度領域５は、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４のドレイン側に、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を囲むように設けられていてもよい。
　図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
　層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチに埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+ソース領域７およびｐ++コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１４が設けられている。
　図２は、実施の形態にかかる炭化珪素半導体装置の深さの差Ｄに対する耐電圧とオン抵抗との関係を示す図である。図２では、本実施の形態において、一例として耐電圧が３３００Ｖクラスの素子を想定した場合のｎ型高濃度領域５の深さについて検証を行った結果である。図２は、ｎ型高濃度領域５の深さから第１ｐ+型ベース領域３、第２ｐ+型ベース領域４の深さを引いた差Ｄに対して、耐電圧をプロットしたグラフ（黒丸を結ぶグラフ）とオン抵抗をプロットしたグラフ（三角を結ぶグラフ）である。図２において、左縦軸は耐電圧（単位：Ｖ）であり、右縦軸はオン抵抗（単位：ｍΩｃｍ2）であり、横軸はｎ型高濃度領域５の深さから第１ｐ+型ベース領域３、第２ｐ+型ベース領域４の深さを引いた差Ｄ（単位：μｍ）である。
　ｎ型高濃度領域５が、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４より浅い場合（Ｄがマイナスの場合）、耐電圧は高くなる傾向であるが、オン抵抗が急激に高くなる。一方、ｎ型高濃度領域５が第１ｐ+型ベース領域３および第２ｐ+型ベース領域４より深い場合（Ｄがプラスの場合）、耐電圧が下がる傾向であるが急激に下がることはなく、耐電圧が高い状態であり、オン抵抗は低い傾向である。このため、ｎ型高濃度領域５の深さは、第１ｐ+型ベース領域３の深さおよび第２ｐ+型ベース領域４の深さよりも深いかまたは等しいことがよい（Ｄ≧０．０）。また、ｎ型高濃度領域５の深さから第１ｐ+型ベース領域３、第２ｐ+型ベース領域４の深さを引いた差Ｄを０．２μｍ以上とすることで最も低いオン抵抗をほぼ維持することができる。さらに、ｎ型高濃度領域５の深さから第１ｐ+型ベース領域３、第２ｐ+型ベース領域４の深さを引いた差Ｄが０．５μｍを超える場合、所望の耐電圧（３３００Ｖ）を実現しにくくなる。これらより、好ましくは、ｎ型高濃度領域５の深さから第１ｐ+型ベース領域３、第２ｐ+型ベース領域４の深さを引いた差Ｄの値は０．２μｍ以上０．５μｍ以下の範囲が適正であることがわかる（０．２≦Ｄ≦０．５）。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
　次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３～図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
　まず、図３に示すように、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層（第１導電型の第１ワイドバンドギャップ半導体層）２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図３に示されている。
　次に、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の第１ｐ型領域（第２導電型の第１ベース領域）３ａと第２ｐ+型ベース領域（第２導電型の第２ベース領域）４が、例えば隣り合う第１ｐ型領域３ａと第２ｐ+型ベース領域４との間の距離が１．５μｍ程度となるように、形成される。第１ｐ型領域３ａと第２ｐ+型ベース領域４を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。
　次に、第１ｐ型領域３ａと第２ｐ+型ベース領域４を形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面層の、第１ｐ型領域３ａと第２ｐ+型ベース領域４との間に、第１ｐ型領域３ａと第２ｐ+型ベース領域４よりも０．２～０．５μｍ深い位置まで第１ｎ型領域（第１導電型の第１領域）５ａが形成される。ここでは、マスクを用いずに第１ｎ型領域５ａを形成するためのイオン注入を行うため、第１ｎ型炭化珪素エピタキシャル層２ａの表面層の全体にわたって、第１ｐ型領域３ａと第２ｐ+型ベース領域４の下側（ｎ+型炭化珪素基板１側）を囲むように第１ｎ型領域５ａが形成される。第１ｎ型領域５ａを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０16／ｃｍ3程度となるように設定してもよい。ここまでの状態が図４に示されている。
　次に、図５に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら第２ｎ型炭化珪素エピタキシャル層（第１導電型の第２ワイドバンドギャップ半導体層）２ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２ｎ型炭化珪素エピタキシャル層２ｂと第１ｎ型炭化珪素エピタキシャル層２ａを合わせてｎ型炭化珪素エピタキシャル層２となる。第２ｎ型炭化珪素エピタキシャル層２ｂを形成するためのエピタキシャル成長の条件を、例えば第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。
　次に、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図５に示すように、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の第２ｐ型領域（第２導電型の第３ベース領域）３ｂが、例えば第１ｐ型領域３ａの上部に重なるように形成される。この第２ｐ型領域３ｂと第１ｐ型領域３ａを合わせて第１ｐ+型ベース領域３となる。第２ｐ型領域３ｂを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。
　次に、第２ｐ型領域３ｂを形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図５に示すように、第２ｎ型炭化珪素エピタキシャル層２ｂの表面層の一部に、第１ｐ型領域３ａ、第２ｐ+型ベース領域４、第１ｎ型領域５ａに接するように、例えば深さ０．５μｍ程度の第２ｎ型領域（第１導電型の第２領域）５ｂが形成される。第２ｎ型領域５ｂを設けるためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０16／ｃｍ3程度となるように設定してもよい。この第２ｎ型領域５ｂと第１ｎ型領域５ａを合わせてｎ型高濃度領域５となる。ここまでの状態が図５に示されている。
　次に、図６に示すように、ｎ型炭化珪素エピタキシャル層２の表面（すなわち第１ｐ+型ベース領域３および第２ｎ型領域５ｂの表面）上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６を、例えば１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、例えば不純物濃度が第１ｐ+型ベース領域３の不純物濃度よりも低い４×１０17／ｃｍ3程度となるように設定してもよい。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ型炭化珪素エピタキシャル層２およびｐ型ベース層６を積層してなる炭化珪素半導体基体が形成される。
　次に、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン（Ｐ）をイオン注入する。それによって、図６に示すように、ｐ型ベース層６の表面層の一部にｎ+ソース領域（第１導電型のソース領域）７が形成される。ｎ+ソース領域７を形成するためのイオン注入時のドーズ量を、例えば第１ｐ+型ベース領域３よりも不純物濃度が高くなるように設定してもよい。
　次に、ｎ+ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。そして、露出したｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型ベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、図６に示すように、ｐ型ベース層６の表面領域の一部にｐ++コンタクト領域（第２導電型のコンタクト領域）８が形成される。ｐ++コンタクト領域８を形成するためのイオン注入時のドーズ量を、例えば第２ｐ+型ベース領域４よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ++コンタクト領域８を形成するためのイオン注入時に用いたマスクを除去する。ｎ+ソース領域７を形成するためのイオン注入と、ｐ++コンタクト領域８を形成するためのイオン注入と、の順序を入れ替えてもよい。ここまでの状態が図６に示されている。
　次に、熱処理（アニール）を行って、例えば第１ｐ型領域３ａ、第２ｐ型領域３、ｎ+ソース領域７、ｐ++コンタクト領域８を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
　次に、図７に示すように、ｐ型ベース層６の表面（すなわちｎ+ソース領域７およびｐ++コンタクト領域８の表面）上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング用によってｎ+ソース領域７およびｐ型ベース層６を貫通してｎ型高濃度領域５に達するトレンチ１６を形成する。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５内に位置していてもよい。続いて、トレンチ１６を形成するために用いたマスクを除去する。ここまでの状態が図７に示されている。
　次に、図８に示すように、ｎ+ソース領域７およびｐ++コンタクト領域８の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
　次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１６内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１６内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４側）からソース電極パッド１４側に突出していてもよい。
　次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+ソース領域７およびｐ++コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図８に示されている。
　次に、図１に示すように、例えばスパッタ法によって、ｎ+ソース領域７およびｐ++コンタクト領域８に接するソース電極１２を形成する。次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド１４を形成する。
　次に、例えばスパッタ法によって、ｎ+型炭化珪素基板１の第２主面にドレイン電極１３を形成する。次に、ドレイン電極１３の表面に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層することによって、ドレイン電極パッド１５を形成する。以上のようにして、図１に示す半導体装置が完成する。
　なお、本実施の形態においては、第２ｎ型領域５ｂの形成をイオン注入で行う形態を示したが、第２ｎ型領域５ｂとして第２ｎ型炭化珪素エピタキシャル層２ｂを形成してもよい。すなわち、第２ｎ型炭化珪素エピタキシャル層２ｂのエピタキシャル成長時に窒素の不純物濃度が第２ｎ型領域５ｂの不純物濃度である５×１０16／ｃｍ3程度となるように設定し、イオン注入を省略する製造方法としてもよい。また、ｎ+型炭化珪素基板１およびｎ型炭化珪素エピタキシャル層２を合わせて炭化珪素半導体基体とし、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層にｐ型ベース層６をイオン注入により形成してもよい。また、ｎ+型炭化珪素基板１単体を炭化珪素半導体基体とし、ｎ+型炭化珪素基板１の第１主面側の表面層にＭＯＳゲート構造を構成するすべての領域（ｎ型高濃度領域５および第１ｐ+型ベース領域３，第２ｐ+型ベース領域４を含む）をイオン注入により形成してもよい。
　以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。
　また、本発明では、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上、説明したように、実施の形態によれば、トレンチと離して、かつｐ型ベース層に接する第１ｐ+型ベース領域を設けることで、隣り合うトレンチ間に、トレンチの底部よりもドレイン側に深い位置に、第１ｐ+型ベース領域とｎ型ドリフト層とのｐｎ接合を形成することができる。また、ｎ型ドリフト層の内部に、トレンチ底部を囲むように、またはトレンチ底部よりも深くかつトレンチと深さ方向に対向するように、第２ｐ+型ベース領域を設けることで、トレンチの底部に近い位置に、第２ｐ+型ベース領域とｎ型ドリフト層とのｐｎ接合を形成することができる。このように、第１ｐ，２ｐ+型ベース領域とｎ型ドリフト層とのｐｎ接合を形成することで、トレンチ底部のゲート絶縁膜に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。また、トレンチ幅よりも幅の広い第２ｐ+型ベース領域を設けることで、トレンチの底部のコーナー部の電界を緩和させることができるため、さらに耐電圧を高くすることができる。また、第２ｐ+型ベース領域を深さ方向にトレンチの底部と離して配置した場合においても、第１ｐ+型ベース領域と第２ｐ+型ベース領域との間に形成されるＪＦＥＴ領域において電界を負担する割合が高まるため、トレンチの底部および底部のコーナー部の電界を緩和させることができる。
　また、実施の形態によれば、第１ｐ，２ｐ+型ベース領域の間に、第１ｐ，２ｐ+型ベース領域よりもドレイン側に深い位置にまで達する高濃度ｎ型ドリフト層を設けることで、トレンチの底部付近に第２ｐ+型ベース領域を設けたとしても、トレンチ側壁のゲート絶縁膜に高電界が印加されにくくなる。このため、オン状態で電流経路が狭くなることを抑制することができ、オン抵抗が高くなることを防止することができる。したがって、耐電圧が高い状態で、オン抵抗を下げることができる。また、実施の形態によれば、従来（例えば上記特許文献１）よりも第１ｐ+型ベース領域をトレンチの底部から横方向（基体主面に平行な方向）に離れた位置に形成することができるため、トレンチおよび第１ｐ+型ベース領域を位置精度よく所定の位置に形成することができる。したがって、エピタキシャル成長およびイオン注入、またはイオン注入のみで、耐電圧が高くかつオン抵抗の低い半導体装置を従来よりも簡易な製造方法で製造することができる。第１ｐ+型ベース領域をトレンチの底部から横方向に離れた位置に形成したとしても、当該第１ｐ+型ベース領域と、トレンチに近い位置に形成した第２ｐ+型ベース領域とで、高耐電圧化が可能である。
　以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
　１　ｎ+型炭化珪素基板
　２　ｎ型炭化珪素エピタキシャル層
　２ａ　第１ｎ型炭化珪素エピタキシャル層
　２ｂ　第２ｎ型炭化珪素エピタキシャル層
　３　第１ｐ+型ベース領域
　３ａ　第１ｐ型領域
　３ｂ　第２ｐ型領域
　４　第２ｐ+型ベース領域
　５　ｎ型高濃度領域
　５ａ　第１ｎ型領域
　５ｂ　第２ｎ型領域
　６　ｐ型ベース層
　７　ｎ+ソース領域
　８　ｐ++コンタクト領域
　９　ゲート絶縁膜
１０　ゲート電極
１１　層間絶縁膜
１２　ソース電極
１３　裏面電極
１４　ソース電極パッド
１５　ドレイン電極パッド
１６　トレンチ

Claims (10)

  1. 　シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板と、
    　前記ワイドバンドギャップ半導体基板のおもて面に形成された、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第１ワイドバンドギャップ半導体層と、
    　前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に形成された第２導電型の第１ベース領域と、
    　前記第１導電型の第１ワイドバンドギャップ半導体層の内部に選択的に形成された第２導電型の第２ベース領域と、
    　前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に形成された、前記第１導電型の第１ワイドバンドギャップ半導体層より高不純物濃度の第１導電型の領域と、
    　前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に形成された、シリコンよりもバンドギャップが広い半導体からなる第２導電型のワイドバンドギャップ半導体層と、
    　前記第２導電型のワイドバンドギャップ半導体層の内部に選択的に形成された第１導電型のソース領域と、
    　前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型の領域に達するトレンチと、
    　前記トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
    　前記ゲート電極上に形成された層間絶縁膜と、
    　前記第２導電型のワイドバンドギャップ半導体層および前記第１導電型のソース領域に接触するソース電極と、
    　前記第１導電型の高濃度ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
    　を備え、
    　前記第１導電型の領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも深いことを特徴とする半導体装置。
  2. 　前記第１導電型の領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも、０．２μｍ以上０．５μｍ以下深いことを特徴とする請求項１に記載の半導体装置。
  3. 　シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする請求項１または２に記載の半導体装置。
  4. 　シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第１ワイドバンドギャップ半導体層を形成する工程と、
    　前記第１導電型の第１ワイドバンドギャップ半導体層の表面層に、第２導電型の第１ベース領域および第２導電型の第２ベース領域を選択的に形成する工程と、
    　前記第１導電型の第１ワイドバンドギャップ半導体層の表面層に、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域よりも深く第１導電型の第１領域を形成する工程と、
    　前記第１導電型の第１ワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第２ワイドバンドギャップ半導体層を形成する工程と、
    　前記第１導電型の第２ワイドバンドギャップ半導体層の表面層に、前記第２導電型の第１ベース領域に接する第２導電型の第３ベース領域を選択的に形成する工程と、
    　前記第１導電型の第２ワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる第２導電型のワイドバンドギャップ半導体層を形成する工程と、
    　前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域を選択的に形成する工程と、
    　前記第１導電型のソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型の第１領域に達するトレンチを形成する工程と、
    　前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ゲート電極上に層間絶縁膜を形成する工程と、
    　前記第２導電型のワイドバンドギャップ半導体層および前記第１導電型のソース領域に接するソース電極を形成する工程と、
    　前記ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と
    　を含むことを特徴とする半導体装置の製造方法。
  5. 　前記第２導電型の第３ベース領域の形成後、前記第２導電型のワイドバンドギャップ半導体層の形成前に、
    　前記第１導電型の第２ワイドバンドギャップ半導体層の表面層に、前記第１導電型の第１領域に接する第１導電型の第２領域を選択的に形成する工程、
    　をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記第１導電型の第２領域は、イオン注入によって形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記第１導電型の第２ワイドバンドギャップ半導体層は、前記第１導電型の第１ワイドバンドギャップ半導体層よりも高不純物濃度に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  8. 　前記第１導電型の第１ワイドバンドギャップ半導体層、前記第１導電型の第２ワイドバンドギャップ半導体層および前記第２導電型のワイドバンドギャップ半導体層は、エピタキシャル成長によって形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  9. 　前記第１導電型の第１領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも、０．２μｍ以上０．５μｍ以下深く形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  10. 　シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする請求項４～９のいずれか一つに記載の半導体装置の製造方法。
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