JP2019106483A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents

絶縁ゲート型半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2019106483A
JP2019106483A JP2017238885A JP2017238885A JP2019106483A JP 2019106483 A JP2019106483 A JP 2019106483A JP 2017238885 A JP2017238885 A JP 2017238885A JP 2017238885 A JP2017238885 A JP 2017238885A JP 2019106483 A JP2019106483 A JP 2019106483A
Authority
JP
Japan
Prior art keywords
region
regions
semiconductor device
insulated gate
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017238885A
Other languages
English (en)
Other versions
JP7052330B2 (ja
Inventor
啓樹 奥村
Keiki Okumura
啓樹 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017238885A priority Critical patent/JP7052330B2/ja
Priority to US16/170,562 priority patent/US10529848B2/en
Publication of JP2019106483A publication Critical patent/JP2019106483A/ja
Application granted granted Critical
Publication of JP7052330B2 publication Critical patent/JP7052330B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】活性領域の耐圧を維持しつつ、トレンチ底部でアバランシェ電流が流れ難くすることができ、トレンチ底部のゲート絶縁膜を保護することができる絶縁ゲート型半導体装置を提供する。【解決手段】ｎ−型のドリフト層２上に設けられたｎ型の電流拡散層３と、電流拡散層３上に設けられたｐ＋型のベース領域６ａ〜６ｃと、ベース領域６ａ〜６ｃの上部に設けられたｎ＋型のソース領域８ａ〜８ｄと、トレンチ２１ａ，２１ｂに設けられた絶縁ゲート型電極構造（９ａ，９ｂ，１０ａ，１０ｂ）と、トレンチ２１ａ，２１ｂの底部に接して電流拡散層３に設けられたｐ＋型のゲート底部保護領域４ａ，４ｂと、電流拡散層３に設けられ、ゲート底部保護領域４ａ，４ｂの下面と同じ深さの下面を有し、ｎ型の分離層を介して深さ方向に分割されたｐ＋型のベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）とを備える。【選択図】図１

Description

本発明は、トレンチ内に絶縁ゲート型電極構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
トレンチゲート型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）は、プレーナゲート型に対してセルピッチの縮小によるオン抵抗の低減が期待できる。炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を材料とするトレンチゲート型のＭＯＳＦＥＴでは、トレンチ底部に位置するゲート絶縁膜に高電圧が印加され易く、ゲート絶縁膜が破壊される懸念がある。
トレンチ底部の電界強度を緩和するように、トレンチ底部にｐ＋型領域を設けると共に、トレンチ間のコンタクト領域の下方にｐ＋型領域を設けた構造が検討されている。この場合、逆バイアスの印加時に、トレンチ底部のｐ＋型領域よりも、コンタクト領域の下方のｐ＋型領域でアバランシェ電流を相対的に流れ易くすることが重要である。
そこで、コンタクト領域の下方のｐ＋型領域の下にｎ＋型領域を選択的に形成して、コンタクト領域の下方のｐ＋型領域に電界を集中させ、アバランシェ電流を相対的に流れ易くすることが考えられる。しかしながら、コンタクト領域の下方のｐ＋型領域に局所的に電界が集中するため、活性領域の耐圧が低下し、エッジ領域と活性領域の耐圧マージンが減少するという課題がある。
また、特許文献１には、トレンチゲート型のＭＯＳＦＥＴにおいて、ｐ型コンタクト領域の下方のｐ型電界緩和領域をチャネル領域から離間して配置した構造が記載されている。特許文献２には、パワーＭＯＳＦＥＴにおいて、ｐ型ベース層の下方に複数のｐ型埋込領域を配置した構造が記載されている。特許文献３には、ＳｉＣプレーナ型のＭＯＳＦＥＴにおいて、ソース領域の下方に複数のｐ型注入領域を設けた構造が記載されている。特許文献４には、ＳｉＣプレーナ型のＭＯＳＦＥＴにおいて、コンタクト領域の下方に複数のｐ型半導体層を設けた構造が記載されている。
特許第３９４３０５４号明細書 特開２００１−３１３３９３号公報 米国特許出願公開第２００８／０１８５５９３号明細書 特開２０１３−２１４４７号公報
上記課題に鑑み、本発明は、活性領域の耐圧を維持しつつ、トレンチ底部でアバランシェ電流が流れ難くすることができ、トレンチ底部のゲート絶縁膜を保護することができる絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様は、（ａ）シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型のドリフト層と、（ｂ）ドリフト層上に設けられ、ドリフト層よりも高不純物密度で第１導電型の電流拡散層と、（ｃ）電流拡散層上に設けられた第２導電型のベース領域と、（ｄ）ベース領域の上部に設けられ、ドリフト層よりも高不純物密度で第１導電型の主電極領域と、（ｅ）主電極領域及びベース領域を貫通するトレンチの内側に設けられた絶縁ゲート型電極構造と、（ｆ）トレンチの底部に接するように電流拡散層の内部に選択的に設けられ、ベース領域よりも高不純物密度で第２導電型のゲート底部保護領域と、（ｇ）電流拡散層の内部にトレンチから離間して埋め込まれ、ゲート底部保護領域の下面と同じ深さの下面を有し、ベース領域よりも高不純物密度で第２導電型のベース底部埋込領域とを備え、ベース底部埋込領域が、第１導電型の分離層を介して深さ方向に複数に分割されている絶縁ゲート型半導体装置であることを要旨とする。
本発明の他の態様は、（ａ）シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型のドリフト層上に、ドリフト層よりも高不純物密度で第１導電型の電流拡散層を形成する工程と、（ｂ）電流拡散層の内部に第２導電型のゲート底部保護領域を選択的に埋め込む工程と、（ｃ）電流拡散層の内部に、ゲート底部保護領域の下面と同じ深さの下面を有し、第１導電型の分離層を介して深さ方向に複数に分割した、第２導電型のベース底部埋込領域を埋め込む工程と、（ｄ）電流拡散層上に第２導電型のベース領域を形成する工程と、（ｅ）ベース領域の上部に、ドリフト層よりも高不純物密度で第１導電型の主電極領域を形成する工程と、（ｆ）ベース領域を貫通し、ゲート底部保護領域に到達するトレンチを形成する工程と、（ｇ）トレンチの内側に絶縁ゲート型電極構造を形成する工程とを含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。
本発明によれば、活性領域の耐圧を維持しつつ、トレンチ底部でアバランシェ電流が流れ難くすることができ、トレンチ底部のゲート絶縁膜を保護することができる絶縁ゲート型半導体装置及びその製造方法を提供することができる。
本発明の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の下側埋込領域の部分の深さ方向の不純物密度プロファイルを表すグラフである。 図１のＡ−Ａ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。 図１のＢ−Ｂ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。 図３のＢ−Ｂ方向から見た絶縁ゲート型半導体装置の垂直方向の断面図である。 図３のＣ−Ｃ方向から見た絶縁ゲート型半導体装置の垂直方向の断面図である。 図３のＡ−Ａ方向から見た構造に対応する比較例に係る絶縁ゲート型半導体装置の要部断面図である。 図３のＢ−Ｂ方向から見た構造に対応する比較例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 比較例に係る絶縁ゲート型半導体装置の下側埋込領域の部分の深さ方向の不純物密度プロファイルを表すグラフである。 本発明の実施形態に係る絶縁ゲート型半導体装置の不純物密度のシミュレーション結果を表すグラフである。 第１の比較例に係る絶縁ゲート型半導体装置の不純物密度のシミュレーション結果を表すグラフである。 第２の比較例に係る絶縁ゲート型半導体装置の不純物密度のシミュレーション結果を表すグラフである。 本発明の実施形態に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電界のシミュレーション結果を表すグラフである。 第１の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電界のシミュレーション結果を表すグラフである。 第２の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電界のシミュレーション結果を表すグラフである。 本発明の実施形態に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電流のシミュレーション結果を表すグラフである。 第１の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電流のシミュレーション結果を表すグラフである。 第２の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電流のシミュレーション結果を表すグラフである。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１３に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１４に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１５に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１６に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１７に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１８に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１９に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図２０に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図２１に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図２２に引き続く工程断面図である。 本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図２３に引き続く工程断面図である。 本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の下側埋込領域の部分の深さ方向の不純物密度プロファイルを表すグラフである。 本発明のその他の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 本発明のその他の実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。 本発明のその他の実施形態に係る絶縁ゲート型半導体装置の更に他の一例を示す断面図である。
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＯＳＦＥＴ等の場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
本発明の実施形態に係る絶縁ゲート型半導体装置（ＭＩＳＦＥＴ）は、図１に示すように、第１導電型（ｎ−型）のドリフト層２と、ドリフト層２の上面に配置されたドリフト層２よりも高不純物密度のｎ型の電流拡散層（ＣＳＬ）３を備える。ドリフト層２及び電流拡散層３は、ＳｉＣのエピタキシャル成長層でそれぞれ構成されている。電流拡散層３の不純物密度は例えば１×１０１７ｃｍ−３程度である。
電流拡散層３の上面には、第２導電型（ｐ型）のベース領域６ａ〜６ｃが配置されている。ベース領域６ａ〜６ｃも、ＳｉＣのエピタキシャル成長層で構成できる。ベース領域６ａ〜６ｃの不純物密度は例えば２×１０１６ｃｍ−３〜２×１０１８ｃｍ−３程度である。ベース領域６ａ〜６ｃの上部には、ドリフト層２よりも高不純物密度のｎ＋型の第１主電極領域（ソース領域）８ａ〜８ｄが選択的に設けられている。
ベース領域６ａ〜６ｃの上部には、ベース領域６ａ〜６ｃよりも高不純物密度のｐ＋型のベースコンタクト領域７ａ〜７ｃが選択的に設けられている。ベースコンタクト領域７ａは、ソース領域８ａに接している。ベースコンタクト領域７ｂは、ソース領域８ｂ，８ｃに接している。ベースコンタクト領域７ｃは、ソース領域８ｄに接している。
ソース領域８ａ〜８ｄの上面から、ソース領域８ａ〜８ｄ及びベース領域６ａ〜６ｃを貫通して電流拡散層３に達するようにトレンチ２１ａ，２１ｂが設けられている。例えば、トレンチ２１ａ，２１ｂの深さは１μｍ〜２μｍ程度、幅は０．５μｍ〜１μｍ程度、間隔は１μｍ〜２μｍ程度である。トレンチ２１ａ，２１ｂの底面及び側面にはゲート絶縁膜９ａ，９ｂが設けられている。ゲート絶縁膜９ａ，９ｂとしては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
トレンチ２１ａ，２１ｂの内側にはゲート絶縁膜９ａ，９ｂを介してゲート電極１０ａ，１０ｂが埋め込まれ、絶縁ゲート型電極構造（９ａ，９ｂ，１０ａ，１０ｂ）を構成している。ゲート電極１０ａ，１０ｂの材料としては、例えば燐（Ｐ）等の不純物を高不純物密度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。なお、図１では、ゲート電極１０ａ，１０ｂが、ゲート絶縁膜９ａ，９ｂを介してソース領域８ａ〜８ｄの上面まで延在する場合を例示するが、ゲート電極１０ａ，１０ｂはトレンチ２１ａ，２１ｂの内側にのみ埋め込まれていてもよい。
電流拡散層３の下部には、ベース領域６ａ〜６ｃから離間して、トレンチ２１ａ，２１ｂの底部に上面が接するように、ｐ＋型のゲート底部保護領域４ａ，４ｂが埋め込まれている。ゲート底部保護領域４ａ，４ｂの不純物密度は例えば５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３程度である。ゲート底部保護領域４ａ，４ｂは、トレンチ２１ａ，２１ｂの底部に位置するゲート絶縁膜９ａ，９ｂを逆バイアス時の高電圧から保護する。
なお、図１ではトレンチ２１ａ，２１ｂの底部が電流拡散層３を貫通してゲート底部保護領域４ａ，４ｂに接する場合を例示するが、例示に過ぎない。トレンチ２１ａ，２１ｂの底部は、ゲート底部保護領域４ａ，４ｂに接していなくてもよい。例えば、ゲート底部保護領域４ａ，４ｂの上に電流拡散層３が残留するような比較的浅い凹部が電流拡散層３に設けられ、この凹部の底部にトレンチ２１ａ，２１ｂの底部が接するような態様でもよい。
電流拡散層３の内部には、ベースコンタクト領域７ａ〜７ｃの下方の位置に、ゲート底部保護領域４ａ，４ｂから離間してｐ＋型のベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）が設けられている。ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）の下面は、ゲート底部保護領域４ａ，４ｂの下面と同じ深さに位置する。例えば、図１の断面図上で定義されるベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）の幅Ｗ２は、ゲート底部保護領域４ａ，４ｂの幅Ｗ１と同一であってもよい。或いは、幅Ｗ２が幅Ｗ１よりも広くてもよく、幅Ｗ２が幅Ｗ１よりも狭くてもよい。
ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）は、深さ方向において複数に分割され、電流拡散層３の一部を挟む態様となるようにｎ型の半導体層（分離層）を介して離間する。ベース底部埋込領域（４１ａ，４１ｂ，５１）は、複数の下側埋込領域４１ａ，４１ｂと、下側埋込領域４１ａ，４１ｂ上に配置された上側埋込領域５１を備える。ベース底部埋込領域（４２ａ，４２ｂ，５２）は、複数の下側埋込領域４２ａ，４２ｂと、下側埋込領域４２ａ，４２ｂ上に配置された上側埋込領域５２を備える。ベース底部埋込領域（４３ａ，４３ｂ，５３）は、複数の下側埋込領域４３ａ，４３ｂと、下側埋込領域４３ａ，４３ｂ上に配置された上側埋込領域５３を備える。
下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂは、ゲート底部保護領域４ａ，４ｂと同じ深さの範囲に属する。下層の下側埋込領域４１ａ，４２ａ，４３ａの下面はゲート底部保護領域４ａ，４ｂの下面と同じ深さである。上層の下側埋込領域４１ｂ，４２ｂ，４３ｂの上面はゲート底部保護領域４ａ，４ｂの上面と同じ深さである。下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂのそれぞれは、深さ方向に分割されており、等価的に電流拡散層３の一部を挟む態様となるようにｎ型の半導体層（分離層）を介して離間する。観点を変えれば、電流拡散層３が、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの隙間を介して接続された構造と見なせる。上側埋込領域５１，５２，５３の下面は下側埋込領域４１ｂ，４２ｂ，４３ｂの上面にそれぞれ接している。上側埋込領域５１，５２，５３の上面はベース領域６ａ〜６ｃの下面にそれぞれ接している。
下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの不純物密度は、ゲート底部保護領域４ａ，４ｂの不純物密度と同等である。上側埋込領域５１，５２，５３の不純物密度は、例えば、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの不純物密度と同等であってもよく、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの不純物密度より低くてもよい。例えば、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの不純物密度は５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３程度、上側埋込領域５１，５２，５３の不純物密度は３×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度であってもよい。
図２は、図１に示した下側埋込領域４１ａ，４１ｂの部分を深さ方向に切る不純物密度のプロファイルを示す。図２では電流拡散層３に対応するｎ型不純物のプロファイルは、深さ方向において１×１０１７ｃｍ−３程度の値に例示的に設定している。下側埋込領域４１ａ，４１ｂに対応するｐ型不純物のプロファイルは、５×１０１８ｃｍ−３程度の２つのガウス型分布のピークを有する。下側埋込領域４１ａ，４１ｂの間の電流拡散層３の位置において、ｐ型不純物の不純物密度はｎ型不純物の不純物密度よりも低くなる。即ち、２つのピークを有する不純物密度のプロファイルの下側埋込領域４１ａ，４１ｂが、結果的にその２つのピーク間に電流拡散層３を挟むプロファイルとなることによりｐ−ｎ−ｐ構造が形成されている。
図１の下側埋込領域４１ｂ，４２ｂ，４３ｂを水平に切るＡ−Ａ方向から見た平面レイアウトを図３に示し、図１の上側埋込領域５１，５２，５３を水平に切るＢ−Ｂ方向から見た平面レイアウトを図４に示す。図３及び図４のＡ−Ａ方向から見た断面図が図１に対応する。図３に示すように、下側埋込領域４１ｂ，４２ｂ，４３ｂ及びゲート底部保護領域４ａ，４ｂの平面パターンはそれぞれストライプ状をなし、互いに平行に延伸する。下側埋込領域４１ｂ，４２ｂ，４３ｂ及びゲート底部保護領域４ａ，４ｂの平面パターンの長手方向において所定の間隔で、下側埋込領域４１ｂ，４２ｂ，４３ｂ及びゲート底部保護領域４ａ，４ｂが長手方向に直交する方向（並列方向）に接続されている。
図４に示すように、上側埋込領域５１，５２，５３及びゲート電極１０ａ，１０ｂの平面パターンは、ストライプ状をなし、互いに平行に延伸する。図４では、ベースコンタクト領域７ａ〜７ｉの位置を一点鎖線（想像線）で模式的に示す。ベースコンタクト領域７ａ，７ｄ，７ｇは、上側埋込領域５１の上方に、所定の間隔で配置されている。ベースコンタクト領域７ｂ，７ｅ，７ｈは、上側埋込領域５２の上方に、ベースコンタクト領域７ａ，７ｄ，７ｇと同じ周期で配置されている。ベースコンタクト領域７ｃ，７ｆ，７ｉは、上側埋込領域５３の上方に、ベースコンタクト領域７ａ，７ｄ，７ｇ及びベースコンタクト領域７ａ，７ｄ，７ｇと同じ周期で配置されている。
図３及び図４のＢ−Ｂ方向から見た断面図が図５に対応する。図５に示すように、上層の下側埋込領域４１ｂ，４２ｂ，４３ｂとゲート底部保護領域４ａ，４ｂは接続されている。下層の下側埋込領域４１ａ，４２ａ，４３ａとゲート底部保護領域４ａ，４ｂは接続されず、下側埋込領域４１ａ，４２ａ，４３ａは電位的に浮遊（フローティング）状態となっている。図３及び図４のＣ−Ｃ方向から見た断面図が図６に対応する。図６に示すように、２つの不純物プロファイルのピークを有する下側埋込領域４１ａ，４１ｂのピーク間の隙間を介して電流拡散層３が接続されている。この２つの不純物プロファイルの隙間を電流が流れるため、ＪＦＥＴ抵抗を低減することができる。
図１に示すように、ゲート電極１０ａ，１０ｂ上には層間絶縁膜１１を介して第１主電極（ソース電極）１４が配置されている。層間絶縁膜１１としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜１１としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。ソース電極１４は、ソース領域８ａ〜８ｄ及びベースコンタクト領域７ａ〜７ｃに電気的に接続されている。ソース電極１４は、紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。ゲート表面電極は、ソース電極１４と同様の材料が使用可能である。
ソース電極１４の下には、下地金属となるソースコンタクト層１３及びバリアメタル層１２が配置されている。ソースコンタクト層１３は、ソース領域８ａ〜８ｄの端部及びベースコンタクト領域７ａ〜７ｃにそれぞれに金属学的に接するように配置されている。バリアメタル層１２は、ソース領域８ａ〜８ｄに金属学的に接し、ソース領域８ａ〜８ｄから層間絶縁膜１１の側面及び上面を覆うように延在している。ソース電極１４は、ソースコンタクト層１３及びバリアメタル層１２を覆うように配置されている。例えば、ソースコンタクト層１３がニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層１２が窒化チタン（ＴｉＮ）膜、ソース電極１４がアルミニウム（Ａｌ）膜で構成できる。
ドリフト層２の下面には、ドリフト層２に接するようにｎ＋型の第２主電極領域（ドレイン領域）１が配置されている。ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域１の下面には、第２主電極（ドレイン電極）１５が配置されている。ドレイン電極１５としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜やニッケル（Ｎｉ）とチタン（Ｔｉ）を堆積させてＳｉＣと反応させた合金層を積層してもよい。
図１ではトレンチ２１ａ，２１ｂをそれぞれ含む２つの単位セル構造を要部断面の一部を示す図として示している。実際には、本発明の実施形態に係る絶縁ゲート型半導体装置は、この単位セル構造を、周期的に更に複数個配列してマルチチャネル構造をなすことにより大電流を流す電力用半導体装置（パワーデバイス）とすることが可能である。
本発明の実施形態に係る絶縁ゲート型半導体装置の動作時は、ドレイン電極１５に正電圧を印加し、ゲート電極１０ａ，１０ｂに閾値以上の正電圧を印加する。これにより、ベース領域６ａ〜６ｃのゲート電極１０ａ，１０ｂ側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１５からドレイン領域１、ドリフト層２、電流拡散層３、ベース領域６ａ〜６ｃの反転層及びソース領域８ａ〜８ｄを経由してソース電極１４へ電流が流れる。一方、ゲート電極１０ａ，１０ｂに印加される電圧が閾値未満の場合、ベース領域６ａ〜６ｃに反転層が形成されないため、オフ状態となり、ドレイン電極１５からソース電極１４へ電流が流れない。
本発明の実施形態に係る絶縁ゲート型半導体装置によれば、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）が深さ方向に電流拡散層３の一部を挟むように離間されている。そして、下側埋込領域４１ａ，４２ａ，４３ａが電位的に浮遊状態となるので、ゲート底部保護領域４ａ，４ｂよりも下側埋込領域４１ａ，４２ａ，４３ａに相対的にアバランシェ電流が流れ易くなる。このため、例えばベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）の幅Ｗ２が、ゲート底部保護領域４ａ，４ｂの幅Ｗ１よりも広い場合であっても、下側埋込領域４１ａ，４２ａ，４３ａにアバランシェ電流を流すことができる。
更に、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）の下面はゲート底部保護領域４ａ，４ｂの下面と同じ深さにある。このため、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）及びゲート底部保護領域４ａ，４ｂには均等に電界が印加され、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）に局所的に高電界が印加されることを防止することができる。したがって、活性領域の耐圧低下を防止でき、エッジ領域と活性領域の耐圧マージンを維持できる。このように、活性領域の耐圧を維持したままで、トレンチ２１ａ，２１ｂの底部のゲート絶縁膜９ａ，９ｂを保護することができる。
ここで、比較例に係る絶縁ゲート型半導体装置を説明する。比較例に係る絶縁ゲート型半導体装置は、図７及び図８に示すように、ベース底部埋込領域（４１，５１），（４２，５２），（４３，５３）が深さ方向において連続して設けられている点が、本発明の実施形態に係る絶縁ゲート型半導体装置と異なる。図７は、図３のＡ−Ａ方向から見た断面図に対応し、図８は、図３のＢ−Ｂ方向から見た断面図に対応する。
図７及び図８に示すように、ベース底部埋込領域（４１，５１）は、下側埋込領域４１と、下側埋込領域４１に接するように下側埋込領域４１の上面に設けられた上側埋込領域５１を備える。ベース底部埋込領域（４２，５２）は、下側埋込領域４２と、下側埋込領域４２に接するように下側埋込領域４２の上面に設けられた上側埋込領域５２を備える。ベース底部埋込領域（４３，５３）は、下側埋込領域４３と、下側埋込領域４３に接するように下側埋込領域４３の上面に設けられた下側埋込領域５３を備える。
図９は、図７に示した下側埋込領域４１の部分の深さ方向の不純物密度のプロファイルを示す。電流拡散層３に対応するｎ型不純物のプロファイルは、深さ方向において１×１０１７ｃｍ−３程度で一定である。下側埋込領域４１に対応するｐ型不純物のプロファイルは、深さ方向において５×１０１８ｃｍ−３程度で一定である。
比較例に係る絶縁ゲート型半導体装置では、ベース底部埋込領域（４１，５１），（４２，５２），（４３，５３）にアバランシェ電流が流れ易くするため、下側埋込領域４１ａ，４２ａ，４３ａの下面に接するように、高濃度のｎ＋型の部分電流拡散層３１，３２，３３を設けている。これに対して、実施形態に係る絶縁ゲート型半導体装置によれば、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）が深さ方向に電流拡散層３の一部を挟む不純物プロファイルで離間する。これにより、下側埋込領域４１ａ，４２ａ，４３ａにアバランシェ電流が相対的に流れ易くなるので、比較例に係る絶縁ゲート型半導体装置のように部分電流拡散層３１，３２，３３を設ける必要がなくなる。
次に、図１０Ａ〜図１２Ｃを参照して、実施形態に係る絶縁ゲート型半導体装置のシミュレーション結果を、第１の比較例に係る絶縁ゲート型半導体装置及び第２の比較例に係る絶縁ゲート型半導体装置と対比して説明する。図１０Ａ〜図１０Ｃは、実施形態に係る絶縁ゲート型半導体装置、第１の比較例に係る絶縁ゲート型半導体装置及び第２の比較例に係る絶縁ゲート型半導体装置の不純物密度の高さをハッチングで段階的に分けてそれぞれ示す。図１０Ａ〜図１０Ｃ中の破線は空乏層の伸びを示す。
実施形態に係る絶縁ゲート型半導体装置は、図１０Ａに示すように、ベース底部埋込領域（４２ａ，４２ｂ，５２）が深さ方向に電流拡散層３の一部を挟むように離間した構造である。第１の比較例に係る絶縁ゲート型半導体装置は、図１０Ｂに示すように、ベース底部埋込領域（４２，５２）が深さ方向に連続している点が、実施形態に係る絶縁ゲート型半導体装置と異なる。第２の比較例に係る絶縁ゲート型半導体装置は、図１０Ｃに示すように、第１の比較例に係る絶縁ゲート型半導体装置と同様に、ベース底部埋込領域（４２，５２）が深さ方向に連続している点が、実施形態に係る絶縁ゲート型半導体装置と異なる。更に、第２の比較例に係る絶縁ゲート型半導体装置は、ベース底部埋込領域（４２，５２）に対してゲート底部保護領域４ａの深さを浅くした点が、実施形態に係る絶縁ゲート型半導体装置と異なる。
図１１Ａ〜図１１Ｃは、実施形態に係る絶縁ゲート型半導体装置、第１の比較例に係る絶縁ゲート型半導体装置及び第２の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電界の強度をハッチングで段階的に分けてそれぞれ示す。図１１Ａに示した実施形態に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４ａと下側埋込領域４２ａの両方に電界が均等に集中している。図１１Ｂに示した第１の比較例に係る絶縁ゲート型半導体装置でも、ゲート底部保護領域４ａと下側埋込領域４２の両方に電界が集中している。一方、図１１Ｃに示した第２の比較例に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４ａよりも下側埋込領域４２が深いため、下側埋込領域４２に電界が局所的に集中している。
図１２Ａ〜図１２Ｃは、実施形態に係る絶縁ゲート型半導体装置、第１の比較例に係る絶縁ゲート型半導体装置及び第２の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電流の大きさをハッチングで段階的に分けてそれぞれ示す。図１２Ａに示した実施形態に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４ａではアバランシェ電流は流れず、下側埋込領域４２ａのみでアバランシェ電流が流れている。図１２Ｂに示した第１の比較例に係る絶縁ゲート型半導体装置では、下側埋込領域４２のみならず、ゲート底部保護領域４ａでもアバランシェ電流が流れている。図１２Ｃに示した第２の比較例に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４ａではアバランシェ電流は流れず、下側埋込領域４２側のみでアバランシェ電流が流れている。
次に、図１３〜図２６を参照しながら、実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例として、図１に示した絶縁ゲート型半導体装置の断面に着目して説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型の半導体基板（ＳｉＣ基板）を用意する。このｎ＋型ＳｉＣ基板をドレイン領域１として、図１３に示すように、ドレイン領域１の上面に、ｎ−型のドリフト層２をエピタキシャル成長させる。次に、窒素（Ｎ）等のｎ型不純物イオンをドリフト層２の上面に多段イオン注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させ、図１４に示すようにｎ型の第１電流拡散層３ａを形成する。なお、ｎ型の第１電流拡散層３ａはドリフト層２の上面にエピタキシャル成長してもよい。
次に、第１電流拡散層３ａの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、下層の下側埋込領域４１ａ、下層の下側埋込領域４２ａ及び下層の下側埋込領域４３ａを形成する部分（図１、図５及び図６参照。）に、Ａｌ等のｐ型不純物イオンを第１の加速電圧でイオン注入する。この際、ゲート底部保護領域４ａ，４ｂに対応する部分にもｐ型不純物イオンをイオン注入される。
次に、イオン注入の加速電圧を第１の加速電圧よりも下げた第２の加速電圧で、上層の下側埋込領域４１ｂ、上層の下側埋込領域４２ｂ及び上層の下側埋込領域４３ｂを形成する部分にｐ型不純物イオンをイオン注入する。この際、ゲート底部保護領域４ａ，４ｂに対応する部分にもｐ型不純物イオンをイオン注入される。ＳｉＣ中のイオン注入の射影飛程の分布は、ほぼガウス分布となるので、第１の加速電圧でのイオン注入と第２の加速電圧でのイオン注入の２回のイオン注入により、図２に示すような２つの射影飛程のガウス分布が離間して形成される。
この第１及び第２の加速電圧での２回のイオン注入は、ゲート底部保護領域４ａ，４ｂの部分に関しては、通常実施される多段イオン注入の段数が間引かれた状態になっている。このため、２つのガウス分布を形成するためのイオン注入用マスクを除去した後、更にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、第１電流拡散層３ａの内部のゲート底部保護領域４ａ，４ｂを形成する部分に、先のイオン注入時に間引いた分を補完するように、ｐ型不純物イオンをイオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。
ＳｉＣ中の不純物の拡散係数がＳｉに比べて小さいので、ｐ型不純物元素が第１のガウス分布で分布した下層の下側埋込領域４１ａ、下層の下側埋込領域４２ａ及び下層の下側埋込領域４３ａが、それぞれイオン注入の射影飛程でほぼ規定されて形成される。第１のガウス分布の上に、ｐ型不純物元素が第２のガウス分布で分布した上層の下側埋込領域４１ｂ、上層の下側埋込領域４２ｂ及び上層の下側埋込領域４３ｂが形成される。ガウス分布の標準偏差を考慮した上で、第１及び第２の加速電圧を調整することで、第１のガウス分布のピークと第２のガウス分布のピークとが分離できる。この結果、図１５に示すように、第１電流拡散層３ａを深さ方向に挟むように下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ及び下側埋込領域４３ａ，４３ｂが選択的に形成される。同時に、第１電流拡散層３ａの内部にｐ＋型のゲート底部保護領域４ａ，４ｂが選択的に形成される。
次に、図１６に示すように、第１電流拡散層３ａの上面に、第１電流拡散層３ａと同一不純物密度でｎ型の第２電流拡散層３ｂをエピタキシャル成長し、第１電流拡散層３ａ及び第２電流拡散層３ｂにより電流拡散層３を構成する。そして、電流拡散層３の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。この結果、図１７に示すように、電流拡散層３の上部にｐ＋型の上側埋込領域５１，５２，５３が選択的に形成される。このようにして、深さ方向に電流拡散層３の一部を挟むようにベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）が形成される。
なお、第１電流拡散層３ａ及び第２電流拡散層３ｂを順次エピタキシャル成長し、第１電流拡散層３ａ及び第２電流拡散層３ｂにより電流拡散層３を構成する代わりに、電流拡散層３を１回でエピタキシャル成長してもよい。その後、電流拡散層３の内部のゲート底部保護領域４ａ，４ｂ及びベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）を形成する部分に同様に多段イオン注入を行う。その後の熱処理によりｐ型不純物イオンを活性化させて、ゲート底部保護領域４ａ，４ｂ及びベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）を形成してもよい。
次に、図１８に示すように、電流拡散層３の上面にｐ型のベース領域６をエピタキシャル成長させる。次に、ベース領域６の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ｎ等のｎ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、フォトリソグラフィ技術を用いて、ベース領域６上に新たにフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｎ型不純物イオン及びｐ型不純物イオンを活性化させる。この結果、図１９に示すように、ベース領域６の上部にｎ＋型のソース領域８及びｐ＋型のベースコンタクト領域７ａ〜７ｃが選択的に形成される。
なお、ゲート底部保護領域４ａ，４ｂ、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）、ソース領域８及びベースコンタクト領域７ａ〜７ｃを形成するためのイオン注入を行うたびに熱処理を行う場合を例示したが、必ずしもイオン注入を行うたびに熱処理を行わなくてもよい。例えば、ゲート底部保護領域４ａ，４ｂ、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）、ソース領域８及びベースコンタクト領域７ａ〜７ｃを形成するためのイオン注入を行った後に、１回の熱処理で各イオン注入領域を一括して活性化してもよい。
次に、ソース領域８及びベースコンタクト領域７ａ〜７ｃの上面にフォトレジスト膜２０を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２０をパターニングする。パターニングされたフォトレジスト膜２０をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図２０に示すようにトレンチ２１ａ，２１ｂを選択的に形成する。トレンチ２１ａ，２１ｂは、ソース領域８ａ〜８ｄ及びベース領域６ａ〜６ｃを貫通し、電流拡散層３の上部に達する。その後、フォトレジスト膜２０を除去する。
次に、図２１に示すように、熱酸化法又は化学気相成長（ＣＶＤ）法等により、トレンチ２１ａ，２１ｂの底面及び側面とソース領域８ａ〜８ｄ及びｐ＋型のベースコンタクト領域７ａ〜７ｃの上面に、ＳｉＯ２膜等のゲート絶縁膜９を形成する。次に、ＣＶＤ法等により、トレンチ２１ａ，２１ｂを埋めるように、燐（Ｐ）等の不純物を高不純物密度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングによりポリシリコン層の一部を選択的に除去することにより、図２２に示すように、ポリシリコン層からなるゲート電極１０ａ，１０ｂのパターンを形成して絶縁ゲート型電極構造（９，１０ａ，１０ｂ）を形成する。
次に、ＣＶＤ法等により、ゲート電極１０ａ，１０ｂ及びゲート絶縁膜９からなる絶縁ゲート型電極構造（９，１０ａ，１０ｂ）の上面に層間絶縁膜１１を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、図２３に示すように、層間絶縁膜１１及びゲート絶縁膜９の一部を選択的に除去する。この結果、層間絶縁膜１１及びゲート絶縁膜９にソースコンタクトホールが開孔される。図示を省略しているが、ソースコンタクトホールとは異なる箇所において、ゲート電極１０ａ，１０ｂに接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１１及びゲート絶縁膜９に開孔される。
次に、スパッタリング法又は蒸着法等により、層間絶縁膜１１、ソース領域８ａ〜８ｄ及びベースコンタクト領域７ａ〜７ｃ上にＮｉ膜等の金属層を堆積する。そして、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングし、高速熱処理（ＲＴＡ）で例えば１０００℃で熱処理をすることでソースコンタクト層１３を形成する。次に、スパッタリング法等によりＴｉＮ膜等の金属層を堆積し、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングしてバリアメタル層１２を形成する。この結果、図２４に示すように、ソースコンタクト層１３がベースコンタクト領域７ａ〜７ｃ及びソース領域８ａ〜８ｄの上面に形成され、バリアメタル層１２が層間絶縁膜１１を被覆するように形成される。
次に、スパッタリング法等により、バリアメタル層１２及びソースコンタクト層１３上にＡｌ膜等の金属層を堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＡｌ膜等の金属層をパターニングしてソース電極１４及びゲート表面電極（図示省略）のパターンを形成する。この結果、ソース電極１４とゲート表面電極のパターンは分離される。次に、化学的機械研磨（ＣＭＰ）等により、ＳｉＣ基板であるドレイン領域１の厚さを調整する。その後、図１に示すように、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１５を形成する。このようにして、実施形態に係る絶縁ゲート型半導体装置が完成する。
以上のとおり、ＳｉＣ中の不純物の拡散係数が小さいことから、イオン注入時の加速電圧を選定することにより、図２に示すようなガウス分布に依拠した複数のピークを有する不純物プロファイルが簡単に実現できる。実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、図２に示すような不純物プロファイルを実現することにより、活性領域の耐圧を維持しつつ、トレンチ２１ａ，２１ｂの底部でアバランシェ電流が流れ難くすることができ、トレンチ２１ａ，２１ｂの底部のゲート絶縁膜９ａ，９ｂを保護することができる絶縁ゲート型半導体装置を容易に実現可能となる。
（変形例）
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置は、図２５及び図２６に示すように、ベース底部埋込領域（４１ａ，４１ｂ，４１ｃ，５１），（４２ａ，４２ｂ，４２ｃ，５２），（４３ａ，４３ｂ，４３ｃ，５３）の構造が実施形態に係る絶縁ゲート型半導体装置と異なる。図２５は、図３のＡ−Ａ方向から見た断面図に対応し、図２６は、図３のＢ−Ｂ方向から見た断面図に対応する。
図２５及び図２６に示すように、ベース底部埋込領域（４１ａ，４１ｂ，４１ｃ，５１）は、３層の下側埋込領域４１ａ〜４１ｃと、下側埋込領域４１ａ〜４１ｃ上に配置された上側埋込領域５１を備える。ベース底部埋込領域（４２ａ，４２ｂ，４２ｃ，５２）は、３層の下側埋込領域４２ａ〜４２ｃと、下側埋込領域４２ａ〜４２ｃ上に配置された上側埋込領域５２を備える。ベース底部埋込領域（４３ａ，４３ｂ，５３）は、３層の下側埋込領域４３ａ〜４３ｃと、下側埋込領域４３ａ〜４３ｃ上に配置された上側埋込領域５３を備える。
下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃのそれぞれは、深さ方向に３層に分割されて離間している。最下層の下側埋込領域４１ａ，４２ａ，４３ａと中間層の下側埋込領域４１ｂ，４２ｂ，４３ｂの間、及び中間層の下側埋込領域４１ｂ，４２ｂ，４３ｂと最上層の下側埋込領域４１ｃ，４２ｃ，４３ｃの間で、電流拡散層３の一部を挟む。
図２７は、図２５に示した下側埋込領域４１ａ〜４１ｃの部分の深さ方向の不純物密度のプロファイルを示す。電流拡散層３に対応するｎ型不純物のプロファイルは、１×１０１７ｃｍ−３程度で一定である。下側埋込領域４１ａ〜４１ｃに対応するｐ型不純物のプロファイルは５×１０１８ｃｍ−３程度の３つのピークを有する。下側埋込領域４１ａ，４１ｂの間の電流拡散層３及び下側埋込領域４１ｂ，４１ｃの間の電流拡散層３の位置において、ｐ型不純物の不純物密度はｎ型不純物の不純物密度よりも低くなる。即ち、下側埋込領域４１ａ〜４１ｃが電流拡散層３を挟むことによりｐ−ｎ−ｐ−ｎ−ｐ構造が形成されている。
図２６に示すように、最上層の下側埋込領域４１ｃ，４２ｃ，４３ｃはゲート底部保護領域４ａ，４ｂに接続されている。最下層の下側埋込領域４１ａ，４２ａ，４３ａ及び中間層の下側埋込領域４１ｂ，４２ｂ，４３ｂは、ゲート底部保護領域４ａ，４ｂと離間し、電位的に浮遊状態となる。本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の他の構成は、実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置によれば、下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃが深さ方向に３層に分割されている場合でも、本発明の実施形態と同様に、下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃ側にアバランシェ電流を流れ易くなる。したがって、活性領域の耐圧を維持したままで、トレンチ２１ａ，２１ｂの底部を保護することができる。なお、本発明の実施形態の変形例では下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃが深さ方向に３層に分割された場合を例示したが、深さ方向に４層以上に分割されていてもよい。
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の製造方法は、下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃを形成するためのイオン注入の際に、下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃが離間するように多段イオン注入の段数を間引くようにする。その他の工程は、実施形態に係る絶縁ゲート型半導体装置の製造方法と同様であるので、重複した説明を省略する。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、本発明の実施形態においては、図１に示すように、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂが深さ方向に分割された構造を例示した。しかしながら、図２８に示すように、下側埋込領域４１，４２，４３は分割せずに、上側埋込領域５１ａ，５１ｂ、上側埋込領域５２ａ，５２ｂ、上側埋込領域５３ａ，５３ｂが深さ方向に電流拡散層３の一部を挟んで分割されていてもよい。図２８に示した絶縁ゲート型半導体装置を製造する際には、上側埋込領域５１ａ，５１ｂ、上側埋込領域５２ａ，５２ｂ、上側埋込領域５３ａ，５３ｂを形成する際の多段イオン注入の段数を間引いて行えばよい。
また、図２９に示すように、下側埋込領域４１，４２，４３及び上側埋込領域５１，５２，５３のいずれも分割せずに、下側埋込領域４１，４２，４３及び上側埋込領域５１，５２，５３が深さ方向に電流拡散層３の一部を挟んで離間していてもよい。図２９に示した絶縁ゲート型半導体装置を製造する際には、下側埋込領域４１，４２，４３を形成する際の多段イオン注入の加速電圧が小さい側の段数を間引いて行えばよい。或いは、上側埋込領域５１，５２，５３を形成する際の多段イオン注入の加速電圧が大きい側の段数を間引いて行えばよい。
また、本発明の実施形態においては、図１に示すように、電流拡散層３の下部に下側埋込領域４１ａ，４２ａ，４３ａ及びゲート底部保護領域４ａ，４ｂを設けた構造を例示した。しかしながら、図３０に示すように、下側埋込領域４１ａ，４２ａ，４３ａ及びゲート底部保護領域４ａ，４ｂの下面がドリフト層２と接せず、電流拡散層３の内部に位置していてもよい。
また、本発明の実施形態においては、トレンチ内に絶縁ゲート型電極構造を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ内に絶縁ゲート型電極構造を有するＩＧＢＴ等の種々の絶縁ゲート型電極構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ＋型のソース領域８ａ〜８ｄをエミッタ領域とし、ｎ＋型のドレイン領域１の代わりにドリフト層２の下面側にｐ＋型のコレクタ領域を設けた構造とすればよい。
また、本発明の実施形態においては、ＳｉＣを用いた絶縁ゲート型半導体装置を例示した。しかし、ＳｉＣの他にも、Ｓｉよりも拡散係数の小さい窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のシリコンよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた絶縁ゲート型半導体装置にも適用可能である。
１…ドレイン領域
２…ドリフト層
３，３ａ，３ｂ…電流拡散層
４ａ，４ｂ…ゲート底部保護領域
６，６ａ，６ｂ，６ｃ…ベース領域
７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉ…ベースコンタクト領域
８，８ａ，８ｂ，８ｃ，８ｄ…ソース領域
９，９ａ，９ｂ…ゲート絶縁膜
１０ａ，１０ｂ…ゲート電極
１１…層間絶縁膜
１２…バリアメタル層
１３…ソースコンタクト層
１４…ソース電極
１５…ドレイン電極
２０…フォトレジスト膜
２１ａ，２１ｂ…トレンチ
３１，３２，３３…部分電流拡散層
４１，４１ａ，４１ｂ，４１ｃ，４２，４２ａ，４２ｂ，４２ｃ，４３，４３ａ，４３ｂ，４３ｃ…下側埋込領域
５１，５１ａ，５１ｂ，５２，５２ａ，５２ｂ，５３，５３ａ，５３ｂ…上側埋込領域

Claims (7)

  1. シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型のドリフト層と、
    前記ドリフト層上に設けられ、前記ドリフト層よりも高不純物密度で第１導電型の電流拡散層と、
    前記電流拡散層上に設けられた第２導電型のベース領域と、
    前記ベース領域の上部に設けられ、前記ドリフト層よりも高不純物密度で第１導電型の主電極領域と、
    前記主電極領域及び前記ベース領域を貫通するトレンチの内側に設けられた絶縁ゲート型電極構造と、
    前記トレンチの底部に接するように前記電流拡散層の内部に選択的に設けられ、前記ベース領域よりも高不純物密度で第２導電型のゲート底部保護領域と、
    前記電流拡散層の内部に前記トレンチから離間して埋め込まれ、前記ゲート底部保護領域の下面と同じ深さの下面を有し、前記ベース領域よりも高不純物密度で第２導電型のベース底部埋込領域とを備え、
    前記ベース底部埋込領域が、第１導電型の分離層を介して深さ方向に複数に分割されていることを特徴とする絶縁ゲート型半導体装置。
  2. 前記ベース底部埋込領域が、
    前記ゲート底部保護領域と同じ深さの範囲に属し、深さ方向において前記分離層を挟んで深さ方向に離間する複数の下側埋込領域と、
    前記複数の下側埋込領域の内の最上位の下側埋込領域の上に設けられた上側埋込領域
    とを備えることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記複数の下側埋込領域及び前記ゲート底部保護領域が同一の不純物密度であることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
  4. 前記複数の下側埋込領域の内の、少なくとも最下層の下側埋込領域が浮遊状態であることを特徴とする請求項２又は３に記載の絶縁ゲート型半導体装置。
  5. 前記ゲート底部保護領の幅が、前記ベース底部埋込領域の幅よりも狭いことを特徴とする請求項１〜４のいずれか１項に記載の絶縁ゲート型半導体装置。
  6. シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型のドリフト層上に、前記ドリフト層よりも高不純物密度で第１導電型の電流拡散層を形成する工程と、
    前記電流拡散層の内部に第２導電型のゲート底部保護領域を選択的に埋め込む工程と、
    前記電流拡散層の内部に、前記ゲート底部保護領域の下面と同じ深さの下面を有し、第１導電型の分離層を介して深さ方向に複数に分割した、第２導電型のベース底部埋込領域を埋め込む工程と、
    前記電流拡散層上に第２導電型のベース領域を形成する工程と、
    前記ベース領域の上部に、前記ドリフト層よりも高不純物密度で第１導電型の主電極領域を形成する工程と、
    前記ベース領域を貫通し、前記ゲート底部保護領域に到達するトレンチを形成する工程と、
    前記トレンチの内側に絶縁ゲート型電極構造を形成する工程と
    を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  7. 前記ベース底部埋込領域を埋め込む工程は、イオン注入の射影飛程の分布がガウス分布となることを利用して、加速電圧を変えることにより、ピークの異なる複数の射影飛程のガウス分布を形成することにより、前記ベース底部埋込領域を前記深さ方向に複数に分割することを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
JP2017238885A 2017-12-13 2017-12-13 絶縁ゲート型半導体装置及びその製造方法 Active JP7052330B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017238885A JP7052330B2 (ja) 2017-12-13 2017-12-13 絶縁ゲート型半導体装置及びその製造方法
US16/170,562 US10529848B2 (en) 2017-12-13 2018-10-25 Insulated-gate semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017238885A JP7052330B2 (ja) 2017-12-13 2017-12-13 絶縁ゲート型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2019106483A true JP2019106483A (ja) 2019-06-27
JP7052330B2 JP7052330B2 (ja) 2022-04-12

Family

ID=66697288

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017238885A Active JP7052330B2 (ja) 2017-12-13 2017-12-13 絶縁ゲート型半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US10529848B2 (ja)
JP (1) JP7052330B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022137789A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
WO2022137788A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
WO2022137649A1 (ja) * 2020-12-23 2022-06-30 住友電気工業株式会社 炭化珪素半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102463212B1 (ko) * 2016-03-22 2022-11-07 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
JP6981890B2 (ja) * 2018-01-29 2021-12-17 ルネサスエレクトロニクス株式会社 半導体装置
DE102018123164B3 (de) * 2018-09-20 2020-01-23 Infineon Technologies Ag Halbleitervorrichtung, die eine graben-gatestruktur enthält, und herstellungsverfahren
JP6992021B2 (ja) * 2019-03-18 2022-01-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11450734B2 (en) * 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
JP7278902B2 (ja) * 2019-08-07 2023-05-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7288827B2 (ja) * 2019-09-06 2023-06-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20220096832A (ko) * 2020-12-31 2022-07-07 현대자동차주식회사 반도체 소자 및 그 제조 방법
JP2022112246A (ja) * 2021-01-21 2022-08-02 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022112856A (ja) * 2021-01-22 2022-08-03 富士電機株式会社 半導体装置
JP2022136715A (ja) * 2021-03-08 2022-09-21 富士電機株式会社 絶縁ゲート型半導体装置
CN114335146B (zh) * 2021-12-31 2024-04-26 清纯半导体(宁波)有限公司 一种半导体结构及其制备方法
KR102407121B1 (ko) * 2022-03-30 2022-06-10 (주) 트리노테크놀로지 감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법
CN117878157B (zh) * 2024-03-07 2024-05-24 湖北九峰山实验室 一种沟槽mosfet器件及沟槽mosfet器件阵列

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191268A (ja) * 2003-12-25 2005-07-14 Nec Electronics Corp 半導体装置及びその製造方法
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
WO2015012009A1 (ja) * 2013-07-26 2015-01-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2016157606A1 (ja) * 2015-03-30 2016-10-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2017064948A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017191918A (ja) * 2016-04-15 2017-10-19 富士電機株式会社 炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4746169B2 (ja) 2000-04-28 2011-08-10 株式会社東芝 電力用半導体装置及びその駆動方法
US6919599B2 (en) 2002-06-28 2005-07-19 International Rectifier Corporation Short channel trench MOSFET with reduced gate charge
EP1742250A1 (en) 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
JP6338134B2 (ja) 2012-03-30 2018-06-06 富士電機株式会社 炭化ケイ素縦型ｍｏｓｆｅｔ及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191268A (ja) * 2003-12-25 2005-07-14 Nec Electronics Corp 半導体装置及びその製造方法
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
WO2015012009A1 (ja) * 2013-07-26 2015-01-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2016157606A1 (ja) * 2015-03-30 2016-10-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2017064948A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017191918A (ja) * 2016-04-15 2017-10-19 富士電機株式会社 炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022137649A1 (ja) * 2020-12-23 2022-06-30 住友電気工業株式会社 炭化珪素半導体装置
WO2022137789A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
WO2022137788A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
JP7459975B2 (ja) 2020-12-24 2024-04-02 富士電機株式会社 絶縁ゲート型半導体装置
JP7544152B2 (ja) 2020-12-24 2024-09-03 富士電機株式会社 絶縁ゲート型半導体装置

Also Published As

Publication number Publication date
JP7052330B2 (ja) 2022-04-12
US10529848B2 (en) 2020-01-07
US20190181261A1 (en) 2019-06-13

Similar Documents

Publication Publication Date Title
JP7052330B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
JP7067021B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
JP7563526B2 (ja) 絶縁ゲート型半導体装置の製造方法
US10236372B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6049784B2 (ja) 炭化珪素半導体装置およびその製造方法
US20190371938A1 (en) Insulated gate semiconductor device and method of manufacturing same
JP6855793B2 (ja) 半導体装置
JP6848316B2 (ja) 半導体装置および半導体装置の製造方法
JP6705155B2 (ja) 半導体装置および半導体装置の製造方法
JP7155641B2 (ja) 半導体装置
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
US10777678B2 (en) Semiconductor device
JP2019106507A (ja) 炭化シリコン半導体装置及びその製造方法
JP2019102556A (ja) 半導体装置および半導体装置の製造方法
JP6651801B2 (ja) 半導体装置および半導体装置の製造方法
JP7294467B2 (ja) 半導体装置
JP2019003966A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022136715A (ja) 絶縁ゲート型半導体装置
JP2024125067A (ja) 炭化珪素半導体装置及びその製造方法
JP2024125068A (ja) 炭化珪素半導体装置及びその製造方法
JP2022028028A (ja) 絶縁ゲート型半導体装置の製造方法
JP2024132527A (ja) 半導体装置
JP2022105208A (ja) 絶縁ゲート型半導体装置
JP2024148334A (ja) 炭化珪素半導体装置及びその製造方法
JP2024069759A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180110

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190401

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190726

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220314

R150 Certificate of patent or registration of utility model

Ref document number: 7052330

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150