以下、図面を参照して、本発明の第1及び第2実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第1及び第2実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
本明細書において、「第1主電極領域」とは、電界効果トランジスタ(FET)や静電誘導トランジスタ(SIT)においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ(IGBT)においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導
サイリスタ(SIサイリスタ)やゲートターンオフサイリスタ(GTO)においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第2主電極領域」とは、FETやSITにおいては上記第1主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。IGBTにおいては上記第1主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。SIサイリスタやGTOにおいては上記第1主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第1主電極領域」がソース領域であれば、「第2主電極領域」はドレイン領域を意味する。「第1主電極領域」がエミッタ領域であれば、「第2主電極領域」はコレクタ領域を意味する。「第1主電極領域」がアノード領域であれば、「第2主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第1主電極領域」の機能と「第2主電極領域」の機能を交換可能である。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を90°回転して観察すれば上下は左右に変換して読まれ、180°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第1導電型がn型、第1導電型とは反対導電型の第2導電型がp型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第1導電型をp型、第1導電型とは反対導電型の第2導電型をn型としても構わない。またnやpに付す+や-は、+及び-が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じnとnとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
(第1実施形態)
本発明の第1実施形態に係る半導体装置は、図1に示すように、活性領域101と、活性領域101を囲んでその周辺に配置された耐圧構造領域102を備える。図1では、活性領域101に、第1導電型(n-型)のドリフト層2の上部に設けられたトレンチゲート構造のMISFETを活性素子として含む場合を例示している。
ドリフト層2の上面には、第2導電型(p型)のベース領域6が配置されている。ドリフト層2及びベース領域6はSiCからなるエピタキシャル成長層(以下において「エピタキシャル層」と略記する。)でそれぞれ構成されている。ベース領域6の上部には、ベース領域6よりも高不純物密度のp+型のベースコンタクト領域7a,7b,7cが選択的に設けられている。ベース領域6の上部には、ベースコンタクト領域7aに接するように、ドリフト層2よりも高不純物密度のn+型の第1主電極領域(ソース領域)8が選択的に設けられている。
ソース領域8及びベース領域6の上面からベース領域6を貫通してトレンチ25が設けられている。トレンチ25の底面及び側面にはゲート絶縁膜9が設けられている。ゲート絶縁膜9としては、シリコン酸化膜(SiO2膜)の他、シリコン酸窒化(SiON)膜、ストロンチウム酸化物(SrO)膜、シリコン窒化物(Si3N4)膜、アルミニウム酸化物(Al2O3)膜、マグネシウム酸化物(MgO)膜、イットリウム酸化物(Y2O3)膜、ハフニウム酸化物(HfO2)膜、ジルコニウム酸化物(ZrO2)膜、タンタル酸化物(Ta2O5)膜、ビスマス酸化物(Bi2O3)膜のいずれか1つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
トレンチ25内にはゲート絶縁膜9を介してゲート電極10が埋め込まれている。ゲート電極10の材料としては、例えば燐(P)等の不純物を高不純物密度に添加したポリシリコン層(ドープドポリシリコン層)が使用可能である。
ドリフト層2の上部には、ドリフト層2よりも高不純物密度のn型の電流拡散層(CSL)3が選択的に設けられている。トレンチ25の底部は電流拡散層3に達する。電流拡散層3の内部には、トレンチ25の底部に接するように、p+型のゲート底部保護領域4yが設けられている。電流拡散層3の内部には、ベースコンタクト領域7aの下方において、ゲート底部保護領域4yと同じ深さで、ゲート底部保護領域4yから離間して第1ベース底部埋込領域4xが設けられている。電流拡散層3の上部には、第1ベース底部埋込領域4xの上面とベース領域6の下面に挟まれるように第2ベース底部埋込領域5xが設けられている。
ドリフト層2の内部には、ベースコンタクト領域7cの下方において、ゲート底部保護領域4yと同じ深さで、ゲート底部保護領域4yから離間して第1ベース底部埋込領域4が設けられている。ドリフト層2の上部には、第1ベース底部埋込領域4の上面とベース領域6の下面に挟まれるように第2ベース底部埋込領域5が設けられている。第1ベース底部埋込領域4及び第2ベース底部埋込領域5の左側の端部は電流拡散層3に接している。
ゲート電極10の上面には層間絶縁膜11を介して第1主電極(ソース電極)14が紙面の奥に位置するゲート表面電極(図示省略)と分離して配置されている。層間絶縁膜11としては、「NSG」と称される燐(P)や硼素(B)を含まないノンドープのシリコン酸化膜(SiO2膜)が採用可能である。しかし、層間絶縁膜11としては、燐を添加したシリコン酸化膜(PSG)、硼素を添加したシリコン酸化膜(BSG)、硼素及び燐を添加したシリコン酸化膜(BPSG)、シリコン窒化物(Si3N4)膜等でもよい。ソース電極14は、ソース領域8及びベースコンタクト領域7a,7bに電気的に接続される。ソース電極14の下層には、バリアメタル層13が配置されている。バリアメタル層13は、ソース領域8及びベースコンタクト領域7a,7bにそれぞれに金属学的に接するように配置されている。例えば、バリアメタル層13がニッケル(Ni)膜、ソース電極14がアルミニウム(Al)膜で構成される。ゲート表面電極は、ソース電極14と同様の材料が使用可能である。
ベースコンタクト領域7cの上面には、層間絶縁膜11を介して配線層15が配置され、配線層15の上面にはゲート電極パッド16が配置されている。図示を省略するが、ゲート電極パッド16は配線層15を介してゲート電極10に電気的に接続されている。ゲート電極パッド16の周囲には保護膜12が配置されている。層間絶縁膜11及び保護膜12は、耐圧構造領域102側に延在する。
ドリフト層2の下面には、n+型の第2主電極領域(ドレイン領域)1が配置されている。ドレイン領域1はSiCからなる半導体基板(SiC基板)で構成されている。ドレイン領域1の下面には第2主電極(ドレイン電極)17が配置されている。ドレイン電極17としては、例えば金(Au)からなる単層膜や、Al、ニッケル(Ni)、Auの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン(Mo)、タングステン(W)等の金属膜を積層してもよい。
本発明の第1実施形態に係る半導体装置の動作時は、ドレイン電極17に正電圧を印加し、ゲート電極10に閾値以上の正電圧を印加すると、ベース領域6のトレンチ25の側面側に反転層(チャネル)が形成されてオン状態となる。反転層は、ベース領域6がゲート電極10に対向する位置に挟まれたゲート絶縁膜9とベース領域6との界面となるトレンチ25の側面に露出したベース領域6の表面に形成される。オン状態では、ドレイン電極17からドレイン領域1、ドリフト層2、電流拡散層3、ベース領域6の反転層及びソース領域8を経由してソース電極14へ電流が流れる。一方、ゲート電極10に印加され
る電圧が閾値未満の場合、ベース領域6に反転層が形成されないため、オフ状態となり、ドレイン電極17からソース電極14へ電流が流れない。
図1に示すように、第1ベース底部埋込領域4が、左側の活性領域101側から耐圧構造領域102に延在し、耐圧構造領域102側では第1電界緩和層4として機能する。更に、第2ベース底部埋込領域5が、左側の活性領域101側から耐圧構造領域102に延在し、耐圧構造領域102側では第2電界緩和層5として機能する。
図1に示した耐圧構造領域102側のドリフト層2の上部の部分拡大図を図2に示す。図2では、図1に示した層間絶縁膜11、保護膜12、配線層15及びゲート電極パッド16は図示を省略している。
耐圧構造領域102は、ドリフト層2の上部に設けられたp型の電界緩和領域(4,5,21,22)を有する。耐圧構造領域102では、電界緩和領域(4,5,21,22)の深さが外側に向かうにつれて浅くなり、電界緩和領域(4,5,21,22)の外側端部に空間変調部が設けられている。電界緩和領域(4,5,21,22)は、第1電界緩和層4、第2電界緩和層5及び接合終端構造部(21,22)を備える。第2電界緩和層5は、第1電界緩和層4の上面に接するように第1電界緩和層4よりも外側まで延在する。接合終端構造部(21,22)は、第2電界緩和層5の上面に接するように第2電界緩和層5よりも外側まで延在する。
第1電界緩和層4は、活性領域101側から連続して延在するp+型の本体部4aと、本体部4aと同一の不純物密度で本体部4aの外側に設けられたp+型の空間変調部4b,4c,4d,4eを有する。空間変調部4b,4c,4d,4eは、互いに離間して同心リング状に設けられる。例えば、空間変調部4b,4c,4d,4eは、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。同心リング状の空間変調部4b,4c,4d,4eのパターンを有することにより、外側に向かうにつれてp型不純物の添加量(存在量)が実効的に減少していくため、電界集中を緩和することができる。
第2電界緩和層5は、第1電界緩和層4の上面に接するように、第1電界緩和層4よりも外側まで延在している。第2電界緩和層5は、第1電界緩和層4と同一の不純物密度であってもよく、第1電界緩和層4よりも低不純物密度であってもよい。例えば、第1電界緩和層4の不純物密度は5×1017cm-3~2×1019cm-3、第2電界緩和層5の不純物密度は3×1017cm-3~1×1019cm-3であってもよい。第2電界緩和層5は、活性領域101側から連続して延在する本体部5aと、本体部5aと同一の不純物密度で本体部5aの外側に設けられた空間変調部5b,5c,5d,5eを有する。空間変調部5b,5c,5d,5eは、互いに離間して同心リング状に設けられる。例えば、空間変調部5b,5c,5d,5eは、空間変調部4b,4c,4d,4eより浅い水平レベルで、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。同心リング状の空間変調部5b,5c,5d,5eを有することにより、外側に向かうにつれてp型不純物の添加量が実効的に減少していくため、電界集中を緩和することができる。
ベース領域6は段差部6xを有する。ベースコンタクト領域7cからベース領域6の上部を亘ってドリフト層2の上部の外側端部付近まで「ジャンクション・ターミネーション・エクステンション(JTE)」と称される接合終端構造部(21,22)が設けられている。接合終端構造部(21,22)は、第2電界緩和層5よりも外側まで延在する。接合終端構造部(21,22)は、ベース領域6よりも低不純物密度のp-型の第1接合終端領域(第1JTE領域)21と、第1JTE領域21の外側に設けられ、第1JTE領
域21よりも低不純物密度のp--型の第2接合終端領域(第2JTE領域)22を有する。例えば、ベース領域6の不純物密度は2×1016cm-3~2×1018cm-3、第1JTE領域21の不純物密度は2×1016cm-3~2×1018cm-3、第2JTE領域22の不純物密度は1×1016cm-3~1×1018cm-3としてもよい。
第1JTE領域21は、ベースコンタクト領域7cからドリフト層2の上部に亘って、第2電界緩和層5よりも外側まで延在する本体部21aと、本体部21aの外側に設けられた空間変調部21b,21c,21d,21eを有する。空間変調部21b,21c,21d,21eは、互いに離間して同心リング状に設けられている。例えば、空間変調部21b,21c,21d,21eは、空間変調部5b,5c,5d,5eより浅い水平レベルで、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。
第2JTE領域22は、同一の不純物密度で互いに離間して設けられた空間変調部22a,22b,22c,22d,22e,22f,22g,22hを同心リング状に有する。このうち、内側に位置する空間変調部22a,22b,22c,22dは、第1JTE領域21の空間変調部21b,21c,21d,21eと交互に設けられている。また、外側に位置する空間変調部22e,22f,22g,22hは、例えば、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。
第1JTE領域21の空間変調部21b,21c,21d,21e及び第2JTE領域22の空間変調部22a,22b,22c,22d,22e,22f,22g,22hを有することにより、外側に向かうにつれてp型不純物の添加量が実効的に減少していくため、電界集中を緩和することができる。
耐圧構造領域102の外側端部において、ドリフト層2の上部にn+型のチャネルストッパ23が同心リング状に設けられている。なお、n+型のチャネルストッパ23の代わりに、p+型のチャネルストッパを設けてもよい。
ここで、本発明の第1実施形態に係る半導体装置の比較例を説明する。比較例に係る半導体装置は、図27に示すように、周辺部に設けられる耐圧構造領域において、ドリフト層70の上部にp+型の第1ベース底部埋込領域71及びp+型の第2ベース底部埋込領域72が活性領域から連続して延在している。ドリフト層70の上面にはp型のベース領域73が配置されている。ベース領域73の上部には、p+型のベースコンタクト領域74が設けられている。ドリフト層70の外側端部にはn+型のチャネルストッパ77が設けられている。
ベースコンタクト領域74からドリフト層70の外側端部付近に亘って接合終端構造部(75,76)が設けられている。接合終端構造部(75,76)は、p-型の第1JTE領域75と、第1JTE領域75の外側に設けられたp--型の第2JTE領域76からなる。
比較例に係る半導体装置では、第1ベース底部埋込領域71及び第2ベース底部埋込領域72が活性領域から連続したパターンとして設けられているが、空間変調部が設けられておらず、電界緩和領域として機能しない。このため、第1ベース底部埋込領域71及び第2ベース底部埋込領域72の外側端部で電界集中が発生する。
これに対して、第1実施形態に係る半導体装置によれば、図1及び図2に示すように、活性領域101側から連続して延在する第1ベース底部埋込領域4及び第2ベース底部埋
込領域5を第1電界緩和層4及び第2電界緩和層5として有効活用する。そして、電界緩和領域(4,5,21,22)を構成している各層の深さが外側に向かうにつれて浅くなり、電界緩和領域(4,5,21,22)の各層の外側端部側に空間変調パターンが設けられているので、深さ方向にも電界集中を緩和することができる。したがって、耐圧構造領域102の耐圧を向上させることができ、高耐圧のデバイスが実現可能となるとともに、活性耐圧とエッジ耐圧のマージンを広げることができる。
更に、電界緩和領域(4,5,21,22)の深さが深いほど電界緩和領域(4,5,21,22)の不純物密度を高くし、電界緩和領域(4,5,21,22)の不純物密度を外側に向かうにつれて低くすることにより、電界集中の緩和効果を向上させることができる。
次に、図3~図9を用いて、本発明の実施形態に係る半導体装置の製造方法を、チップの周辺部に設けられる耐圧構造領域102に着目して説明する。なお、以下に述べる製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、窒素(N)等のn型不純物が添加されたn+型の半導体基板(SiC基板)を用意する。このn+型SiC基板をドレイン領域1として、ドレイン領域1の上面に、n-型の第1ドリフト層2aをエピタキシャル成長させる。次に、第1ドリフト層2aの上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、アルミニウム(Al)等のp型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりp型不純物イオンを活性化させる。この結果、図3に示すように、第1ドリフト層2aの上部にp+型の第1電界緩和層(第1ベース底部埋込領域)4を形成する。第1電界緩和層4は、活性領域101側から連続して延在する本体部4aと、本体部4aの外側に、同心リング状の空間変調パターンを構成するように設けられた空間変調部4b,4c,4d,4eを有する。これと同時に、図1に示した活性領域101側では、第1ドリフト層2aの上部にp+型のゲート底部保護領域4y及びp+型の第1ベース底部埋込領域4xが形成される。
次に、図4に示すように、第1ドリフト層2aの上面に、n-型の第2ドリフト層2bをエピタキシャル成長させる。第1ドリフト層2a及び第2ドリフト層2bによりドリフト層2が構成され、第1電界緩和層4がドリフト層2の内部に埋め込まれる。次に、ドリフト層2の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Al等のp型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりp型不純物イオンを活性化させる。この結果、図5に示すように、ドリフト層2の上部に、第1電界緩和層4の上面に接するように、p+型の第2電界緩和層(第2ベース底部埋込領域)5を形成する。第2電界緩和層5は、活性領域101側から連続して延在する本体部5aと、本体部5aの外側に、同心リング状の空間変調パターンを構成するように設けられた空間変調部5b,5c,5d,5eを有する。これと同時に、図1に示した活性領域101側では、ドリフト層2の上部に第2ベース底部埋込領域5xが形成される。
次に、図6に示すように、ドリフト層2の上面に、p型のベース領域6をエピタキシャル成長させる。そして、ベース領域6の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Al等のp型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりp型不純物イオンを
活性化させる。この結果、図7に示すように、ベース領域6の上部にp+型のベースコンタクト領域7cを形成する。これと同時に、図1に示した活性領域101側では、ドリフト層2の上部にp+型のベースコンタクト領域7a,7bが形成される。
次に、ベース領域6の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、ウェットエッチング等により、ベース領域6の外周の一部を選択的に除去する。その後、フォトレジスト膜をウェット処理等で除去する。この結果、図8に示すように、ベース領域6に傾斜を有した段差部6xが形成されるとともに、耐圧構造領域102の外側にドリフト層2の上面が露出する。
次に、図9に示すように、マスク合わせを2回行うフォト・リソグラフィ技術、この2回マスク合わせに対応してそれぞれイオン注入を行い、その後熱処理する等の工程により、p-型の第1JTE領域21を形成する。p-型の第1JTE領域21は、ベースコンタクト領域7c、ベース領域6、第2電界緩和層5及びドリフト層2の上部に延在するように形成される。例えば、第1JTE領域21を形成する際には、中央側(内側)の領域に対し、フォト・リソグラフィ技術によりパターニングした第1のイオン注入マスクを用いる。この第1のイオン注入マスクを用いて、p+型のベースコンタクト領域7c、p型のベース領域6、p+型の第2電界緩和層5に、N等のn型不純物イオンを選択的に多段イオン注入する。更に、外側端部側に対し、フォト・リソグラフィ技術によりパターニングした第2のイオン注入マスクを用いて、n-型のドリフト層2に、Al等のp型不純物イオンを選択的に多段イオン注入する。その後、熱処理を行うことにより、ベースコンタクト領域7c、ベース領域6、第2電界緩和層5の上部のp型不純物の一部を、活性化したn型不純物で補償し、p-型の第1JTE領域21を形成する。第1のイオン注入マスクを用いたn型不純物イオンの注入の先に、第2のイオン注入マスクを用いたp型不純物イオンの注入を行う順番でもよい。
一方、第1JTE領域21の外側に第1JTE領域21よりも低不純物密度のp--型の第2JTE領域22を形成する時には、第1JTE領域21のイオン注入時よりも小さいドーズ量で、ドリフト層2にAl等のp型不純物イオンを多段イオン注入する。イオン注入後の熱処理は、第1JTE領域21を形成する時の熱処理と一括で行ってもよい。
本発明の第1実施形態に係る半導体装置の製造方法によれば、耐圧構造領域における電界集中の発生を下端の深さの異なる複数の空間変調パターンで効率良く防止することができ、耐圧を向上させることができる半導体装置を実現可能となる。
(第1実施形態の変形例)
本発明の第1実施形態の変形例に係る半導体装置の耐圧構造領域を図10に示す。図10に示すように、本発明の第1実施形態の変形例に係る半導体装置の耐圧構造領域においては、ドリフト層2の上面に設けられたp型のベース領域6が段差部を有さず、耐圧構造領域の外側端部付近まで延伸して第3電界緩和層6として機能する。
本発明の第1実施形態の変形例に係る半導体装置の耐圧構造領域では、第1電界緩和層4と、第2電界緩和層5と、空間変調部6a,6b,6cが設けられた第3電界緩和層6により電界緩和領域(4,5,6,6a,6b,6c)を構成する。第3電界緩和層6は、第2電界緩和層5の上面に接するように、第2電界緩和層5よりも外側まで延在する。第3電界緩和層6の外側にはp型の空間変調部6a,6b,6cが同心リング状に設けられている。空間変調部6a,6b,6cは、n型領域24a,24b,24c,24dと交互に設けられている。耐圧構造領域の外側端部に位置するn型領域24dの上部には、チャネルストッパ23が設けられている。
本発明の第1実施形態の変形例に係る半導体装置によれば、第1電界緩和層4と、第2電界緩和層5と、空間変調部6a,6b,6cが設けられた第3電界緩和層6により電界緩和領域(4,5,6,6a,6b,6c)を備えることで、耐圧構造領域における電界集中の発生を下端の深さの異なる複数の空間変調パターンで効率良く防止することができ、耐圧を向上させることができる。更に、空間変調部6a,6b,6cが設けられた第3電界緩和層6により、図1及び図2に示した接合終端構造部(21,22)の構造を代替することができ、レイヤー数及び工程数削減が可能となる。
本発明の第1実施形態の変形例に係る半導体装置の製造方法の一例としては、図3~図5と同様の手順で第1電界緩和層4及び第2電界緩和層5を形成する。その後、図11に示すように、ドリフト層2の上面にp型のベース領域(第3電界緩和層)6をエピタキシャル成長させる。その後、ベース領域6の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、n型領域24a,24b,24c,24dを形成するための窒素(N)等のn型不純物イオンを多段イオン注入する。
その後、熱処理を行うことによりp型不純物イオンを活性化させる。この結果、図12に示すように、p型のベース領域6の極性を反転させて(打ち返して)n型領域24a,24b,24c,24dが形成される。また、n型領域24a,24b,24c,24dにベース領域6が挟まれてp型の空間変調部6a,6b,6cが形成される。他の手順は、本発明の第1実施形態に係る半導体装置の製造方法と同様であるので、重複した説明を省略する。
或いは、本発明の第1実施形態の変形例に係る半導体装置の製造方法の他の一例としては、図13に示すように、ドリフト層2の上面にn型領域24をエピタキシャル成長させてもよい。その後、n型領域24の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Al等のp型不純物イオンを多段イオン注入する。この際、図1に示した活性領域101のp型のベース領域6となる領域にもAl等のp型不純物イオンを多段イオン注入する。
その後、熱処理を行うことによりp型不純物イオンを活性化させる。この結果、図14に示すように、n型領域24の極性を反転させて(打ち返して)p型の第3電界緩和層6及び空間変調部6a,6b,6cが形成される。また、n型領域24の残部からなるn型領域24a,24b,24c,24dが形成される。これと同時に、図1に示した活性領域101側のp型のベース領域6も形成される。
(第2実施形態)
本発明の第2実施形態に係る半導体装置は、図15に示すように、活性領域201と、活性領域201の周辺に配置された耐圧構造領域202を備える。図15では、活性領域201に、第1導電型(n-型)のドリフト層32の上部に設けられたプレーナゲート構造のMISFETを活性素子として含む場合を例示している。
ドリフト層32の上面には、第2導電型(p型)のベース領域34x,34y,34が配置されている。ドリフト層32及びベース領域34x,34y,34は、SiCからなるエピタキシャル層でそれぞれ構成されている。ベース領域34x,34y,34には、ドリフト層32よりも高不純物密度のn+型の第1主電極領域(ソース領域)36a,36bが設けられている。ベース領域34x,34y,34には、ソース領域36a,36bに接するようにベース領域34x,34y,34よりも高不純物密度のp+型のベース
コンタクト領域35a,35bが設けられている。
なお、図15では、ソース領域36a,36b及びベースコンタクト領域35a,35bがベース領域34x,34y,34と同じ深さでベース領域34x,34y,34を分断するように設けられている構造を例示するが、これに限定されない。例えば、ソース領域36a,36b及びベースコンタクト領域35a,35bがベース領域34x,34y,34の上部に設けられていてもよい。
ベース領域34x,34yで挟まれる位置にはn型の接合電界効果トランジスタ(JFET)領域37が配置されている。ドリフト層32の上部には、p+型のベース底部埋込領域33x,33が互いに離間して設けられている。ベース底部埋込領域33xは、ベースコンタクト領域35a、ソース領域36a及びベース領域34xの下面に接している。ベース底部埋込領域33は、ベース領域34y、ソース領域36b、ベースコンタクト領域35b及びベース領域34の下面に接している。JFET領域37は、ベース底部埋込領域33x,33で挟まれるドリフト層32の凸部の上面に接する。
ベース領域34x,34y及びJFET領域37の上面からソース領域36a,36bの上面の一部に亘って、ゲート絶縁膜38を介してゲート電極39が配置されている。ゲート電極39の上面には層間絶縁膜40を介して第1主電極(ソース電極)41が紙面の奥に位置するゲート表面電極(図示省略)と分離して配置されている。ソース電極41は、ソース領域36a,36b及びベースコンタクト領域35a,35bに電気的に接続される。ソース電極41の上面には保護膜42が配置されている。保護膜42の耐圧構造領域202側の下層には保護膜43,44が配置されている。
ドリフト層32の下面には、n+型の第2主電極領域(ドレイン領域)31が配置されている。ドレイン領域31はSiCからなる半導体基板(SiC基板)で構成されている。ドレイン領域31の下面には第2主電極(ドレイン電極)45が配置されている。
本発明の第2実施形態に係る半導体装置の動作時は、ドレイン電極45に正電圧を印加し、ゲート電極39に閾値以上の正電圧を印加するとベース領域34x,34yのゲート電極39側の表面に反転層(チャネル)が形成されてオン状態となる。オン状態では、ドレイン電極45からドレイン領域31、ドリフト層32、JFET領域37、ベース領域34x,34yの反転層及びソース領域36a,36bを経由してソース電極41へ電流が流れる。一方、ゲート電極39に印加される電圧が閾値未満の場合、ベース領域34x,34yに反転層が形成されないため、オフ状態となり、ドレイン電極45からソース電極41へ電流が流れない。
図15に示すように、ベース底部埋込領域33が、活性領域201から耐圧構造領域202に延在し、耐圧構造領域202では電界緩和層33として機能する。耐圧構造領域202は、ドリフト層32の上部に設けられたp型の電界緩和領域(33,51,52)を有する。電界緩和領域(33,51,52)を構成している各層の外側端部の深さが外側に向かうにつれて浅くなり、電界緩和領域(33,51,52)の各層の外側端部側に、それぞれ空間変調パターンが設けられている。
図15に示した耐圧構造領域202側のドリフト層32の上部の部分拡大図を図16に示す。図16では、図15に示した保護膜42,43,44の図示を省略している。図16に示すように、電界緩和領域(33,51,52)は、電界緩和層33と、電界緩和層33の上面に接するように電界緩和層33よりも外側まで設けられた接合終端構造部(51,52)を備える。
電界緩和層33は、活性領域201から連続する本体部33aと、本体部33aの外側に設けられた空間変調部33b,33c,33d,33eを有する。空間変調部33b,33c,33d,33eは、互いに離間して同心リング状に設けられている。例えば、空間変調部33b,33c,33d,33eは、外側に向かうにつれて幅が狭くなり、間隔が広くなる空間変調パターンを構成している。
ベース領域34は段差部34zを有する。ベースコンタクト領域35bからドリフト層32の外側端部付近まで接合終端構造部(51,52)が設けられている。接合終端構造部(51,52)は、p-型の第1JTE領域51と、第1JTE領域51の外側に設けられ、第1JTE領域51よりも低不純物密度のp--型の第2JTE領域52を有する。
第1JTE領域51は、本体部51aと、本体部51aの外側に設けられた空間変調部51b,51c,51d,51eを、空間変調部33b,33c,33d,33eよりも浅い水平レベルに有する。第2JTE領域52は、第1JTE領域51の空間変調部51b,51c,51d,51eと交互に設けられた空間変調部52a,52b,52c,52dと、外側に設けられた空間変調部52e,52f,52g,52hを有する。接合終端構造部(51,52)は図1及び図2に示した接合終端構造部(21,22)と同様の構成であるので、重複した説明を省略する。
耐圧構造領域202の外側端部において、ドリフト層32の上部にn+型のチャネルストッパ53が設けられている。なお、n+型のチャネルストッパ53の代わりに、p+型のチャネルストッパを設けてもよい。
本発明の第2実施形態に係る半導体装置によれば、電界緩和領域(33,51,52)を構成している各層の外側端部の深さが外側に向かうにつれて浅くなり、電界緩和領域(33,51,52)に下端の深さの異なる複数の空間変調パターンが設けられている。これにより、耐圧構造領域202における電界集中を緩和することができ、耐圧を向上させることができる。したがって、より高耐圧のデバイスが実現可能となるとともに、活性耐圧とエッジ耐圧のマージンを広げることができる。
次に、図17~図21を用いて、本発明の第2実施形態に係る半導体装置の製造方法を、耐圧構造領域202に着目して説明する。なお、以下に述べる製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、窒素(N)等のn型不純物が添加されたn+型の半導体基板(SiC基板)を用意する。このn+型SiC基板をドレイン領域31として、ドレイン領域31の上面に、n-型のドリフト層32をエピタキシャル成長させる。次に、ドリフト層32の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Al等のp型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりp型不純物イオンを活性化させる。この結果、図17に示すように、ドリフト層32の上部にp+型のベース底部埋込領域(電界緩和層)33を形成する。電界緩和層33は、活性領域201から連続する本体部33aと、本体部33aの外側に設けられた空間変調部33b,33c,33d,33eを有する。これと同時に、図15に示した活性領域201側では、ドリフト層32の上部にp+型のベース底部埋込領域33xが形成される。
次に、図18に示すように、ドリフト層32の上面に、p型のベース領域34をエピタ
キシャル成長させる。そして、ベース領域34の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Al等のp型不純物イオンを多段イオン注入する。フォトレジスト膜を除去した後、熱処理を行うことによりp型不純物イオンを活性化させ、図19に示すように、ベース領域34にp+型のベースコンタクト領域35bを形成する。これと同時に、図15に示した活性領域201側では、ベース領域34にp+型のベースコンタクト領域35aが形成される。
次に、ベース領域34の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、ウェットエッチング等により、ベース領域34の一部を選択的に除去する。その後、フォトレジスト膜をウェット処理等で除去する。この結果、図20に示すように、ベース領域34に傾斜した段差部34zが形成されるとともに、ドリフト層32の上面が露出する。
次に、図21に示すように、マスク合わせを2回行うフォト・リソグラフィ技術、この2回マスク合わせに対応してそれぞれイオン注入を行い、その後熱処理する等の工程により、p-型の第1JTE領域51を形成する。p-型の第1JTE領域51は、ベースコンタクト領域35b、ベース領域34、電界緩和層33及びドリフト層32の上部に延在するように形成される。例えば、第1JTE領域51を形成する際には、中央側(内側)の領域に対し、フォト・リソグラフィ技術によりパターニングした第1のイオン注入マスクを用いる。この第1のイオン注入マスクを用いて、p+型のベースコンタクト領域35b、p型のベース領域34、p+型の電界緩和層33に、N等のn型不純物イオンを選択的に多段イオン注入する。一方、更に、外側端部側に対し、フォト・リソグラフィ技術によりパターニングした第2のイオン注入マスクを用いて、n-型のドリフト層32にAl等のp型不純物イオンを選択的に多段イオン注入する。その後、熱処理を行うことにより、ベースコンタクト領域35b、ベース領域34、電界緩和層33の上部のp型不純物の一部を、活性化したn型不純物で補償し、p-型の第1JTE領域51を形成する。第1のイオン注入マスクを用いたn型不純物イオンの注入の先に、第2のイオン注入マスクを用いたp型不純物イオンの注入を行う順番でもよい。
一方、第1JTE領域51の外側に第1JTE領域51よりも低不純物密度のp--型の第2JTE領域52を形成する時には、第1JTE領域51のイオン注入時よりも小さいドーズ量で、ドリフト層32にAl等のp型不純物イオンを多段イオン注入する。イオン注入後の熱処理は、第1JTE領域51を形成する時の熱処理と一括で行ってもよい。
本発明の第2実施形態に係る半導体装置の製造方法によれば、耐圧構造領域における電界集中の発生を下端の深さの異なる複数の空間変調パターンで効率良く防止することができ、耐圧を向上させることができる半導体装置を実現可能となる。
(第2実施形態の変形例)
本発明の第2実施形態の変形例に係る半導体装置の耐圧構造領域を図22に示す。図22に示すように、本発明の第2実施形態の変形例に係る半導体装置の耐圧構造領域において、ドリフト層32の上面に設けられたp型のベース領域34が段差部を有さず、耐圧構造領域の外側端部付近まで延伸して電界緩和層34として機能する。
本発明の第2実施形態の変形例に係る半導体装置の耐圧構造領域では、第1電界緩和層33と、空間変調部34a,34b,34cが設けられた第2電界緩和層34により電界緩和領域(33,34,34a,34b,34c)を構成する。第2電界緩和層34は、第1電界緩和層33の上面に接するように、第1電界緩和層33よりも外側まで延在する
。第2電界緩和層34の外側にはp型の空間変調部34a,34b,34ccが同心リング状に設けられている。空間変調部34a,34b,34cは、n型領域54a,54b,54c,54dと交互に設けられている。耐圧構造領域の外側端部に位置するn型領域54dの上部には、チャネルストッパ53が設けられている。
本発明の第2実施形態の変形例に係る半導体装置によれば、第1電界緩和層33と、空間変調部34a,34b,34cが設けられた第2電界緩和層34により電界緩和領域(33,34,34a,34b,34c)を備えることにより、耐圧構造領域における電界集中を緩和することができる。
本発明の第2実施形態の変形例に係る半導体装置の製造方法の一例としては、図17と同様の手順でドリフト層32の上部にp+型のベース底部埋込領域(第1電界緩和層)33を形成する。そして、図23に示すように、ドリフト層32の上面にp型のベース領域(第2電界緩和層)34をエピタキシャル成長させる。その後、第2電界緩和層34の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、n型領域54a,54b,54c,54dを形成するための窒素(N)等のn型不純物イオンを多段イオン注入する。この際、図15に示した活性領域201のn型のJFET領域37となる領域にも窒素(N)等のn型不純物イオンを多段イオン注入する。
その後、熱処理を行うことによりn型不純物イオンを活性化させる。この結果、図24に示すように、第2電界緩和層34にn型領域54a,54b,54c,54dが形成される。また、n型領域54a,54b,54c,54dにより第2電界緩和層34が挟まれてp型の空間変調部34a,34b,34cが形成される。これと同時に、図15に示した活性領域201側のn型のJFET領域37も形成される。
或いは、本発明の第2実施形態の変形例に係る半導体装置の製造方法の他の一例としては、図25に示すように、ドリフト層32の上面にn型領域54をエピタキシャル成長させてもよい。その後、n型領域54の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Al等のp型不純物イオンを多段イオン注入する。この際、図15に示した活性領域201のp型のベース領域34x,34yとなる領域にもAl等のp型不純物イオンを多段イオン注入する。
その後、熱処理を行うことによりp型不純物イオンを活性化させる。この結果、図26に示すように、n型領域54の極性を反転して(打ち返して)p型の第2電界緩和層34及び空間変調部34a,34b,34cが形成される。また、n型領域54の残部からなるn型領域54a,54b,54c,54dが形成される。これと同時に、図15に示した活性領域201のp型のベース領域34x,34yも形成される。
(その他の実施形態)
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
第1実施形態においては、トレンチ構造を有するMISFETを例示したが、これに限定されず、トレンチ構造を有するIGBT等の種々のトレンチ構造を有する半導体装置に適用可能である。トレンチゲート型IGBTとしては、図1に示したMISFETのn+型のソース領域8をエミッタ領域とし、n+型のドレイン領域1の代わりにドリフト層2の下面側にp+型のコレクタ領域を設けた構造とすればよい。
本発明の実施形態においては、SiCを用いた半導体装置を例示したが、窒化ガリウム(GaN)又はダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体装置に適用することも可能である。また、ワイドバンドギャップ半導体に限定されず、シリコン(Si)を用いた半導体装置に適用することも可能である。