JP2022105208A - 絶縁ゲート型半導体装置 - Google Patents
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Abstract
Description
第2実施形態に係る絶縁ゲート型半導体装置は、図10に示すように、第1導電型(n型)のドリフト層1と、ドリフト層1上に選択的に設けられ、第2導電型(p+型)のベース領域3a,3bを備える。ベース領域3a,3bの上部には、ドリフト層1よりも高不純物密度で第1導電型の主電極領域(ソース領域)4a~4dが設けられている。なお、4b,4dは電流経路として使用しないため、設けられていなくてもよい。
第3実施形態に係る絶縁ゲート型半導体装置は、図14に示すように、第1導電型(n型)のドリフト層1と、ドリフト層1上に選択的に設けられ、第2導電型(p型)のベース領域3a,3bを備える。ベース領域3a,3bの上部には、ドリフト層1よりも高不純物密度で第1導電型(n+型)の主電極領域(ソース領域)4a~4cが設けられている。なお、ソース領域4bは電流経路として使用しないため、設けられていなくてもよい。ソース領域4a~4cの上面から、ソース領域4a,4bを貫通してドリフト層1に達するトレンチ10が設けられている。トレンチ10の一方の側壁面はソース領域4a及びベース領域3aに接し、他方の側壁面はソース領域4bに接する。
第4実施形態に係る絶縁ゲート型半導体装置は、図27に示すように、4本のストライプ状のトレンチ10a~10dをそれぞれ有する複数のストライプ状の単位セルC1~C4の配列構造を有する。第4実施形態に係る絶縁ゲート型半導体装置は、第1導電型(n型)のドリフト層1と、ドリフト層1上に配置された第2導電型(p型)のベース領域3a,3bを備える。ベース領域3a,3bの上部には、ドリフト層1よりも高不純物密度で第1導電型(n+型)の主電極領域(ソース領域)41,43が設けられている。
上記のように、本発明は第1~第4実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
2,2a,2b,2c,2d,2e,21,21a,21b,22a,22b,23,23a,23b…ゲート保護領域
2g,2h,2i…ベースコンタクト領域
2x,2y…動作抑制領域
3,3a,3b,3c,3d,3e…ベース領域
4,4a,4b,4c,4d,4e,4f,4g,4h,4i,4j,41,41a,41b,42a,42b,43,43a,43b…ソース領域
5,5a,5b,5c,5d,5e,5f…ゲート絶縁膜
6,6a,6b,6c,6d,6e,6f…ゲート電極
7…層間絶縁膜
8…ソース電極
8a…凸部
9…ドレイン領域
10a,10b,10c,10d,10e,10f…トレンチ
11…ドレイン電極
12a,12b…電流拡散層
31…フォトレジスト膜
Claims (19)
- 第1側壁面を有する第1トレンチと、
前記第1側壁面と対向した第2側壁面を有する第2トレンチと、
前記第1側壁面に接した第1導電型の主電極領域と、
該主電極領域の下面と前記第1側壁面に接した第2導電型のベース領域と、
前記第2トレンチの底面に接した第2導電型のゲート保護領域と、
前記ゲート保護領域の底面に接する第2導電型の底面領域と、
を備える絶縁ゲート型半導体装置。 - 前記ゲート保護領域の底面は、前記底面領域の底面よりも浅い
請求項1に記載の絶縁ゲート型半導体装置。 - 前記ゲート保護領域は、前記第2側壁面にも接している
請求項1または2に記載の絶縁ゲート型半導体装置。 - 前記ゲート保護領域および前記底面領域は、前記ベース領域よりも高不純物密度である
請求項1から3のいずれか1項に記載の絶縁ゲート型半導体装置。 - 前記ゲート保護領域は、前記底面領域よりも高不純物密度である
請求項4に記載の絶縁ゲート型半導体装置。 - 前記ゲート保護領域と前記底面領域との不純物密度は、同一である
請求項4に記載の絶縁ゲート型半導体装置。 - 前記第1トレンチの底面および前記第2トレンチの底面は、少なくとも一部が曲面である請求項1から6のいずれか1項に記載の絶縁ゲート型半導体装置。
- 前記第1側壁面と前記ベース領域の底面とに接し、前記主電極領域より低不純物密度である第1導電型のドリフト層を備え、
前記ドリフト層は、前記第2トレンチの底面に接している
請求項1から7のいずれか1項に記載の絶縁ゲート型半導体装置。 - 前記第1トレンチおよび前記第2トレンチはストライプ状をなし、互いに平行に延伸している
請求項8に記載の絶縁ゲート型半導体装置。 - 前記底面領域は、前記第2トレンチの下方において、前記ゲート保護領域の底面に接している
請求項9に記載の絶縁ゲート型半導体装置。 - 前記第1トレンチおよび前記第2トレンチの並列方向において、前記底面領域の前記第2側壁面側の端部は、前記ゲート保護領域の前記第2側壁面側の端部よりも前記第1側壁面側に位置している
請求項9または10に記載の絶縁ゲート型半導体装置。 - 前記第1トレンチおよび前記第2トレンチの延伸方向と垂直な断面において、前記ゲート保護領域および前記底面領域の前記第1トレンチおよび前記第2トレンチの並列方向における前記第2側壁面側の端部と、前記ドリフト層との境界が段状に形成されている
請求項9から11のいずれか1項に記載の絶縁ゲート型半導体装置。 - 前記第1トレンチおよび前記第2トレンチの並列方向において、前記ゲート保護領域の並列方向の前記第2側壁面側の端部は、垂直方向に対し傾斜している
請求項9に記載の絶縁ゲート型半導体装置。 - 前記第1トレンチおよび前記第2トレンチの並列方向において、前記主電極領域の前記第2側壁面側の端部は、前記ベース領域の前記第2側壁面側の端部よりも前記第2側壁面側に位置している
請求項9から13のいずれか1項に記載の絶縁ゲート型半導体装置。 - 前記底面領域は、前記第2トレンチから離間して前記ゲート保護領域に接するベースコンタクト領域である
請求項3に記載の絶縁ゲート型半導体装置。 - 前記第1側壁面は、チップ構造の基準面に対し第1の傾斜角をなし
前記第2側壁面は、前記基準面に対し前記第1の傾斜角とは異なる第2の傾斜角をなす
請求項1から15のいずれか1項に記載の絶縁ゲート型半導体装置。 - 前記第1側壁面は、a面である
請求項1から16のいずれか1項に記載の絶縁ゲート型半導体装置。 - 第1側壁面を有する第1トレンチと、
前記第1側壁面と対向した第2側壁面を有する第2トレンチと、
前記第1側壁面に接した第1導電型の主電極領域と、
該主電極領域の下面と前記第1側壁面に接した第2導電型のベース領域と、
前記第1側壁面と前記ベース領域の底面とに接し、前記主電極領域より低不純物密度である第1導電型のドリフト層と、
前記第2トレンチの下方に設けられた第2導電型のトレンチ下領域と、
を備え、
前記第1トレンチおよび前記第2トレンチはストライプ状をなし、互いに平行に延伸していて、
前記第1トレンチおよび前記第2トレンチの延伸方向と垂直な断面において、前記トレンチ下領域の前記第2側壁面側の端部と、前記ドリフト層との境界が段状に形成されている
絶縁ゲート型半導体装置。 - 前記トレンチ下領域は、前記第2トレンチの底面に接した第2導電型のゲート保護領域と、前記ゲート保護領域の底面に接する第2導電型の底面領域と、を有する
請求項18に記載の絶縁ゲート型半導体装置。
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