JP2023101007A - 絶縁ゲート型半導体装置の製造方法 - Google Patents

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Abstract

【課題】低オン抵抗で且つ高耐圧であり信頼性を向上させることができ、更に工数を少なくすることができる絶縁ゲート型半導体装置を提供する。【解決手段】第１導電型の電荷輸送領域（１，２）上に設けられた第２導電型の注入制御領域５ａ～５ｄと、注入制御領域５ａ～５ｄ上に設けられた第１導電型の主電極領域６ａ～６ｄと、主電極領域６ａ～６ｄ及び注入制御領域５ａ～５ｄを深さ方向に貫通する絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）と、電荷輸送領域（１，２）に至る経路にｐｎ接合を構成するように、主電極領域６ｂ，６ｃ及び注入制御領域５ｂ，５ｃを深さ方向に貫通し、電荷輸送領域（１，２）の材料よりも禁制帯幅の狭い半導体材料を含む注入抑制領域９ｂと、注入抑制領域９ｂの底面に接する第２導電型のコンタクト保護領域４ｂとを備える。【選択図】図１

Description

本発明は、トレンチゲート構造を有する絶縁ゲート型半導体装置の製造方法に関する。
縦型のＭＩＳ電界効果トランジスタ（ＦＥＴ）は、ｎ型のドリフト領域とｐ型のベース領域により構成される寄生ｐｎダイオード（ボディダイオード）を内蔵する。炭化珪素（ＳｉＣ）を材料とするＭＩＳＦＥＴ（ＳｉＣ－ＭＩＳＦＥＴ）の場合、シリコンを材料とする場合に比べてボディダイオードが高い内蔵電位を持つため、オン抵抗が高くなり、損失が増大する。また、ボディダイオードがオンして通電すると、ボディダイオードのバイポーラ動作により特性が劣化して信頼性が低下する。
ＳｉＣ－ＭＩＳＦＥＴのボディダイオードのバイポーラ動作を抑制するため、ＭＩＳトランジスタ構造が、ドリフト領域に接合され、ボディ領域とドリフト領域とのｐｎ接合により形成されるボディダイオードの拡散電位よりも低い接合障壁をドリフト領域との接合により形成する障壁形成層を含む構造が提案されている（特許文献１参照。）。また、コンタクトトレンチの内部に埋め込まれたソース電極が、コンタクトトレンチの底部及びコーナー部においてｐ型半導体領域に接し、コンタクトトレンチの側壁にｎ型ドリフト領域とのショットキー接合を形成した構造が提案されている（特許文献２参照。）。また、半導体基体の溝内に、半導体基体とはバンドギャップの異なる半導体材料からなるヘテロ接合を有する構造が提案されている（特許文献３参照。）。
特許第６１６８３７０号 特開２０１７－７９２５１号公報 特許第５６１４３９９号
しかしながら、特許文献１では、ドリフト領域との接合により障壁形成層を構成するポリシリコンがドリフト領域に露出しているため、電界強度の弱いポリシリコンに電界がかかりやすい。また、障壁形成層を構成するポリシリコンをゲート電極と別に形成しているため工数が多い。また、特許文献２では、ショットキー接合ダイオードであるため、ヘテロ接合ダイオードと比較してオン抵抗が高い。また、特許文献３では、ソース電極を埋め込むコンタクトトレンチに関して考慮されていない。
上記課題に鑑み、本発明は、低オン抵抗で且つ高耐圧であり信頼性を向上させ、かつ工数を少なくすることができる絶縁ゲート型半導体装置の製造方法を提供することを目的とする。
本発明の一態様は、（ａ）第１導電型の電荷輸送領域上に第２導電型の注入制御領域を形成する工程と、（ｂ）注入制御領域上に、電荷輸送領域よりも高濃度で第１導電型の主電極領域を形成する工程と、（ｃ）注入制御領域を貫通し、電荷輸送領域に達するゲートトレンチ及びそのゲートトレンチから離間したコンタクトトレンチを形成する工程と、（ｄ）ゲートトレンチの内側に絶縁膜を形成する工程と、（ｅ）ゲートトレンチの内側に絶縁膜を介してゲート電極を埋め込んで絶縁ゲート型電極構造を形成するとともに、コンタクトトレンチの内側に、ゲート電極と同一材料からなる半導体材料を埋め込む工程と、（ｆ）主電極領域の上面側に主電極層を形成する工程とを含み、（ｇ）主電極層は、主電極領域の上面と電気的に接続され、かつ、コンタクトトレンチの内側を介して主電極領域の側面と電気的に接続されている絶縁ゲート型半導体装置の製造方法であることを要旨とする。
本発明によれば、低オン抵抗で且つ高耐圧であり信頼性を向上させることができ、更に工数を少なくすることができる絶縁ゲート型半導体装置の製造方法を提供することができる。
第１実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 図１のＡ－Ａ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。 図１のＢ－Ｂ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。 図４（ａ）はゼロバイアス時（平衡時）のｐ－ｎヘテロ接合を示す模式的なバンドダイアグラムで、図４（ｂ）は図４（ａ）に示したｐ－ｎヘテロ接合においてワイドバンドギャップ側に負電圧を印加した状態を示すバンドダイアグラムである。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図５に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図６に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図７に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図８に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１１に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１２に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１３に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１４に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１５に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１６に引き続く工程断面図である。 第２実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 図１８のＡ－Ａ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。 図１９のＢ－Ｂ方向から見た絶縁ゲート型半導体装置の垂直方向の断面図である。 第３実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 第４実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 その他の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 その他の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 図２４のＡ－Ａ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。
以下、図面を参照して、本発明の第１～第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第４実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
本明細書において、絶縁ゲート型半導体装置の「一方の主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等の絶縁ゲート型サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「他方の主電極領域」とは、ＦＥＴやＳＩＴにおいては上記一方の主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記一方の主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳ制御ＳＩサイリスタ等においては上記一方の主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。
このように、「一方の主電極領域」がソース領域であれば、「他方の主電極領域」はドレイン領域を意味し、一方と他方の主電極領域の間を「主電流」が流れる。「一方の主電極領域」がエミッタ領域であれば、「他方の主電極領域」はコレクタ領域を意味する。「一方の主電極領域」がアノード領域であれば、「他方の主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＩＳＦＥＴ等の場合、「一方の主電極領域」の機能と「他方の主電極領域」の機能を交換可能の場合がある。更に、本明細書において単に「主電極領域」と記載する場合は、技術的に適切な一方の主電極領域又は他方の主電極領域のいずれか一方の半導体領域を意味する包括的な表現である。同様に、本明細書において単に「主電極層」と記載する場合は、一方の主電極領域に接続される「一方の主電極層」又は他方の主電極領域に接続される「他方の主電極層」のいずれか一方の導電体層を意味する包括的な表現である。
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
（第１実施形態）
本発明の第１実施形態に係る絶縁ゲート型半導体装置（ＭＩＳＦＥＴ）は、図１に示すように、多数キャリアを輸送する第１導電型（ｎ型）の電荷輸送領域（２，３）を備える。電荷輸送領域（２，３）は、ｎ－型のドリフト層２と、ドリフト層２の上に配置されたｎ型の電流拡散層（ＣＳＬ）３の２層構造で構成されている。ドリフト層２は、ドリフト層２に注入された多数キャリアをドリフト電界で輸送することが可能な半導体領域である。なお、設計仕様によっては、ドリフト層２上に電流拡散層３を設けなくてもよい。ドリフト層２の不純物濃度は例えば１×１０１５ｃｍ－３程度以上、１×１０１８ｃｍ－３程度以下であり、電流拡散層３の不純物濃度は例えば５×１０１６ｃｍ－３程度以上、５×１０１７ｃｍ－３程度以下である。
電荷輸送領域（２，３）上には、第２導電型（ｐ型）の注入制御領域（ベース領域）５ａ，５ｂ，５ｃ，５ｄが設けられている。注入制御領域５ａ，５ｂ，５ｃ，５ｄは、電荷輸送領域（２，３）に注入される多数キャリアの量を制御する。注入制御領域５ａ，５ｂ，５ｃ，５ｄの不純物濃度は例えば１×１０１５ｃｍ－３程度以上、７×１０１７ｃｍ－３程度以下である。
注入制御領域５ａ，５ｂ，５ｃ，５ｄ上には、「一方の主電極領域」となるｎ型の主電極領域（ソース領域）６ａ，６ｂ，６ｃ，６ｄが設けられている。主電極領域６ａ，６ｂ，６ｃ，６ｄは、電荷輸送領域（２，３）よりも高濃度でｎ型の半導体領域である。主電極領域６ａ，６ｂ，６ｃ，６ｄの不純物濃度は例えば１×１０１８ｃｍ－３程度以上、１×１０２１ｃｍ－３程度以下である。主電極領域６ａ，６ｂ，６ｃ，６ｄがｎ型の場合は、主電流となる多数キャリアは電子である。
第１実施形態に係る絶縁ゲート型半導体装置は更に、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）と、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）から離間した位置に設けられた注入抑制領域９ｂを備える。絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）は、注入制御領域５ａ，５ｂ，５ｃ，５ｄの表面ポテンシャルを静電的に制御して、電荷輸送領域（２，３）に注入される多数キャリアの量を制御する。
絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）は、主電極領域６ａ，６ｂ，６ｃ，６ｄの上面側から注入制御領域５ａ，５ｂ，５ｃ，５ｄを貫通して深さ方向に設けられている。換言すれば、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）は、主電極領域６ａ，６ｂ，６ｃ，６ｄの上面側から注入制御領域５ａ，５ｂ，５ｃ，５ｄを貫通して深さ方向に設けられたゲートトレンチ７ａ，７ｂ内に埋め込まれている。
絶縁ゲート型電極構造（８，９ａ）は、ゲートトレンチ７ａの底面及び側面に設けられたゲート絶縁膜８と、ゲートトレンチ７ａ内にゲート絶縁膜８を介して埋め込まれたゲート電極９ａを有する。絶縁ゲート型電極構造（８，９ｃ）は、ゲートトレンチ７ｃの底面及び側面に設けられたゲート絶縁膜８と、ゲートトレンチ７ｃ内にゲート絶縁膜８を介して埋め込まれたゲート電極９ｃを有する。
ゲート絶縁膜８としては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
注入抑制領域９ｂは、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）から離間した位置で主電極領域６ｂ，６ｃの上面の位置から注入制御領域５ｂ，５ｃを貫通して深さ方向に設けられている。換言すれば、注入抑制領域９ｂは、主電極領域６ｂ，６ｃの上面の位置から注入制御領域５ｂ，５ｃを貫通して深さ方向に設けられたコンタクトトレンチ７ｂ内に埋め込まれている。注入抑制領域９ｂは、電荷輸送領域（２，３）の材料よりも相対的に禁制帯幅の狭い半導体材料を含み、電荷輸送領域（２，３）に至る経路にヘテロ接合のｐｎ接合（ｐ－ｎヘテロ接合）を構成する。注入抑制領域９ｂがｐ－ｎヘテロ接合を構成することにより、注入抑制領域９ｂから電荷輸送領域（２，３）への小数キャリアの注入が抑制される。
第１実施形態では、注入抑制領域９ｂは、電流拡散層３を構成する材料よりも禁制帯幅の狭い半導体材料からなり、電流拡散層３とヘテロ接合を構成する。そして、ｐ＋型の注入抑制領域９ｂとｎ＋型の電流拡散層３のｐ－ｎヘテロ接合によりダイオードが構成されている。なお、電流拡散層３を設けずに、ドリフト層２の上に注入制御領域５ａ，５ｂ，５ｃ，５ｄを設ける場合、ｐ＋型の注入抑制領域９ｂとｎ－型のドリフト層２のｐ－ｎヘテロ接合によりダイオードが構成されていてもよい。
ドリフト層２、電流拡散層３、コンタクト保護領域４ｂ、注入制御領域５ａ，５ｂ，５ｃ，５ｄ及び主電極領域６ａ，６ｂ，６ｃ，６ｄ等は、例えばＳｉＣでそれぞれ構成することができる。この場合、注入抑制領域９ｂの材料は、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）等のｐ型不純物を１×１０１９ｃｍ－３程度以上、１×１０２１ｃｍ－３程度以下の高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。注入抑制領域９ｂの材料としては、ドープドポリシリコン層（ＤＯＰＯＳ層）の他にも、不純物を高濃度に添加した単結晶シリコン又はアモルファスシリコンが使用可能である。例えば電流拡散層３が４Ｈ－ＳｉＣからなる場合には、ゲート電極９ａ，９ｃ及び注入抑制領域９ｂの材料はゲルマニウム（Ｇｅ）でも、３Ｃ－ＳｉＣでもよい。４Ｈ－ＳｉＣの３００Ｋにおける禁制帯幅は３．２６ｅＶとされているが３Ｃ－ＳｉＣの３００Ｋにおける禁制帯幅は２．３６ｅＶとされている。なお、以下においては、便宜上、注入抑制領域９ｂがｐ＋型のＤＯＰＯＳ層であると仮定して説明する。
ゲート電極９ａ，９ｃ及び注入抑制領域９ｂの材料は、互いに同一であってもよく、互いに異なってもよいが、製造工程を単純化するためには、ゲート電極９ａ，９ｃと注入抑制領域９ｂの材料が互いに同一であることが好ましい。ゲート電極９ａ，９ｃの材料は、例えば注入抑制領域９ｂと同じｐ＋型のＤＯＰＯＳ層であるが、不純物を高濃度に添加した単結晶シリコン又はアモルファスシリコンであってもよく、Ｇｅや３Ｃ－ＳｉＣであってもよい。
絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂの幅及び深さは互いに略同一である。絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂの幅は、例えば０．５μｍ程度以上、１．５μｍ程度以下である。なお、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂの幅及び深さは互いに異なっていてもよい。また、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂが等間隔で配列された場合を例示するが、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂの間隔は異なっていてもよい。
絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）の底面には、ｐ＋型のゲート保護領域４ａ，４ｃがそれぞれ接している。ゲート保護領域４ａ，４ｃは、注入制御領域５ａ，５ｂ，５ｃ，５ｄから深さ方向に離間して、電荷輸送領域（２，３）の内部に設けられている。ゲート保護領域４ａ，４ｃは、注入制御領域５ａ，５ｂ，５ｃ，５ｄよりも高濃度でｐ型の半導体領域である。ゲート保護領域４ａ，４ｃは、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）の底部に位置するゲート絶縁膜８を逆バイアス時の高電圧から保護する機能を有する。
注入抑制領域９ｂの底面には、ｐ型のコンタクト保護領域４ｂが接している。コンタクト保護領域４ｂは、注入制御領域５ａ，５ｂ，５ｃ，５ｄから深さ方向に離間して、電荷輸送領域（２，３）の内部に設けられている。コンタクト保護領域４ｂは、注入制御領域５ａ，５ｂ，５ｃ，５ｄよりも高濃度でｐ型の半導体領域である。コンタクト保護領域４ｂは、注入抑制領域９ｂの底面を逆バイアス時の高電圧から保護する機能を有する。
図１ではコンタクト保護領域４ｂの幅がゲート保護領域４ａ，４ｃの幅よりも広い場合を例示するが、コンタクト保護領域４ｂの幅がゲート保護領域４ａ，４ｃの幅と同一でもよく、コンタクト保護領域４ｂの幅がゲート保護領域４ａ，４ｃの幅よりも狭くてもよい。なお、電流拡散層３を設けずに、ドリフト層２の上に注入制御領域５ａ，５ｂ，５ｃ，５ｄが設けられている場合、ゲート保護領域４ａ，４ｃ及びコンタクト保護領域４ｂは、ドリフト層２に設けられていてもよい。
図１のゲート保護領域４ａ，４ｃ及びコンタクト保護領域４ｂを水平に切るＡ－Ａ方向から見た平面レイアウトを図２に示す。図２のＡ－Ａ方向から見た断面図が図１に対応する。図２に示すように、ゲート保護領域４ａがなす縦方向のパターンの左側の位置には、ゲート保護領域４ａのパターンからの凸部として接続されたｐ＋型の接続領域４ｄ，４ｈが配置され、格子状（市松模様）のパターンを構成している。ゲート保護領域４ａ及びコンタクト保護領域４ｂの間には、電流拡散層３のパターンを介してゲート保護領域４ａ及びコンタクト保護領域４ｂとで市松模様のパターンを構成するように接続されたｐ＋型の接続領域４ｅ，４ｉが配置されている。
コンタクト保護領域４ｂ及びゲート保護領域４ｃの間には、コンタクト保護領域４ｂ及びゲート保護領域４ｃに接続されたｐ＋型の接続領域４ｆ，４ｊが配置され、格子状のパターンを構成している。ゲート保護領域４ｃがなす縦方向のパターンの右側の位置には、ゲート保護領域４ｃのパターンからの凸部として接続されたｐ＋型の接続領域４ｇ，４ｋが配置され、格子状のパターンを構成している。
図１の絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂの電流拡散層３に側面が接する部分を水平に切るＢ－Ｂ方向から見た平面レイアウトを図３に示す。図３のＡ－Ａ方向から見た断面図が図１に対応する。図３に示すように、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂの平面パターンはストライプ状をなし、互いに平行に延伸する。即ち、注入抑制領域９ｂの平面パターンの延伸方向に沿って、注入抑制領域９ｂの底面がコンタクト保護領域４ｂに接している。また、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）の平面パターンの延伸方向に沿って、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）の底面にｐ＋型のゲート保護領域４ａ，４ｃが接している。
図１に示すように、ゲート電極９ａ，９ｃ及び注入抑制領域９ｂ上には層間絶縁膜１０が配置されている。層間絶縁膜１０としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜１０としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。
層間絶縁膜１０上には、下地金属となるバリアメタル層１１及びソースコンタクト層１２が配置されている。バリアメタル層１１は、主電極領域６ａ，６ｂ，６ｃ，６ｄに金属学的に接合し、主電極領域６ａ，６ｂ，６ｃ，６ｄから層間絶縁膜１０の側面及び上面を覆うように延在している。ソースコンタクト層１２は、主電極領域６ａ，６ｂ，６ｃ，６ｄ及び注入抑制領域９ｂに金属学的に接合する。例えば、ソースコンタクト層１２がニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層１１が窒化チタン（ＴｉＮ）膜で構成して低い接触抵抗のオーミックコンタクトを実現することができる。なお、ソースコンタクト層１２及びバリアメタル層１１のいずれか一方又は両方を省略してもよい。
ソースコンタクト層１２及びバリアメタル層１１上には、一方の主電極層（ソース電極）１３が配置されている。主電極層１３は、主電極領域６ａ，６ｂ，６ｃ，６ｄ及び注入抑制領域９ｂに電気的に接続されている。図１から分かるように、主電極領域６ａ，６ｂ，６ｃ，６ｄの上面及び主電極領域６ａ，６ｂ，６ｃ，６ｄの上面に等しい水平レベルとなる注入抑制領域９ｂの上面に、主電極層１３の最下面が金属学的に接合している。主電極層１３は、紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。主電極層１３はアルミニウム（Ａｌ）膜等の金属層で構成することができる。ゲート表面電極は、主電極層１３と同様の材料が使用可能である。
ドリフト層２の下面には、ドリフト層２に接するようにｎ＋型の他方の主電極領域（ドレイン領域）１が配置されている。ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域１の不純物濃度は例えば１×１０１８ｃｍ－３程度以上、１×１０２０ｃｍ－３程度以下である。
ドレイン領域１の下面には、他方の主電極層（ドレイン電極）１４が配置されている。主電極層１４としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜等の導電体層が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜やニッケル（Ｎｉ）とチタン（Ｔｉ）を堆積させてＳｉＣと反応させた合金層を積層して導電体層を構成してもよい。
図１では絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂをそれぞれ含む３つの単位セル構造を要部断面として示している。しかしながら、第１実施形態に係る絶縁ゲート型半導体装置は、例えば絶縁ゲート型電極構造及び注入抑制領域をそれぞれ含む２つの単位セル構造を、交互且つ周期的に複数個配列する等して、マルチチャネル構造をなすことにより大電流を流す電力用半導体装置（パワーデバイス）とすることが可能である。なお、絶縁ゲート型電極構造及び注入抑制領域を交互且つ周期的に配列した構造に限定されない。例えば、２つの絶縁ゲート型電極構造及び１つの注入抑制領域を交互且つ周期的に配列してもよい。
第１実施形態に係る絶縁ゲート型半導体装置の動作時は、主電極層１４に正電圧を印加し、ゲート電極９ａ，９ｃに閾値以上の正電圧を印加する。これにより、注入制御領域５ａ，５ｂ，５ｃ，５ｄのゲート電極９ａ，９ｃ側に反転層（チャネル）が形成されてオン状態となる。オン状態では、主電極層１４からドレイン領域１、ドリフト層２、電流拡散層３、注入制御領域５ａ，５ｂ，５ｃ，５ｄの反転層及び主電極領域６ａ，６ｂ，６ｃ，６ｄを経由して主電極層１３へ主電流が流れる。主電流の流れの方向を正電荷の流れで定義しているが、実際には多数キャリアである電子の流れが、主電極層１３から主電極層１４へ流れる。
既に述べたとおり、第１実施形態に係る絶縁ゲート型半導体装置はｐ＋型のＤＯＰＯＳ層からなる注入抑制領域９ｂとｎ＋型の電流拡散層３で構成されるｐ－ｎヘテロ接合からなるダイオード（ボディダイオード）を内蔵している。ここで、図４（ａ）はゼロバイアス時（平衡時）のｐ＋型のＤＯＰＯＳ層とｎ型ＳｉＣのｐ－ｎヘテロ接合を示す模式的なバンドダイアグラムであり、図４（ｂ）は図４（ａ）に示したｐ－ｎヘテロ接合において、ＳｉＣ側に負電圧を印加したオン状態を示すバンドダイアグラムである。
第１実施形態に係る絶縁ゲート型半導体装置では、図４（ｂ）に示すように、ｎ型ＳｉＣ側に負電圧を印加して順バイアスとしたオン状態であっても、エネルギーの低い正孔（ホール）に対する低い電位障壁が残留する。このため、電流拡散層３における小数キャリアとなるホールの拡散による電流拡散層３への流入（注入）を抑制でき、ボディダイオードのバイポーラ効果を抑制できる。この結果、第１実施形態に係る絶縁ゲート型半導体装置は、低オン抵抗を実現すると共に、オン状態におけるバイポーラ効果による特性の劣化を抑制できる。即ち、第１実施形態に係る絶縁ゲート型半導体装置は、ショットキーダイオードからなるボディダイオードに比して低オン抵抗となり、低消費電力を実現すると共に、信頼性を向上させることができる。
一方、ゲート電極９ａ，９ｃ及び注入抑制領域９ｂに印加される電圧が閾値未満の場合、注入制御領域５ａ，５ｂ，５ｃ，５ｄの表面に反転層が形成されないため、オフ状態となり、主電極層１４から主電極層１３へ主電流が流れない。このオフ状態の際には、ｐ＋型の注入抑制領域９ｂとｎ＋型の電流拡散層３で構成されるｐ－ｎヘテロ接合からなるボディダイオードも遮断状態となるので、ボディダイオードには電流が流れない。特に図４（ｂ）から理解できるように、ボディダイオードの遮断状態においては、ホールに対する電位障壁はホモ接合の場合の電位障壁に比して高くなるので、ホールの注入を抑制できる。
更に、注入抑制領域９ｂの底面に接するようにコンタクト保護領域４ｂを配置する。これにより、電界強度の弱いポリシリコン等からなる注入抑制領域９ｂに印加される電圧を抑制することができ、高耐圧を維持して信頼性を向上することができる。
次に、図５～図１６を参照しながら、第１実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型のＭＩＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型のＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型の半導体基板（ＳｉＣ基板）を用意する。このｎ＋型ＳｉＣ基板をドレイン領域１として、図５に示すように、ドレイン領域１の上面に、ｎ－型のドリフト層２をエピタキシャル成長させる。次に、窒素（Ｎ）等のｎ型を呈する不純物イオンをドリフト層２の上面に多段イオン注入する。その後、熱処理することによりｎ型を呈する不純物イオンを活性化させ、図６に示すようにｎ＋型の第１電流拡散層３ａを形成する。なお、第１電流拡散層３ａはドリフト層２の上面にエピタキシャル成長してもよい。
次に、第１電流拡散層３ａの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型を呈する不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理することによりｐ型を呈する不純物イオンを活性化させる。この結果、図７に示すように、第１電流拡散層３ａの上部にｐ＋型のゲート保護領域４ａ，４ｃ及びｐ＋型のコンタクト保護領域４ｂが選択的に形成される。
次に、図８に示すように、第１電流拡散層３ａの上面に、第１電流拡散層３ａと同一の不純物濃度でｎ＋型の第２電流拡散層３ｂをエピタキシャル成長し、第１電流拡散層３ａ及び第２電流拡散層３ｂにより電流拡散層３を構成する。
次に、図９に示すように、電流拡散層３の上面にｐ型の注入制御領域５をエピタキシャル成長させる。次に、注入制御領域５の上面の全面に、Ｎ等のｎ型を呈する不純物イオンを多段イオン注入する。その後、熱処理することにより注入されたｎ型を呈する不純物イオンを活性化させる。この結果、図１０に示すように、注入制御領域５の上面にｎ＋型の主電極領域６が形成される。なお、主電極領域６は注入制御領域５の上面にエピタキシャル成長してもよい。
次に、主電極領域６の上面にフォトレジスト膜２０を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２０をパターニングする。パターニングされたフォトレジスト膜２０をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図１１に示すようにゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂを同時に形成する。ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂを注入制御領域５及び主電極領域６を貫通する深さに形成することにより、図１０に示した注入制御領域５は、図１１に示した注入制御領域５ａ，５ｂ，５ｃ，５ｄに分離される。同時に、図１０に示した主電極領域６は、図１１に示した主電極領域６ａ，６ｂ，６ｃ，６ｄに分離される。即ち、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂは、主電極領域６ａ，６ｂ，６ｃ，６ｄ及び注入制御領域５ａ，５ｂ，５ｃ，５ｄを貫通し、電流拡散層３の上部に達する。その後、フォトレジスト膜２０を除去する。
次に、図１２に示すように、熱酸化法又は化学気相成長（ＣＶＤ）法等により、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂの底面及び側面と主電極領域６ａ，６ｂ，６ｃ，６ｄの上面に、ＳｉＯ２膜等のゲート絶縁膜８を形成する。次に、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂの底面及び側面と主電極領域６ａ，６ｂ，６ｃ，６ｄの上面にフォトレジスト膜２１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２１をパターニングする。パターニングされたフォトレジスト膜２１をエッチング用マスクとして用いて、ウエットエッチング等により、トレンチ７ｂの底面及び側面のゲート絶縁膜８を除去する。この結果、図１３に示すようにトレンチ７ｂの底面及び側面が露出する。その後、フォトレジスト膜２１を除去する。
次に、ＣＶＤ法等により、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂの凹部が埋め込まれる厚さに、アルミニウム等型のｐ型不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等の手法により表面を平坦化することにより、図１４に示すように、ＤＯＰＯＳ層からなるゲート電極９ａ，９ｃ及び注入抑制領域９ｂで、それぞれゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂを同時に埋め込む。
次に、ＣＶＤ法等により、ゲート電極９ａ，９ｃ及び注入抑制領域９ｂの上面に層間絶縁膜１０を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、図１５に示すように、層間絶縁膜１０及びゲート絶縁膜８の一部を選択的に除去する。この結果、層間絶縁膜１０及びゲート絶縁膜８にソースコンタクトホールが開孔される。なお、図示を省略するが、ソースコンタクトホールとは異なる箇所（例えば紙面上の奥の位置）において、ゲート電極９ａ，９ｃの一部が露出するように、ゲートコンタクトホールも層間絶縁膜１０及びゲート絶縁膜８に開孔される。ゲート電極９ａ，９ｃにゲート表面配線が接続される構造であれば、紙面上の奥の位置、又は手前の位置等でゲート表面配線の一部が露出するように、ゲートコンタクトホールが層間絶縁膜１０及びゲート絶縁膜８に開孔されても良い。
次に、スパッタリング法又は蒸着法等によりＴｉＮ膜等の金属層を堆積し、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングしてバリアメタル層１１を形成する。次に、スパッタリング法又は蒸着法等によりＮｉ膜等の金属層を堆積し、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングし、高速熱処理（ＲＴＡ）で例えば１０００℃で熱処理をすることでソースコンタクト層１２を形成する。この結果、図１６に示すように、層間絶縁膜１０を被覆するようにバリアメタル層１１が形成され、注入抑制領域９ｂ及び主電極領域６ｂ，６ｃの上面にソースコンタクト層１２が形成される。
次に、スパッタリング法又は蒸着法等により、ソースコンタクト層１２の上面にＡｌ膜等の金属層を堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＡｌ膜等の金属層をパターニングして、図１７に示すように、主電極層１３及びゲート表面電極（図示省略）のパターンを形成する。この結果、主電極層１３とゲート表面電極のパターンは分離される。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなる主電極層１４を形成する。このようにして、図１に示した絶縁ゲート型半導体装置が完成する。
第１実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂを同時に形成すると共に、ゲート電極９ａ，９ｃ及び注入抑制領域９ｂを同時に形成することにより、高耐圧で信頼性を向上させることができる内蔵ダイオードを少ない工数で容易に実現可能となる。
（第２実施形態）
本発明の第２実施形態に係る絶縁ゲート型半導体装置は、図１８に示した断面構造において、注入抑制領域９ｂの底面に接するコンタクト保護領域４ｂと、ゲート電極９ａ，９ｃの底面に接するゲート保護領域４ａ，４ｃとが連続して一様な層を構成している点が、図１等に示した第１実施形態に係る絶縁ゲート型半導体装置と異なる。
図１８のゲート保護領域４ａ，４ｃ及びコンタクト保護領域４ｂが連続する一様な層を水平に切るＡ－Ａ方向から見た平面レイアウトを図１９に示す。図１９のＡ－Ａ方向から見た垂直方向の断面図が図１８に対応する。図１９に示すように、ゲート保護領域４ａ，４ｃが縦方向に延びるストライプ状のパターンとして互いに平行に延伸する。
ゲート保護領域４ａがなす縦方向のパターンの左側の位置には、ゲート保護領域４ａのパターンからの凸部として接続されたｐ＋型の接続領域４ｄ，４ｈが配置され、格子状のパターンを構成している。ゲート保護領域４ａ，４ｃの間には、ｐ＋型のコンタクト保護領域４ｂ，４ｌが配置されている。コンタクト保護領域４ｂ，４ｌは、横方向に延びるストライプ状のパターンとして互いに平行に延伸し、格子状（市松模様）のパターンを構成するようにゲート保護領域４ａ，４ｃに接続されている。ゲート保護領域４ｃがなす縦方向のパターンの右側の位置には、ゲート保護領域４ｃのパターンからの凸部として接続されたｐ＋型の接続領域４ｇ，４ｋが配置され、格子状のパターンを構成している。
図１９の格子状（市松模様）のパターンにおいて、電流拡散層３を切るＢ－Ｂ方向から見た垂直方向の断面図が図２０に対応する。図２０に示す断面では、注入抑制領域９ｂの底面が電流拡散層３に接している。第２実施形態に係る絶縁ゲート型半導体装置の他の構成は、第１実施形態に係る絶縁ゲート型半導体装置と同様である。
図１８に示した絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂの平面パターンは第１実施形態と同様であり、図３に示すようにストライプ状をなし、互いに平行に延伸する。図１９に示したコンタクト保護領域４ｂ，４ｌは、図１８に示した注入抑制領域９ｂの底面に接する。
第２実施形態に係る絶縁ゲート型半導体装置によれば、図１８～図２０に示すように、注入抑制領域９ｂの長手方向において、コンタクト保護領域４ｂ，４ｌが注入抑制領域９ｂの底面のすべてに接しておらず、注入抑制領域９ｂの底面の一部に間欠的に接する構造でも、注入抑制領域９ｂの底部を電界から保護することができる。
（第３実施形態）
本発明の第３実施形態に係る絶縁ゲート型半導体装置は、図２１に示すように、注入抑制領域９ｂと注入制御領域５ｂ，５ｃの間に、注入抑制領域９ｂを囲む鞘状に設けられたカバー領域１５ａ，１５ｂを更に備える点が、第１実施形態に係る絶縁ゲート型半導体装置と異なる。カバー領域１５ａ，１５ｂは、注入制御領域５ｂ，５ｃよりも低濃度の第２導電型（ｐ－型）のＳｉＣからなる。第４実施形態に係る絶縁ゲート型半導体装置の他の構成は、第１実施形態に係る絶縁ゲート型半導体装置と同様である。
図１に示した第１実施形態に係る絶縁ゲート型半導体装置では、注入抑制領域９ｂの幅が狭いため電流経路が狭くなり抵抗が高くなる。これに対して、第３実施形態に係る絶縁ゲート型半導体装置によれば、ｐ－型のＳｉＣからなるカバー領域１５ａ，１５ｂとｐ＋型のＤＯＰＯＳ層からなる注入抑制領域９ｂとの間にｐ－ｐヘテロ接合が構成される。ｐ－ｐヘテロ接合によってＳｉの価電子帯ＥｖとフェルミレベルＥｆの差と、ＳｉＣの価電子帯ＥｖとフェルミレベルＥｆの差が小さくなる。即ち、ｐ－ｐヘテロ接合によって、図４（ｂ）に示したｐ－ｎヘテロ接合側でも、ＳｉＣの伝導帯Ｅｃが真空準位方向に引っ張り上げられるので、電子に対する障壁が小さくなり、電子の注入効率が高くなり抵抗を低減することができる。
第３実施形態に係る絶縁ゲート型半導体装置の製造時には、例えば第１実施形態に係る絶縁ゲート型半導体装置の製造工程と同様に、図１１に示すようにゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂを同時に形成する。そして、エッチング用マスクを形成した後、コンタクトトレンチ７ｂの側壁にｎ型を呈する不純物イオンを斜め方向から多段イオン注入する。その後、熱処理することにより、ｐ－型のカバー領域１５ａ，１５ｂを形成可能である。
或いは、図９に示した注入制御領域５にトレンチを形成して注入制御領域５ｂと注入制御領域５ｃに分離した後、注入制御領域５ｂと注入制御領域５ｃの間からｐ－型の半導体領域をエピタキシャル成長してもよい。ｐ－型の半導体領域を埋め込みエピタキシャル成長した場合は、上面を平坦化した後、ｐ－型の半導体領域を貫通するコンタクトトレンチ７ｂを掘って両側にｐ－型のカバー領域１５ａ，１５ｂを鞘状に形成してもよい。
なお、ｐ－型のカバー領域１５ａ，１５ｂの代わりに、ＳｉＣ側で空乏化する程度の濃度でｎ－型の半導体の鞘領域を設けてもよい。ｎ－型のＳｉＣからなる鞘領域とｐ＋型のＤＯＰＯＳ層からなる注入抑制領域９ｂとの間にｎ－－ｐヘテロ接合が構成される。ｎ－－ｐヘテロ接合によってＳｉの価電子帯ＥｖとフェルミレベルＥｆの差と、ＳｉＣの価電子帯ＥｖとフェルミレベルＥｆの差が図４（ａ）に示したｎ－ｐヘテロ接合の場合よりも小さくなる。即ち、ｎ－－ｐヘテロ接合によっても、図４（ｂ）に示したｐ－ｎヘテロ接合側でＳｉＣの伝導帯Ｅｃが真空準位方向に引っ張り上げられて電子に対する障壁が小さくなり、電子の注入効率が高くなり抵抗を低減することができる。この場合も、コンタクトトレンチ７ｂの側壁にｎ型を呈する不純物イオンを斜め方向から多段イオン注入して熱処理して形成してもよく、埋め込みエピタキシャル成長で形成してもよい。なお、ゲートトレンチ７ａ，７ｃの幅に対してコンタクトトレンチ７ｂの幅を広くすることにより、電流経路を広くして抵抗を低減してもよい。
（第４実施形態）
本発明の第４実施形態に係る絶縁ゲート型半導体装置は、図２２に示すように、注入抑制領域９ｂの構造が第１実施形態に係る絶縁ゲート型半導体装置と異なる。注入抑制領域９ｂは、コンタクトトレンチ７ｂの下部に設けられた、第１導電型（ｎ＋型）の第１流入抑制部９１と、コンタクトトレンチ７ｂの上部に第１流入抑制部９１に接して設けられた第２導電型（ｐ＋型）の第２流入抑制部９２とを備える。第１流入抑制部９１及び第２流入抑制部９２はそれぞれ、電流拡散層３よりも禁制帯幅の狭い半導体からなり、第１流入抑制部９１と電流拡散層３とでｎ－ｎヘテロ接合が形成される。又、第２流入抑制部９２と注入制御領域５ｂ，ｃとでｐ－ｐヘテロ接合が形成される。
第１流入抑制部９１は、ｐ型の注入制御領域５ｂ，５ｃよりも高濃度のｎ型の半導体で構成することができる。第１流入抑制部９１は、例えば窒素（Ｎ）や燐（Ｐ）、砒素（Ａｓ）等のｎ型不純物を高濃度に添加したＤＯＰＯＳ層からなる。第１流入抑制部９１は、電流拡散層３とヘテロ接合を構成する。第４実施形態では、ｎ＋型の第１流入抑制部９１と、ｐ＋型のＤＯＰＯＳ層からなる第２流入抑制部９２によりｐｎ接合ダイオードが構成されている。ゲート電極９ａ，９ｃ及び第１流入抑制部９１は、互いに同一の材料を使用してもよい。第４実施形態に係る絶縁ゲート型半導体装置の他の構成は、第１実施形態に係る絶縁ゲート型半導体装置と同様である。
図１に示した第１実施形態に係る絶縁ゲート型半導体装置では、注入抑制領域９ｂの幅が狭いため電流経路が狭くなり、抵抗が高くなることが考えられる。これに対して、第４実施形態に係る絶縁ゲート型半導体装置によれば、ｎ型のＳｉＣからなる電流拡散層３とｎ＋型のＤＯＰＯＳ層からなる第１流入抑制部９１との間にｎ－ｎヘテロ接合が構成される。ｎ－ｎヘテロ接合によってＳｉの伝導帯ＥｃとフェルミレベルＥｆの差と、ＳｉＣの伝導帯ＥｃとフェルミレベルＥｆの差が図４（ａ）に示したｎ－ｐヘテロ接合の場合よりも小さくなる。即ち、ｎ－ｎヘテロ接合によっても、ＳｉＣの伝導帯Ｅｃが真空準位方向に引っ張り上げられて電子に対する障壁が小さくなり、電子の注入効率が高くなると共に、価電子帯側の電位障壁が大きくなるので、少数キャリア（ホール）の注入を抑制できる。
本発明の第４実施形態に係る絶縁ゲート型半導体装置の製造時には、例えば第１実施形態に係る絶縁ゲート型半導体装置の製造工程と同様に、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂを同時に形成する。その後、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂをゲート電極９ａ，９ｃ及び第１流入抑制部９１で同時に埋め込む。その後、ｐ型を呈する不純物イオンを第１流入抑制部９１の上面にイオン注入し、熱処理することにより、第１流入抑制部９１の上部に第２流入抑制部９２を形成してもよい。或いは、エッチバック等により第１流入抑制部９１の上部を選択的に除去した後、第２流入抑制部９２をＣＶＤ等で埋め込んでもよい。
（その他の実施形態）
上記のように、本発明は第１～第４実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、図２３に示すように、注入抑制領域９ｂの底面に接するコンタクト保護領域４ｂが注入抑制領域９ｂの底面全部に接していなくてもよい。即ち、注入抑制領域９ｂの底面の少なくとも一部に接するようにコンタクト保護領域４ｂが設けられていればよい。
また、図２４に示すように、絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）の底面が電流拡散層３に接していてもよい。コンタクト保護領域４ｂを水平に切るＡ－Ａ方向から見た平面レイアウトを図２５に示す。図２５のＡ－Ａ方向から見た垂直方向の断面図が図２４に対応する。図２５に示すように、コンタクト保護領域４ｂが縦方向に延びるストライプ状のパターンとして延伸する。
コンタクト保護領域４ｂがなす縦方向のパターンの左側の位置には、ｐ＋型のゲート保護領域４ａ，４ｍが配置されている。ゲート保護領域４ａ，４ｍは、横方向に延びるストライプ状のパターンとして互いに平行に延伸し、格子状（市松模様）のパターンを構成するようにコンタクト保護領域４ｂに接続されている。コンタクト保護領域４ｂがなす縦方向のパターンの右側の位置には、ｐ＋型のゲート保護領域４ｃ，４ｎが配置されている。ゲート保護領域４ｃ，４ｎは、横方向に延びるストライプ状のパターンとして互いに平行に延伸し、格子状（市松模様）のパターンを構成するようにコンタクト保護領域４ｂに接続されている。
図２４に示した絶縁ゲート型電極構造（８，９ａ），（８，９ｃ）及び注入抑制領域９ｂの平面パターンは、図３に示すようにストライプ状をなし、互いに平行に延伸する。図２５に示したゲート保護領域４ａ，４ｍは、図２４に示した絶縁ゲート型電極構造（８，９ａ）の底面に接する。即ち、ゲート保護領域４ａ，４ｍは、図２４に示した絶縁ゲート型電極構造（８，９ａ）の平面パターンの長手方向において、絶縁ゲート型電極構造（８，９ａ）の底面の一部に間欠的に接している。また、図２５に示したゲート保護領域４ｃ，４ｎは、図２４に示した絶縁ゲート型電極構造（８，９ｂ）の底面に接する。即ち、ゲート保護領域４ｃ，４ｎは、図２４に示した絶縁ゲート型電極構造（８，９ｂ）の平面パターンの長手方向において、絶縁ゲート型電極構造（８，９ｂ）の底面の一部に間欠的に接している。
また、第１～第４実施形態においては、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂの底面が曲面の場合を例示したが、ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂの底面が平面であってもよい。ゲートトレンチ７ａ，７ｃ及びコンタクトトレンチ７ｂの平面パターンがストライプ状に配列された場合を例示したが、矩形の平面パターンや六角形等の多角形の平面パターンを有していてもよい。
また、第１～第４実施形態においては、トレンチゲート構造を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチゲート構造を有するＩＧＢＴ等の種々のトレンチゲート構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート構造を有するＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ＋型の主電極領域６ａ，６ｂ，６ｃ，６ｄをエミッタ領域とし、ｎ＋型のドレイン領域１の代わりにドリフト層２の下面側にｐ＋型のコレクタ領域を設けた構造とすればよい。
また、第１～第４実施形態においては、ＳｉＣを用いた絶縁ゲート型半導体装置を例示したが、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等の他のワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置に適用することも可能である。また、ワイドバンドギャップ半導体に限定されず、シリコン（Ｓｉ）を用いた絶縁ゲート型半導体装置であってもＧｅやインジウムアンチモン（ＩｎＳｂ）等のナローバンドギャップ半導体を注入抑制領域の半導体材料に用いれば、原理的には適用することも可能である。
第１～第４実施形態に係る絶縁ゲート型半導体装置の説明では、他方の主電極領域となるコレクタ領域１とこのコレクタ領域１に電気的又は金属学的に接続されるコレクタ電極１４が裏面（下面）にある構造を例示した。しかし、パワーＩＣの場合のように、コレクタ領域１に接続される深いシンカー領域等を用いれば、縦型構造を維持しながら、他方の主電極となるコレクタ電極１４を、電荷輸送領域（２，３）の上面側に設けることも可能である。シンカー領域等を用いる場合は、コレクタ領域１は電荷輸送領域の下部の全面に設けられる必要もなく、電荷輸送領域の一部の領域に埋め込まれていてもよい。
パワーＩＣの場合では、シンカー領域を用いる場合は、シンカー領域も他方の主電極領域として機能させることができ、更に、電荷輸送領域（２，３）の上部に新たな「他方の主電極領域」となる新たなコレクタ領域（第２のコレクタ領域）を付加してもよい。或いは、電荷輸送領域を貫通する深い貫通孔をチップの周辺に設け、この貫通孔にＤＯＰＯＳや高融点金属を埋め込んでシリコン貫通電極（ＴＳＶ）を構成し、他方の主電極を上面側に設けてもよい。ＴＳＶは、貫通孔の側壁に不純物を拡散して構成してもよい。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…ドレイン領域
２…ドリフト層
３，３ａ，３ｂ…電流拡散層
４ａ，４ｃ，４ｍ，４ｎ…ゲート保護領域
４ｂ，４ｌ…コンタクト保護領域
４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ…接続領域
５，５ａ，５ｂ，５ｃ，５ｄ…注入制御領域（ベース領域）
６，６ａ，６ｂ，６ｃ，６ｄ…主電極領域（ソース領域）
７ａ，７ｃ…ゲートトレンチ
７ｂ…コンタクトトレンチ
８…ゲート絶縁膜
９ａ，９ｃ…ゲート電極
９ｂ…禁制体幅の狭い半導体材料からなる注入抑制領域
１０…層間絶縁膜
１１…バリアメタル層
１２…ソースコンタクト層
１３…主電極層（ソース電極）
１４…ドレイン電極
１５ａ，１５ｂ…カバー領域
２０，２１…フォトレジスト膜
９１…第１流入抑制部
９２…第２流入抑制部

Claims (14)

  1. 第１導電型の電荷輸送領域上に第２導電型の注入制御領域を形成する工程と、
    前記注入制御領域上に、前記電荷輸送領域よりも高濃度で第１導電型の主電極領域を形成する工程と、
    前記注入制御領域を貫通し、前記電荷輸送領域に達するゲートトレンチ及び該ゲートトレンチから離間したコンタクトトレンチを形成する工程と、
    前記ゲートトレンチの内側に絶縁膜を形成する工程と、
    前記ゲートトレンチの内側に前記絶縁膜を介してゲート電極を埋め込んで絶縁ゲート型電極構造を形成するとともに、前記コンタクトトレンチの内側に、前記ゲート電極と同一材料からなる半導体材料を埋め込む工程と、
    前記主電極領域の上面側に主電極層を形成する工程と、
    を含み、
    前記主電極層は、前記主電極領域の上面と電気的に接続され、かつ、前記コンタクトトレンチの内側を介して前記主電極領域の側面と電気的に接続されている絶縁ゲート型半導体装置の製造方法。
  2. 前記電荷輸送領域の内部に、前記注入制御領域よりも高濃度で第２導電型のコンタクト保護領域を、前記コンタクトトレンチの底面の少なくとも一部に接するように形成する工程を含む請求項１に記載の絶縁ゲート型半導体装置の製造方法。
  3. 前記電荷輸送領域の内部に、前記注入制御領域よりも高濃度で第２導電型のゲート保護領域を、前記ゲートトレンチの底面の少なくとも一部に接するように形成する工程を含む
    請求項１または２に記載の絶縁ゲート型半導体装置の製造方法。
  4. 前記ゲートトレンチ及び前記コンタクトトレンチを形成する工程では、前記電荷輸送領域が、前記ゲートトレンチの底面の少なくとも一部に接するように形成される
    請求項１から３のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  5. 前記前記ゲートトレンチの内側に前記絶縁膜を形成する工程では、前記コンタクトトレンチの内側にも前記絶縁膜が同時に形成される
    請求項１から４のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  6. 前記コンタクトトレンチの内側の前記絶縁膜を除去し、前記コンタクトトレンチの側面または底面を露出させる工程を含む
    請求項５に記載の絶縁ゲート型半導体装置の製造方法。
  7. 前記ゲート電極および前記コンタクトトレンチの内側に埋め込まれる前記半導体材料の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜にソースコンタクトホールを開孔する工程と、
    前記層間絶縁膜を被覆するようにバリアメタル層を形成する工程と、
    を含む請求項１から６のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  8. 前記ゲートトレンチおよび前記コンタクトトレンチは、平面視で第１方向に延伸し、第１方向と垂直な第２方向に所定の間隔で配列される
    請求項１から７のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  9. 前記ゲートトレンチ及び前記コンタクトトレンチを形成する工程の後に、前記コンタクトトレンチの側壁に不純物イオンを注入し、第２導電型のカバー領域を形成する工程を含む
    請求項８に記載の絶縁ゲート型半導体装置の製造方法。
  10. 前記カバー領域は、前記注入制御領域よりも低濃度である
    請求項９に記載の絶縁ゲート型半導体装置の製造方法。
  11. 当該絶縁ゲート型半導体装置は、前記ゲートトレンチ及び前記コンタクトトレンチの幅と深さが異なっており、前記ゲートトレンチの幅に対して前記コンタクトトレンチの幅が広くなっている
    請求項１から１０のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  12. 前記注入制御領域は、前記ゲート電極に閾値以上の正電圧を印加した場合に、前記ゲート電極側に反転層が形成されるベース領域である
    請求項１から１１のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  13. 当該絶縁ゲート型半導体装置は、炭化珪素半導体装置である
    請求項１から１２のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  14. 前記ゲート電極の埋込と、前記ゲート電極と同一材料からなる半導体材料の埋込は、同時に実施される
    請求項１から１３のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
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