CN114171597B - 一种低源极接触电阻的SiC MOSFET器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种低源极接触电阻的SiC MOSFET器件及其制备方法，其中器件包括：SiC衬底、N型SiC外延层、P阱注入区、N+注入区、P型Ge外延区、P+SiC注入区、源极、栅氧化层、栅极和漏极，本发明通过在P+SiC注入区和源极之间引入P型Ge外延区，P型Ge材料可以较好的生长在SiC外延层上，缺陷少，材料质量高；且P型Ge材料可以兼容N型SiC欧姆接触的Ni金属体系，具有低的接触电阻；此外，P型Ge外延区与P+SiC注入区形成的异质结具有载流子注入现象，可以提高寄生体PiN二极管的导通电流，提升续流能力。
Description
技术领域
本发明属于MOSFET器件技术领域，具体涉及一种低源极接触电阻的SiC MOSFET器件及其制备方法。
背景技术
传统的SiC MOSFET器件结构中，源极欧姆接触包含N型掺杂SiC和P型掺杂SiC欧姆接触，而P型掺杂SiC的欧姆接触会存在一些问题，主要表现在：1、实际器件制备中，主要优先考虑N型欧姆接触的形成而采用Ni金属体系，而Ni金属体系与P型SiC形成的欧姆接触电阻不够小、一致性不够高；2、P型欧姆接触与N型外延层形成的寄生体二极管性能也依赖P型欧姆接触的特性，这会影响此二极管的续流能力。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种低源极接触电阻的SiCMOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种低源极接触电阻的SiC MOSFET器件，包括：
SiC衬底；
N型SiC外延层，形成于所述SiC衬底上；
P阱注入区，在所述N型SiC外延层两端的上部区域通过第一离子注入形成；
N+注入区，在所述P阱注入区的上部区域通过第二离子注入形成，且所述N+注入区的长度小于所述P阱注入区的长度；
P型Ge外延区，在从上至下贯通刻蚀所述N+注入区和所述P阱注入区的端部的刻蚀区内形成，且所述P型Ge外延区的厚度小于所述P阱注入区的厚度；
P+SiC注入区，在所述刻蚀区底部的N型SiC外延层区域通过第三离子注入形成；
源极，形成于所述P型Ge外延区和部分所述N+注入区上；
栅氧化层，形成于部分所述N+注入区、所述P阱注入区以及所述N型SiC外延层上；
栅极，形成于所述栅氧化层上；
漏极，形成于所述SiC衬底的底面上。
在本发明的一个实施例中，所述P型Ge外延区是在所述刻蚀区内采用分子束外延工艺生长Ge层，并在所述Ge层注入In或Ga离子形成的；其中，注入In或Ga离子的掺杂浓度为1×1019～3×1019cm-3。
在本发明的一个实施例中，所述P型Ge外延区的厚度为0.5～0.7μm，且所述P型Ge外延区的底部与所述P阱注入区底部之间的厚度为0.2～0.3μm。
在本发明的一个实施例中，所述SiC为4H-SiC。
在本发明的一个实施例中，所述第一离子和所述第三离子均为Al离子，所述第二离子为N离子。
一种低源极接触电阻的SiC MOSFET器件的制备方法，包括步骤：
在SiC衬底上外延生长N型SiC外延层；
在所述N型SiC外延层两端的上部区域注入Al离子形成P阱注入区；
在所述P阱注入区的上部区域注入N离子形成N+注入区，且所述N+注入区的长度小于所述P阱注入区的长度；
从上至下贯通刻蚀所述N+注入区和所述P阱注入区的端部，并在所述刻蚀区的底部的N型SiC外延层区域注入Al离子形成P+SiC注入区；其中，所述刻蚀区的深度小于所述P阱注入区的厚度；
在所述刻蚀区内外延生长P型Ge外延区；
在所述部分所述N+注入区、所述P阱注入区以及所述N型SiC外延层上通过热氧化形成栅氧化层；
在所述P型Ge外延区和部分所述N+注入区上形成源极；
在所述SiC衬底的底面上形成漏极；
在所述栅氧化层上形成栅极。
在本发明的一个实施例中，在所述刻蚀区的底部的N型SiC外延层区域注入Al离子形成P+SiC注入区，包括：
在所述刻蚀区的底部的N型SiC外延层区域注入掺杂浓度为5×1018～3×1019cm-3的Al离子，然后经温度为1600～2000℃，时间为5～30min的高温退火工艺形成所述P+SiC注入区。
在本发明的一个实施例中，在所述刻蚀区外延生长P型Ge外延区，包括：
在所述刻蚀区内采用分子束外延工艺生长Ge层；
在所述Ge层注入In或Ga离子，形成所述P型Ge外延区，其中，In或Ga离子的掺杂浓度为1×1019～3×1019cm-3。
在本发明的一个实施例中，所述P型Ge外延区的厚度为0.5～0.7μm，且所述P型Ge外延区的底部与所述P阱注入区底部之间的厚度为0.2～0.3μm。
在本发明的一个实施例中，在在所述P型Ge外延区和部分所述N+注入区上形成源极的步骤之后，且在所述SiC衬底的底面上形成漏极的步骤之前，还包括：
温度为900～1100℃，时间为2～5min的快速热退火的步骤。
与现有技术相比，本发明的有益效果：
本发明的低源极接触电阻的SiC MOSFET器件及其制备方法，通过在P+SiC注入区和源极之间引入P型Ge外延区，P型Ge材料可以较好的生长在SiC外延层上，缺陷少，材料质量高；且P型Ge材料可以兼容N型SiC欧姆接触的Ni金属体系，具有低的接触电阻；此外，P型Ge外延区与P+SiC注入区形成的异质结具有载流子注入现象，可以提高寄生体PiN二极管的导通电流，提升续流能力。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种低源极接触电阻的SiC MOSFET器件的结构示意图；
图2是本发明实施例提供的一种低源极接触电阻的SiC MOSFET器件的制备方法流程示意图；
图3a～图3g是本发明实施例提供的一种低源极接触电阻的SiC MOSFET器件的制备过程示意图。
图中，1、SiC衬底；2、N型SiC外延层；3、P阱注入区；4、N+注入区；5、P+SiC注入区；6、P型Ge外延区；7、栅氧化层；8、源极；9、漏极；10、栅极。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
请参见图1，图1是本发明实施例提供的一种低源极接触电阻的SiC MOSFET器件的结构示意图，本发明实施例的低源极接触电阻的SiC MOSFET器件，包括：SiC衬底1、N型SiC外延层2、P阱注入区3、N+注入区4、P+SiC注入区5、P型Ge外延区6、源极8、栅氧化层7、漏极9和栅极10。下面对该器件的每一结构层进行说明。
SiC衬底1，优选为4H-SiC衬底1。4H-SiC的禁带宽度较大，抗辐照性能好，更适用于电力电子功率器件。
N型SiC外延层2，形成于所述SiC衬底1上。N型SiC外延层2同样优选为N型4H-SiC外延层，N型SiC外延层2的掺杂离子以及掺杂浓度均与现有方法相同，在此不再赘述。
P阱注入区3，在所述N型SiC外延层2两端的上部区域通过第一离子注入形成。P阱注入区3具体可以是该区域内注入Al离子形成。
N+注入区4，在所述P阱注入区3的上部区域通过第二离子注入形成，且所述N+注入区4的长度小于所述P阱注入区3的长度。N+注入区4具体可以是通过N离子注入形成。
P型Ge外延区6，在从上至下贯通刻蚀所述N+注入区4和所述P阱注入区3的端部的刻蚀区内形成，且所述P型Ge外延区6的厚度小于所述P阱注入区3的厚度。
优选地，P型Ge外延区6是在所述刻蚀区内采用分子束外延工艺生长Ge层，并在所述Ge层注入In或Ga离子形成的；其中，注入In或Ga离子的掺杂浓度为1×1019～3×1019cm-3。
进一步地，所述P型Ge外延区6的厚度为0.5～0.7μm，且所述P型Ge外延区6的底部与所述P阱注入区3底部之间的厚度为0.2～0.3μm。
P+SiC注入区5，在所述刻蚀区底部的N型SiC外延层2区域通过第三离子注入形成。
优选地，所述P+SiC注入区5可以是在所述刻蚀区的底部的N型SiC外延层2区域注入掺杂浓度为5×1018～3×1019cm-3的Al离子，然后经温度为1600～2000℃，时间为5～30min的高温退火工艺形成。
源极8，形成于所述P型Ge外延区6和部分所述N+注入区4上。具体可以是通过磁控溅射或电子束蒸发工艺在源极8区域形成Ti/Al/Ni源极8。
栅氧化层7，形成于部分所述N+注入区4、所述P阱注入区3以及所述N型SiC外延层2上。
栅极10，形成于所述栅氧化层7上。具体可以是通过磁控溅射或电子束蒸发工艺在栅氧化层7上形成Al栅极10。
漏极9，形成于所述SiC衬底1的底面上。具体可以是通过磁控溅射或电子束蒸发工艺在SiC衬底1的底面上形成Ti/Ni漏极9。
本发明实施例的低源极接触电阻的SiC MOSFET器件，通过在P+SiC注入区5和源极8之间引入P型Ge外延区6，P型Ge材料可以较好的生长在SiC外延层上，缺陷少，材料质量高；且P型Ge材料可以兼容N型SiC欧姆接触的Ni金属体系，具有低的接触电阻；此外，P型Ge外延区6与P+SiC注入区5形成的异质结具有载流子注入现象，可以提高寄生体PiN二极管的导通电流，提升续流能力。
下面对本发明实施例提供的一种低源极接触电阻的SiC MOSFET器件的制备方法进行说明。
请参见图2和图3a～图3g，图2是本发明实施例提供的低源极接触电阻的SiCMOSFET器件的制备方法流程示意图，图3a～图3g是本发明实施例提供的一种低源极接触电阻的SiC MOSFET器件的制备过程示意图。本发明实施例的制备方法包括：
S1，在SiC衬底1上外延生长N型SiC外延层2，如图3a所示。
SiC衬底1优选为4H-SiC衬底1，N型SiC外延层2优选为N型4H-SiC外延层。
S2，在所述N型SiC外延层2两端的上部区域注入Al离子形成P阱注入区3，如图3b所示。
S3，在所述P阱注入区3的上部区域注入N离子形成N+注入区4，且所述N+注入区4的长度小于所述P阱注入区3的长度，如图3c所示。
S4，从上至下贯通刻蚀所述N+注入区4和所述P阱注入区3的端部，并在所述刻蚀区的底部的N型SiC外延层2区域注入Al离子形成P+SiC注入区5；其中，所述刻蚀区的深度小于所述P阱注入区3的厚度，如图3d所示。
刻蚀区的深度小于P阱注入区3的厚度，刻蚀区的深度优选为0.5～0.7μm，刻蚀区的底部距离P阱注入区3底部为0.2～0.3μm。
优选地，本步骤可以在所述刻蚀区的底部的N型SiC外延层2区域注入掺杂浓度为5×1018～3×1019cm-3的Al离子，然后经温度为1600～2000℃，时间为5～30min的高温退火工艺形成所述P+SiC注入区5。
需要说明的是，注入完Al离子后，由于离子会有略微的横向扩散，所以P+SiC注入区5的横向宽度会略大于刻蚀区的横向宽度。
S5，在所述刻蚀区外延生长P型Ge外延区6，如图3e所示。
优选地，所述P型Ge外延区6的厚度为0.5～0.7μm，且所述P型Ge外延区6的底部与所述P阱注入区3底部之间的厚度为0.2～0.3μm。
可以理解的是，P型Ge外延区6的上表面与P阱注入区3和N+注入区4的上表面齐平，P型Ge外延区6的底面与P阱注入区3之间有0.2～0.3μm的距离。
优选地，本步骤可以包括：
S51，在所述刻蚀区内采用分子束外延工艺生长Ge层；
S52，在所述Ge层注入In或Ga离子，形成所述P型Ge外延区6，其中，In或Ga离子的掺杂浓度为1×1019～3×1019cm-3。
S6，在所述部分所述N+注入区4、所述P阱注入区3以及所述N型SiC外延层2上通过热氧化形成栅氧化层7，如图3f所示。
S7，在所述P型Ge外延区6和部分所述N+注入区4上形成源极8，如图3g所示。
具体可以是通过磁控溅射或电子束蒸发工艺在P型Ge外延区6和部分所述N+注入区4上依次淀积金属Ti、Al和Ni，形成Ti/Al/Ni源极8。
S8，在所述SiC衬底1的底面上形成漏极9，如图3g所示。
具体可以是通过磁控溅射或电子束蒸发工艺在SiC衬底1的底面上依次淀积金属Ti和Ni，形成Ti/Ni漏极9。
S9，在所述栅氧化层7上形成栅极10，如图3g所示。
具体可以是通过磁控溅射或电子束蒸发工艺在栅氧化层7上淀积金属Al，形成Al栅极10。
在S8和S9之间还可以包括：
温度为900～1100℃，时间为2～5min的快速热退火的步骤。
即对器件进行快速热退火工艺后再进行栅极10制备。
本发明实施例的低源极接触电阻的SiC MOSFET器件的制备方法，通过在P+SiC注入区5和源极8之间引入P型Ge外延区6，P型Ge材料可以较好的生长在SiC外延层上，缺陷少，材料质量高；且P型Ge材料可以兼容N型SiC欧姆接触的Ni金属体系，具有低的接触电阻；此外，P型Ge外延区6与P+SiC注入区5形成的异质结具有载流子注入现象，可以提高寄生体PiN二极管的导通电流，提升续流能力。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种低源极接触电阻的SiC MOSFET器件，其特征在于，包括：
SiC衬底；
N型SiC外延层，形成于所述SiC衬底上；
P阱注入区，在所述N型SiC外延层两端的上部区域通过第一离子注入形成；
N+注入区，在所述P阱注入区的上部区域通过第二离子注入形成，且所述N+注入区的长度小于所述P阱注入区的长度；
P型Ge外延区，在从上至下贯通刻蚀所述N+注入区和所述P阱注入区的端部的刻蚀区内形成，且所述P型Ge外延区的厚度小于所述P阱注入区的厚度；所述P型Ge外延区的上表面与所述P阱注入区和所述N+注入区的上表面齐平，所述P型Ge外延区的底部高于所述P阱注入区的底部；
P+SiC注入区，在所述刻蚀区底部的N型SiC外延层区域通过Al离子注入形成；所述P+SiC注入区的横向宽度大于所述P型Ge外延区的横向宽度，所述P+SiC注入区的一部分上表面与所述P型Ge外延区的下底面接触，另一部分上表面及与该另一部分上表面相邻的侧面上端部分与所述P阱注入区接触；所述P+SiC注入区的下底面低于所述P阱注入区的下底面；所述P+SiC注入区与所述P型Ge外延区形成异质结，具有载流子注入现象，用于提高寄生体PiN二极管的导通电流，提升续流能力；
源极，形成于所述P型Ge外延区和部分所述N+注入区上，所述源极的下底面与所述P型Ge外延区的上表面接触；
栅氧化层，形成于部分所述N+注入区、所述P阱注入区以及所述N型SiC外延层上；
栅极，形成于所述栅氧化层上；
漏极，形成于所述SiC衬底的底面上。
2.根据权利要求1所述的低源极接触电阻的SiC MOSFET器件，其特征在于，所述P型Ge外延区是在所述刻蚀区内采用分子束外延工艺生长Ge层，并在所述Ge层注入In或Ga离子形成的；其中，注入In或Ga离子的掺杂浓度为1×1019～3×1019cm-3。
3.根据权利要求1所述的低源极接触电阻的SiC MOSFET器件，其特征在于，所述P型Ge外延区的厚度为0.5～0.7μm，且所述P型Ge外延区的底部与所述P阱注入区底部之间的厚度为0.2～0.3μm。
4.根据权利要求1所述的低源极接触电阻的SiC MOSFET器件，其特征在于，所述SiC为4H-SiC。
5.根据权利要求1所述的低源极接触电阻的SiC MOSFET器件，其特征在于，所述第一离子为Al离子，所述第二离子为N离子。
6.一种低源极接触电阻的SiC MOSFET器件的制备方法，其特征在于，包括步骤：
在SiC衬底上外延生长N型SiC外延层；
在所述N型SiC外延层两端的上部区域注入Al离子形成P阱注入区；
在所述P阱注入区的上部区域注入N离子形成N+注入区，且所述N+注入区的长度小于所述P阱注入区的长度；
从上至下贯通刻蚀所述N+注入区和所述P阱注入区的端部，并在刻蚀区的底部的N型SiC外延层区域注入Al离子形成P+SiC注入区；其中，所述刻蚀区的深度小于所述P阱注入区的厚度；在所述刻蚀区内外延生长P型Ge外延区；所述P型Ge外延区的上表面与所述P阱注入区和所述N+注入区的上表面齐平，所述P型Ge外延区的底部高于所述P阱注入区的底部；所述P+SiC注入区的横向宽度大于所述P型Ge外延区的横向宽度，所述P+SiC注入区的一部分上表面与所述P型Ge外延区的下底面接触，另一部分上表面及与该另一部分上表面相邻的侧面上端部分与所述P阱注入区接触；所述P+SiC注入区的下底面低于所述P阱注入区的下底面；所述P+SiC注入区与所述P型Ge外延区形成异质结，具有载流子注入现象，用于提高寄生体PiN二极管的导通电流，提升续流能力；
在部分所述N+注入区、所述P阱注入区以及所述N型SiC外延层上通过热氧化形成栅氧化层；
在所述P型Ge外延区和部分所述N+注入区上形成源极，所述源极的下底面与所述P型Ge外延区的上表面接触；在所述SiC衬底的底面上形成漏极；
在所述栅氧化层上形成栅极。
7.根据权利要求6所述的制备方法，其特征在于，在所述刻蚀区的底部的N型SiC外延层区域注入Al离子形成P+SiC注入区，包括：
在所述刻蚀区的底部的N型SiC外延层区域注入掺杂浓度为5×1018～3×1019cm-3的Al离子，然后经温度为1600～2000℃，时间为5～30min的高温退火工艺形成所述P+SiC注入区。
8.根据权利要求6所述的制备方法，其特征在于，在所述刻蚀区外延生长P型Ge外延区，包括：
在所述刻蚀区内采用分子束外延工艺生长Ge层；
在所述Ge层注入In或Ga离子，形成所述P型Ge外延区，其中，In或Ga离子的掺杂浓度为1×1019～3×1019cm-3。
9.根据权利要求6所述的制备方法，其特征在于，所述P型Ge外延区的厚度为0.5～0.7μm，且所述P型Ge外延区的底部与所述P阱注入区底部之间的厚度为0.2～0.3μm。
10.根据权利要求6所述的制备方法，其特征在于，在在所述P型Ge外延区和部分所述N+注入区上形成源极的步骤之后，且在所述SiC衬底的底面上形成漏极的步骤之前，还包括：
温度为900～1100℃，时间为2～5min的快速热退火的步骤。
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Denomination of invention: A SiC MOSFET device with low source contact resistance and its preparation method Granted publication date: 20230321 Pledgee: Fuyang Zhejiang rural commercial bank Limited by Share Ltd. the Fuchun River branch Pledgor: Zhejiang Xinke Semiconductor Co.,Ltd. Registration number: Y2024980000125 |