JPH09301799A - 高抵抗炭化ケイ素層の形成方法および炭化ケイ素半導体装置 - Google Patents
高抵抗炭化ケイ素層の形成方法および炭化ケイ素半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7602—Making of isolation regions between components between components manufactured in an active substrate comprising SiC compounds
Abstract
(57)【要約】
【課題】 短時間かつ低コストで高抵抗炭化ケイ素層を
形成する方法および高抵抗炭化ケイ素層を用いた炭化ケ
イ素半導体装置を提供することである。 【解決手段】 ＳｉＣ基板２１上にＢまたはＡｌが添加
されたｐ型エピタキシャル層を形成する。ｐ型エピタキ
シャル成長層にｎ+ −層２３，２４を所定間隔を隔てて
形成するとともにｐ+ −層２６，２７を所定間隔を隔て
て形成し、ｐ+ −２６，２７間の領域にｎ−層２８を形
成する。ｎ+ −層２３，２４間の領域はｐ−層２５とな
る。これらの層２３〜２８の周囲のエピタキシャル成長
層にＶ+ の注入によりＶ+ 注入ＳｉＣ層２２を形成す
る。Ｖ+ の注入ドーズ量は、初期のｐ型エピタキシャル
成長層の結晶中に存在するキャリア密度を補償するのに
十分な量とする。
形成する方法および高抵抗炭化ケイ素層を用いた炭化ケ
イ素半導体装置を提供することである。 【解決手段】 ＳｉＣ基板２１上にＢまたはＡｌが添加
されたｐ型エピタキシャル層を形成する。ｐ型エピタキ
シャル成長層にｎ+ −層２３，２４を所定間隔を隔てて
形成するとともにｐ+ −層２６，２７を所定間隔を隔て
て形成し、ｐ+ −２６，２７間の領域にｎ−層２８を形
成する。ｎ+ −層２３，２４間の領域はｐ−層２５とな
る。これらの層２３〜２８の周囲のエピタキシャル成長
層にＶ+ の注入によりＶ+ 注入ＳｉＣ層２２を形成す
る。Ｖ+ の注入ドーズ量は、初期のｐ型エピタキシャル
成長層の結晶中に存在するキャリア密度を補償するのに
十分な量とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高抵抗炭化ケイ素
層の形成方法および高抵抗炭化ケイ素層を有する炭化ケ
イ素半導体装置に関する。
層の形成方法および高抵抗炭化ケイ素層を有する炭化ケ
イ素半導体装置に関する。
【０００２】
【従来の技術】ＳｉＣ（炭化ケイ素）はｐ型およびｎ型
の価電子制御が容易であり、Ｓｉ（シリコン）やＧａＡ
ｓ（ガリウム砒素）にない数々の優れた物性を有するの
で、種々の環境で使用可能な半導体装置の材料として注
目されている。
の価電子制御が容易であり、Ｓｉ（シリコン）やＧａＡ
ｓ（ガリウム砒素）にない数々の優れた物性を有するの
で、種々の環境で使用可能な半導体装置の材料として注
目されている。
【０００３】ＳｉＣは、ＳｉやＧａＡｓに比べて大きな
バンドギャップを有するので、高い温度までｐ型または
ｎ型を維持することができる。したがって、ＳｉＣを用
いると、高温動作デバイスが実現される。また、絶縁破
壊電界が非常に高いので、高耐圧、低損失の大電力デバ
イスが実現可能である。さらに、電子の飽和ドリフト速
度が高いので、高周波での高出力動作も可能である。
バンドギャップを有するので、高い温度までｐ型または
ｎ型を維持することができる。したがって、ＳｉＣを用
いると、高温動作デバイスが実現される。また、絶縁破
壊電界が非常に高いので、高耐圧、低損失の大電力デバ
イスが実現可能である。さらに、電子の飽和ドリフト速
度が高いので、高周波での高出力動作も可能である。
【０００４】また、ＳｉＣは耐熱性および耐放射性に富
んでいるので、原子炉、宇宙、海洋、大深度地下等の過
酷な環境で使用できる耐環境デバイスの材料として期待
されている。さらに、ＳｉＣは不純物のドーピングによ
りｐ型およびｎ型を作製できるので、青色あるいは紫色
の光を発光する可視短波長発光デバイスや、紫外線のよ
うな短波長光を検知するセンサの材料として有望視され
ている。
んでいるので、原子炉、宇宙、海洋、大深度地下等の過
酷な環境で使用できる耐環境デバイスの材料として期待
されている。さらに、ＳｉＣは不純物のドーピングによ
りｐ型およびｎ型を作製できるので、青色あるいは紫色
の光を発光する可視短波長発光デバイスや、紫外線のよ
うな短波長光を検知するセンサの材料として有望視され
ている。
【０００５】
【発明が解決しようとする課題】Ｓｉ系の半導体装置を
作製する場合には、素子間の電気的絶縁（素子分離）や
基板と素子との間の絶縁を行うためにｐｎ接合が通常用
いられる。しかし、この場合にはリーク電流が比較的大
きい、製造プロセスが複雑になる等の問題がある。これ
を解決するため、最近では所定の層に酸素をイオン注入
することが行われている。この場合、Ｓｉ層中にＳｉＯ
2 層を形成するために、酸素の注入量は１０17〜１０18
ｃｍ-2必要となる。この多量の酸素のイオン注入には非
常に長い時間を要する。しかも、注入損傷のため、表層
Ｓｉの結晶性に課題を残している。
作製する場合には、素子間の電気的絶縁（素子分離）や
基板と素子との間の絶縁を行うためにｐｎ接合が通常用
いられる。しかし、この場合にはリーク電流が比較的大
きい、製造プロセスが複雑になる等の問題がある。これ
を解決するため、最近では所定の層に酸素をイオン注入
することが行われている。この場合、Ｓｉ層中にＳｉＯ
2 層を形成するために、酸素の注入量は１０17〜１０18
ｃｍ-2必要となる。この多量の酸素のイオン注入には非
常に長い時間を要する。しかも、注入損傷のため、表層
Ｓｉの結晶性に課題を残している。
【０００６】ＳｉＣ半導体装置においても、酸素をイオ
ン注入することにより高抵抗層を形成することが考えら
れる。しかしながら、Ｓｉの場合と同様に、多量の酸素
イオン注入により発生した注入損傷により、表面のＳｉ
Ｃの結晶性が著しく損なわれることが予想される。ま
た、酸素のイオン注入により高抵抗層を形成する場合、
多量の酸素を長時間イオン注入する必要がある。そのた
め、半導体装置の製造時間が長くなり、製造コストも高
くなるという問題がある。
ン注入することにより高抵抗層を形成することが考えら
れる。しかしながら、Ｓｉの場合と同様に、多量の酸素
イオン注入により発生した注入損傷により、表面のＳｉ
Ｃの結晶性が著しく損なわれることが予想される。ま
た、酸素のイオン注入により高抵抗層を形成する場合、
多量の酸素を長時間イオン注入する必要がある。そのた
め、半導体装置の製造時間が長くなり、製造コストも高
くなるという問題がある。
【０００７】本発明の目的は、短時間かつ低コストで高
抵抗炭化ケイ素層を形成する方法および高抵抗層を有す
る炭化ケイ素半導体装置を提供することである。
抵抗炭化ケイ素層を形成する方法および高抵抗層を有す
る炭化ケイ素半導体装置を提供することである。
【０００８】
【課題を解決するための手段および発明の効果】第１の
発明に係る高抵抗炭化ケイ素の形成方法は、炭化ケイ素
にその炭化ケイ素のキャリア密度と同程度またはそれ以
上の密度で遷移金属を添加することにより、炭化ケイ素
中に高抵抗層を形成するものである。
発明に係る高抵抗炭化ケイ素の形成方法は、炭化ケイ素
にその炭化ケイ素のキャリア密度と同程度またはそれ以
上の密度で遷移金属を添加することにより、炭化ケイ素
中に高抵抗層を形成するものである。
【０００９】炭化ケイ素に遷移金属を添加すると、炭化
ケイ素の禁制帯内にディープレベル（深い準位）が形成
される。そのディープレベルはトラップ（捕獲中心）と
して働き、そのトラップによりキャリアの捕獲が行われ
る。したがって、炭化ケイ素のキャリア密度と同程度ま
たはそれ以上の密度で遷移金属を添加することにより、
実質的なキャリア密度が低減され、より高抵抗の炭化ケ
イ素層が得られる。
ケイ素の禁制帯内にディープレベル（深い準位）が形成
される。そのディープレベルはトラップ（捕獲中心）と
して働き、そのトラップによりキャリアの捕獲が行われ
る。したがって、炭化ケイ素のキャリア密度と同程度ま
たはそれ以上の密度で遷移金属を添加することにより、
実質的なキャリア密度が低減され、より高抵抗の炭化ケ
イ素層が得られる。
【００１０】遷移金属を添加する領域の炭化ケイ素のキ
ャリア密度は１×１０18ｃｍ-3以下であることが好まし
い。このように、炭化ケイ素のキャリア密度が低い場合
には、遷移金属の添加により形成されるレベルがキャリ
アを効率良く捕獲することができる。したがって、さら
に高抵抗率の炭化ケイ素層が得られ易い。特に、キャリ
ア密度が１０13〜１０17ｃｍ-3である場合に実用的な高
抵抗層が得られる。
ャリア密度は１×１０18ｃｍ-3以下であることが好まし
い。このように、炭化ケイ素のキャリア密度が低い場合
には、遷移金属の添加により形成されるレベルがキャリ
アを効率良く捕獲することができる。したがって、さら
に高抵抗率の炭化ケイ素層が得られ易い。特に、キャリ
ア密度が１０13〜１０17ｃｍ-3である場合に実用的な高
抵抗層が得られる。
【００１１】遷移金属は、バナジウム、クロム、鉄また
はニッケルであってもよい。また、遷移金属の添加をイ
オン注入により行ってもよい。この場合、少ない注入量
で高抵抗炭化ケイ素層を形成することができる。さら
に、遷移金属の添加を炭化ケイ素層のエピタキシャル成
長中に行ってもよい。この場合、炭化ケイ素層の成長過
程で高抵抗炭化ケイ素層を形成することができる。
はニッケルであってもよい。また、遷移金属の添加をイ
オン注入により行ってもよい。この場合、少ない注入量
で高抵抗炭化ケイ素層を形成することができる。さら
に、遷移金属の添加を炭化ケイ素層のエピタキシャル成
長中に行ってもよい。この場合、炭化ケイ素層の成長過
程で高抵抗炭化ケイ素層を形成することができる。
【００１２】特に、遷移金属の添加後、炭化ケイ素にア
ニール処理を施すことが好ましい。これにより、炭化ケ
イ素の結晶性を容易にほぼ完全に回復させることができ
る。その結果、より高抵抗の炭化ケイ素が得られる。
ニール処理を施すことが好ましい。これにより、炭化ケ
イ素の結晶性を容易にほぼ完全に回復させることができ
る。その結果、より高抵抗の炭化ケイ素が得られる。
【００１３】第２の発明に係る炭化ケイ素半導体装置
は、炭化ケイ素基板上に炭化ケイ素層が形成され、炭化
ケイ素層中に遷移金属が添加されてなる高抵抗層が選択
的に形成されたものである。
は、炭化ケイ素基板上に炭化ケイ素層が形成され、炭化
ケイ素層中に遷移金属が添加されてなる高抵抗層が選択
的に形成されたものである。
【００１４】その炭化ケイ素半導体装置においては、炭
化ケイ素層中に少量の遷移金属を添加することにより高
抵抗層が選択的に形成されているので、製造が容易であ
り、短時間にかつ低コストで製造することができる。こ
の高抵抗層は、素子分離や素子と基板との間の分離に用
いることができる。また、高抵抗層により表面、界面ま
たは接合端部の電界集中を緩和し、高耐圧を得ることが
できる。さらに、高抵抗層をマイクロ波等の高周波動作
における寄生インピーダンスの低減のために用いること
ができる。
化ケイ素層中に少量の遷移金属を添加することにより高
抵抗層が選択的に形成されているので、製造が容易であ
り、短時間にかつ低コストで製造することができる。こ
の高抵抗層は、素子分離や素子と基板との間の分離に用
いることができる。また、高抵抗層により表面、界面ま
たは接合端部の電界集中を緩和し、高耐圧を得ることが
できる。さらに、高抵抗層をマイクロ波等の高周波動作
における寄生インピーダンスの低減のために用いること
ができる。
【００１５】特に、遷移金属が、炭化ケイ素層のキャリ
ア密度と同程度またはそれ以上の密度で添加されること
が好ましい。それにより、炭化ケイ素層中のキャリアが
遷移金属により形成されたディープレベルに捕獲される
ので、より高い抵抗値を有する高抵抗層が形成される。
ア密度と同程度またはそれ以上の密度で添加されること
が好ましい。それにより、炭化ケイ素層中のキャリアが
遷移金属により形成されたディープレベルに捕獲される
ので、より高い抵抗値を有する高抵抗層が形成される。
【００１６】遷移金属が添加される炭化ケイ素のキャリ
ア密度が１×１０18ｃｍ-3以下であることが好ましい。
このように、炭化ケイ素のキャリア密度が低い場合に
は、遷移金属の添加により形成されるディープレベルが
キャリアを効率良く捕獲することができる。したがっ
て、さらに高抵抗率の高抵抗層が得られ易い。特に、キ
ャリア密度が１０13〜１０17ｃｍ-3である場合に実用的
な高抵抗層が得られる。遷移金属はバナジウム、クロ
ム、鉄またはニッケルであってもよい。
ア密度が１×１０18ｃｍ-3以下であることが好ましい。
このように、炭化ケイ素のキャリア密度が低い場合に
は、遷移金属の添加により形成されるディープレベルが
キャリアを効率良く捕獲することができる。したがっ
て、さらに高抵抗率の高抵抗層が得られ易い。特に、キ
ャリア密度が１０13〜１０17ｃｍ-3である場合に実用的
な高抵抗層が得られる。遷移金属はバナジウム、クロ
ム、鉄またはニッケルであってもよい。
【００１７】炭化ケイ素中に第１および第２の高導電領
域が所定間隔を隔てて形成され、第１および第２の高導
電領域間にチャネル領域が形成され、高抵抗層が第１お
よび第２の高導電領域ならびにチャネル領域の側部およ
び下部を囲むように形成されてもよい。これにより、高
抵抗層が素子分離膜として働くとともに、活性な素子を
炭化ケイ素基板から分離することにより寄生インピーダ
ンスを低減させる。
域が所定間隔を隔てて形成され、第１および第２の高導
電領域間にチャネル領域が形成され、高抵抗層が第１お
よび第２の高導電領域ならびにチャネル領域の側部およ
び下部を囲むように形成されてもよい。これにより、高
抵抗層が素子分離膜として働くとともに、活性な素子を
炭化ケイ素基板から分離することにより寄生インピーダ
ンスを低減させる。
【００１８】炭化ケイ素層が第１導電型の第１の層と第
２導電型の第２の層とからなる積層構造を含み、高抵抗
層が第１の層と第２の層との界面の端部に形成されても
よい。これにより、高電界が発生する接合界面端部の電
界集中が高抵抗層により緩和される。
２導電型の第２の層とからなる積層構造を含み、高抵抗
層が第１の層と第２の層との界面の端部に形成されても
よい。これにより、高電界が発生する接合界面端部の電
界集中が高抵抗層により緩和される。
【００１９】炭化ケイ素層上に電極が形成され、高抵抗
層が電極の縁部の下部における炭化ケイ素層に形成され
てもよい。これにより、電極端部の電界集中が高抵抗層
により緩和され、高耐圧が得られる。
層が電極の縁部の下部における炭化ケイ素層に形成され
てもよい。これにより、電極端部の電界集中が高抵抗層
により緩和され、高耐圧が得られる。
【００２０】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しながら詳細に説明する。本実施例では、図１および
図２に示すメサ型サンドウィッチ構造のｐ型ＳｉＣ試料
およびｎ型ＳｉＣ試料を作製し、Ｖ+ （バナジウムイオ
ン）注入による高抵抗層の形成を行った。なお、以下の
説明では、次の（数１）に示す結晶軸の方向および結晶
面をそれぞれ〈１１-2０〉および｛１１-2０｝と表す。
照しながら詳細に説明する。本実施例では、図１および
図２に示すメサ型サンドウィッチ構造のｐ型ＳｉＣ試料
およびｎ型ＳｉＣ試料を作製し、Ｖ+ （バナジウムイオ
ン）注入による高抵抗層の形成を行った。なお、以下の
説明では、次の（数１）に示す結晶軸の方向および結晶
面をそれぞれ〈１１-2０〉および｛１１-2０｝と表す。
【００２１】
【数１】
【００２２】まず、図１を参照しながらｐ型ＳｉＣ試料
の作製方法を説明する。図１（ａ）において、ｐ−基板
１として例えば昇華法により作製されたｐ型６Ｈ−Ｓｉ
Ｃウエハを用いる。ｐ−基板１の（０００１）Ｓｉ面か
ら〈１１-2 0〉方向に３．０°傾斜した面（オフ面）上
に、膜厚１μｍのｐ−バッファ層２、膜厚１μｍのｐ−
層３および膜厚０．１５μｍのｐ+ −コンタクト層４を
順に形成する。形成方法としては、ＳｉＨ4 、Ｃ3 Ｈ8
およびＨ2 の混合ガスを用いた常圧ＣＶＤ法（化学的気
相成長法）を用いる。基板温度は１５００℃であり、成
長速度は２．５μｍ／時間である。
の作製方法を説明する。図１（ａ）において、ｐ−基板
１として例えば昇華法により作製されたｐ型６Ｈ−Ｓｉ
Ｃウエハを用いる。ｐ−基板１の（０００１）Ｓｉ面か
ら〈１１-2 0〉方向に３．０°傾斜した面（オフ面）上
に、膜厚１μｍのｐ−バッファ層２、膜厚１μｍのｐ−
層３および膜厚０．１５μｍのｐ+ −コンタクト層４を
順に形成する。形成方法としては、ＳｉＨ4 、Ｃ3 Ｈ8
およびＨ2 の混合ガスを用いた常圧ＣＶＤ法（化学的気
相成長法）を用いる。基板温度は１５００℃であり、成
長速度は２．５μｍ／時間である。
【００２３】このとき、Ｂ2 Ｈ6 添加によるＢ（ボロ
ン）のドーピングを行う。ｐ−バッファ層２、ｐ−層３
およびｐ+ −コンタクト層４のアクセプタ密度は、それ
ぞれ２×１０17ｃｍ-3、４×１０16ｃｍ-3および２×１
０18ｃｍ-3である。なお、ｐ−基板１のアクセプタ密度
は１〜３×１０18ｃｍ-3である。
ン）のドーピングを行う。ｐ−バッファ層２、ｐ−層３
およびｐ+ −コンタクト層４のアクセプタ密度は、それ
ぞれ２×１０17ｃｍ-3、４×１０16ｃｍ-3および２×１
０18ｃｍ-3である。なお、ｐ−基板１のアクセプタ密度
は１〜３×１０18ｃｍ-3である。
【００２４】次に、イオン注入装置を用いて51Ｖ+ を室
温で２段階に注入することによりｐ−層３中にＶ+ 注入
ＳｉＣ層５を形成する。Ｖ+ の原料はＶＣｌ4 である。
まず、４００ｋｅＶの加速エネルギーで３．０×１０12
ｃｍ-2の51Ｖ+ を注入した後、３００ｋｅＶの加速エネ
ルギーで２．１×１０12ｃｍ-2の51Ｖ+ を注入する。ト
ータルドーズ量は５．１×１０12ｃｍ-2であり、Ｖ+ 注
入ＳｉＣ層５の厚さは０．３〜０．４μｍである。
温で２段階に注入することによりｐ−層３中にＶ+ 注入
ＳｉＣ層５を形成する。Ｖ+ の原料はＶＣｌ4 である。
まず、４００ｋｅＶの加速エネルギーで３．０×１０12
ｃｍ-2の51Ｖ+ を注入した後、３００ｋｅＶの加速エネ
ルギーで２．１×１０12ｃｍ-2の51Ｖ+ を注入する。ト
ータルドーズ量は５．１×１０12ｃｍ-2であり、Ｖ+ 注
入ＳｉＣ層５の厚さは０．３〜０．４μｍである。
【００２５】上記のようにして作製されたＳｉＣ試料を
グラファイトサセプタ上に装着し、１気圧のＡｒ（アル
ゴン）雰囲気中で４００ｋＨｚの高周波誘導加熱により
１２００℃または１５００℃で３０分間のアニール処理
を行う。なお、高周波誘導加熱によるアニールの代わり
に、通常の電気炉によるアニール、レーザアニール等の
他のアニール方法を用いてもよい。
グラファイトサセプタ上に装着し、１気圧のＡｒ（アル
ゴン）雰囲気中で４００ｋＨｚの高周波誘導加熱により
１２００℃または１５００℃で３０分間のアニール処理
を行う。なお、高周波誘導加熱によるアニールの代わり
に、通常の電気炉によるアニール、レーザアニール等の
他のアニール方法を用いてもよい。
【００２６】その後、図１（ｂ）に示すように、ＣＦ4
およびＯ2 の混合ガスを用いたＲＩＥ法（反応性イオン
エッチング法）によりｐ+ −コンタクト層４、ｐ−層３
およびｐ−バッファ層２を２μｍの深さまでエッチング
し、メサ型サンドウィッチ構造を作製する。反応ガスの
圧力は３００ｍＴｏｒｒであり、高周波電力は１５０Ｗ
である。
およびＯ2 の混合ガスを用いたＲＩＥ法（反応性イオン
エッチング法）によりｐ+ −コンタクト層４、ｐ−層３
およびｐ−バッファ層２を２μｍの深さまでエッチング
し、メサ型サンドウィッチ構造を作製する。反応ガスの
圧力は３００ｍＴｏｒｒであり、高周波電力は１５０Ｗ
である。
【００２７】次いで、乾燥酸素雰囲気中で１１００℃の
熱酸化を４時間行うことによりｐ−バッファ層２の上面
およびメサ部の上面および側面にＳｉＯ2 膜６を形成す
る。最後に、ｐ+ −コンタクト層４の上面のＳｉＯ2 膜
６を除去した後、真空蒸着法によりｐ+ −コンタクト層
４上に膜厚約５００ｎｍのＡｌ／Ｔｉ電極７を形成する
とともに、ｐ−基板１の裏面に真空蒸着法により膜厚約
５００ｎｍのＡｌ／Ｔｉ電極８を形成する。このように
して、ｐ型ＳｉＣ試料Ａが作製される。
熱酸化を４時間行うことによりｐ−バッファ層２の上面
およびメサ部の上面および側面にＳｉＯ2 膜６を形成す
る。最後に、ｐ+ −コンタクト層４の上面のＳｉＯ2 膜
６を除去した後、真空蒸着法によりｐ+ −コンタクト層
４上に膜厚約５００ｎｍのＡｌ／Ｔｉ電極７を形成する
とともに、ｐ−基板１の裏面に真空蒸着法により膜厚約
５００ｎｍのＡｌ／Ｔｉ電極８を形成する。このように
して、ｐ型ＳｉＣ試料Ａが作製される。
【００２８】次に、図２を参照しながらｎ型ＳｉＣ試料
の作製方法を説明する。図２（ａ）において、ｎ−基板
１１として例えば昇華法により作製されたｎ型６Ｈ−Ｓ
ｉＣウエハを用いる。ｎ−基板１１の（０００１）Ｓｉ
面から〈１１-2 0〉方向に３．０°傾斜した面（オフ
面）上に、膜厚１μｍのｎ−バッファ層１２、膜厚１μ
ｍのｎ−層１３および膜厚０．１５μｍのｎ+ −コンタ
クト層１４を順に形成する。形成方法としては、ＳｉＨ
4 、Ｃ3 Ｈ8 およびＨ2 の混合ガスを用いた常圧ＣＶＤ
法（化学的気相成長法）を用いる。基板温度は１５００
℃であり、成長速度は２．５μｍ／時間である。
の作製方法を説明する。図２（ａ）において、ｎ−基板
１１として例えば昇華法により作製されたｎ型６Ｈ−Ｓ
ｉＣウエハを用いる。ｎ−基板１１の（０００１）Ｓｉ
面から〈１１-2 0〉方向に３．０°傾斜した面（オフ
面）上に、膜厚１μｍのｎ−バッファ層１２、膜厚１μ
ｍのｎ−層１３および膜厚０．１５μｍのｎ+ −コンタ
クト層１４を順に形成する。形成方法としては、ＳｉＨ
4 、Ｃ3 Ｈ8 およびＨ2 の混合ガスを用いた常圧ＣＶＤ
法（化学的気相成長法）を用いる。基板温度は１５００
℃であり、成長速度は２．５μｍ／時間である。
【００２９】このとき、Ｎ2 添加によるＮ（窒素）のド
ーピングを行う。ｎ−バッファ層１２、ｎ−層１３およ
びｎ+ −コンタクト層１４のドナー密度は、それぞれ２
×１０17ｃｍ-3、４×１０16ｃｍ-3および２×１０18ｃ
ｍ-3である。なお、ｎ−基板１１のドナー密度は１〜３
×１０18ｃｍ-3である。
ーピングを行う。ｎ−バッファ層１２、ｎ−層１３およ
びｎ+ −コンタクト層１４のドナー密度は、それぞれ２
×１０17ｃｍ-3、４×１０16ｃｍ-3および２×１０18ｃ
ｍ-3である。なお、ｎ−基板１１のドナー密度は１〜３
×１０18ｃｍ-3である。
【００３０】次に、イオン注入装置を用いて51Ｖ+ を室
温で２段階に注入することによりｎ−層１３中にＶ+ 注
入ＳｉＣ層１５を形成する。注入方法、注入条件および
ドーズ量は図１のｐ型ＳｉＣ試料Ａの場合と同様であ
る。
温で２段階に注入することによりｎ−層１３中にＶ+ 注
入ＳｉＣ層１５を形成する。注入方法、注入条件および
ドーズ量は図１のｐ型ＳｉＣ試料Ａの場合と同様であ
る。
【００３１】上記のようにして作製されたＳｉＣ試料を
グラファイトサセプタ上に装着し、１気圧のＡｒ（アル
ゴン）雰囲気中で４００ｋＨｚの高周波誘導加熱により
１２００℃または１５００℃で３０分間のアニール処理
を行う。なお、高周波誘導加熱によるアニールの代わり
に、通常の電気炉によるアニール、レーザアニール等の
他のアニール方法を用いてもよい。
グラファイトサセプタ上に装着し、１気圧のＡｒ（アル
ゴン）雰囲気中で４００ｋＨｚの高周波誘導加熱により
１２００℃または１５００℃で３０分間のアニール処理
を行う。なお、高周波誘導加熱によるアニールの代わり
に、通常の電気炉によるアニール、レーザアニール等の
他のアニール方法を用いてもよい。
【００３２】その後、図２（ｂ）に示すように、ＲＩＥ
法によりｎ+ −コンタクト層１４、ｎ−層１３およびｎ
−バッファ層１２を２μｍの深さまでエッチングし、メ
サ型サンドウィッチ構造を作製する。エッチング条件
は、図１のｐ型ＳｉＣ試料Ａの場合と同様である。
法によりｎ+ −コンタクト層１４、ｎ−層１３およびｎ
−バッファ層１２を２μｍの深さまでエッチングし、メ
サ型サンドウィッチ構造を作製する。エッチング条件
は、図１のｐ型ＳｉＣ試料Ａの場合と同様である。
【００３３】次いで、図１のｐ型ＳｉＣ試料Ａと同様に
して、ｎ−バッファ層１２の上面およびメサ部の上面お
よび側面にＳｉＯ2 膜１６を形成する。最後に、ｎ+ −
コンタクト層１４の上面のＳｉＯ2 膜１６を除去した
後、真空蒸着法によりｎ+ −コンタクト層１４上に膜厚
約５００ｎｍのＡｌ／Ｔｉ電極１７を形成するととも
に、ｎ−基板１１の裏面に真空蒸着法により膜厚約５０
０ｎｍのＡｌ／Ｔｉ電極１８を形成する。このようにし
て、ｎ型ＳｉＣ試料Ｂが作製される。
して、ｎ−バッファ層１２の上面およびメサ部の上面お
よび側面にＳｉＯ2 膜１６を形成する。最後に、ｎ+ −
コンタクト層１４の上面のＳｉＯ2 膜１６を除去した
後、真空蒸着法によりｎ+ −コンタクト層１４上に膜厚
約５００ｎｍのＡｌ／Ｔｉ電極１７を形成するととも
に、ｎ−基板１１の裏面に真空蒸着法により膜厚約５０
０ｎｍのＡｌ／Ｔｉ電極１８を形成する。このようにし
て、ｎ型ＳｉＣ試料Ｂが作製される。
【００３４】ｐ型ＳｉＣ試料Ａおよびｎ型ＳｉＣ試料Ｂ
ならびにＶ+ が注入されていないｐ型ＳｉＣ試料および
ｎ型ＳｉＣ試料（以下、未注入試料と呼ぶ。）について
電流−電圧特性を測定した。
ならびにＶ+ が注入されていないｐ型ＳｉＣ試料および
ｎ型ＳｉＣ試料（以下、未注入試料と呼ぶ。）について
電流−電圧特性を測定した。
【００３５】図３はｐ型ＳｉＣ試料Ａおよびｐ型未注入
試料の電流−電圧特性の測定結果を示す図であり、図４
はｎ型ＳｉＣ試料Ｂおよびｎ型未注入試料の電流−電圧
特性の測定結果を示す図である。
試料の電流−電圧特性の測定結果を示す図であり、図４
はｎ型ＳｉＣ試料Ｂおよびｎ型未注入試料の電流−電圧
特性の測定結果を示す図である。
【００３６】図３の結果から、１２００℃または１５０
０℃でアニール処理が施されたｐ型ＳｉＣ試料Ａでは、
ｐ型未注入試料に比べて抵抗率が著しく高くなっている
ことがわかる。１２００℃のアニール処理を施した場合
には、抵抗率が１×１０12〜２×１０13Ωｃｍとなり、
１５００℃のアニール処理を施した場合には、２×１０
12〜４×１０12Ωｃｍとなっている。
０℃でアニール処理が施されたｐ型ＳｉＣ試料Ａでは、
ｐ型未注入試料に比べて抵抗率が著しく高くなっている
ことがわかる。１２００℃のアニール処理を施した場合
には、抵抗率が１×１０12〜２×１０13Ωｃｍとなり、
１５００℃のアニール処理を施した場合には、２×１０
12〜４×１０12Ωｃｍとなっている。
【００３７】また、図４の結果から、１２００℃または
１５００℃でアニール処理が施されたｎ型ＳｉＣ試料Ｂ
では、ｎ型未注入試料に比べて抵抗率が著しく高くなっ
ていることがわかる。１２００℃のアニール処理を施し
た場合には抵抗率が３×１０ 5 〜２×１０6 Ωｃｍとな
り、１５００℃のアニール処理を施した場合には、抵抗
率が１×１０6 〜４×１０7 Ωｃｍとなっている。
１５００℃でアニール処理が施されたｎ型ＳｉＣ試料Ｂ
では、ｎ型未注入試料に比べて抵抗率が著しく高くなっ
ていることがわかる。１２００℃のアニール処理を施し
た場合には抵抗率が３×１０ 5 〜２×１０6 Ωｃｍとな
り、１５００℃のアニール処理を施した場合には、抵抗
率が１×１０6 〜４×１０7 Ωｃｍとなっている。
【００３８】上記の結果は、Ｖの添加によりＳｉＣの禁
制帯中にディープレベルが形成されたことによるものと
考えられる。このようなディープレベルはトラップとし
て働くため、キャリアの捕獲が起こる。その結果、実質
的なキャリア密度が低減され、キャリア密度の低いＳｉ
Ｃが得られる。したがって、Ｖ+ 注入ＳｉＣ層５，１５
は高抵抗層となる。
制帯中にディープレベルが形成されたことによるものと
考えられる。このようなディープレベルはトラップとし
て働くため、キャリアの捕獲が起こる。その結果、実質
的なキャリア密度が低減され、キャリア密度の低いＳｉ
Ｃが得られる。したがって、Ｖ+ 注入ＳｉＣ層５，１５
は高抵抗層となる。
【００３９】なお、６Ｈ−ＳｉＣのバンドギャップは室
温で３．０ｅＶである。ｐ型６Ｈ−ＳｉＣ中のＶのドナ
ー準位は１．４ｅＶ、ｎ型６Ｈ−ＳｉＣ中のＶのアクセ
プタ準位は０．７ｅＶであり、バンドキャップ中の深い
エネルギー準位に位置するトラップとなる。室温で約
３．３ｅＶのバンドキャップを有する４Ｈ−ＳｉＣでも
同様にバナジウムは深いトラップを形成する。
温で３．０ｅＶである。ｐ型６Ｈ−ＳｉＣ中のＶのドナ
ー準位は１．４ｅＶ、ｎ型６Ｈ−ＳｉＣ中のＶのアクセ
プタ準位は０．７ｅＶであり、バンドキャップ中の深い
エネルギー準位に位置するトラップとなる。室温で約
３．３ｅＶのバンドキャップを有する４Ｈ−ＳｉＣでも
同様にバナジウムは深いトラップを形成する。
【００４０】ＳｉやＳｉＣ層中にＳｉＯ2 層を形成する
ために必要な酸素の注入量は１０17〜１０18ｃｍ-2であ
るのに対し、ＳｉＣ中に高抵抗層を形成するために必要
なＶ + の注入量は１０12ｃｍ-2と極めて少量となり、し
たがって、注入時間は数十秒程度と非常に短い。また、
注入量が少ないため、注入損傷も小さくアニールによる
結晶性の回復が容易である。
ために必要な酸素の注入量は１０17〜１０18ｃｍ-2であ
るのに対し、ＳｉＣ中に高抵抗層を形成するために必要
なＶ + の注入量は１０12ｃｍ-2と極めて少量となり、し
たがって、注入時間は数十秒程度と非常に短い。また、
注入量が少ないため、注入損傷も小さくアニールによる
結晶性の回復が容易である。
【００４１】このように、短時間かつ少量のＶ+ の注入
によりＳｉＣ中に高抵抗層が形成されることがわかる。
この高抵抗層を半導体装置の素子分離や基板と素子との
間の分離に用いる場合には、高抵抗層の抵抗値が１０6
Ωｃｍ以上必要である。
によりＳｉＣ中に高抵抗層が形成されることがわかる。
この高抵抗層を半導体装置の素子分離や基板と素子との
間の分離に用いる場合には、高抵抗層の抵抗値が１０6
Ωｃｍ以上必要である。
【００４２】Ｖを添加するＳｉＣ層のキャリア密度は１
×１０18ｃｍ-3以下であることが好ましい。これによ
り、Ｖの添加により形成されるディープレベルがキャリ
アを効率良く捕獲することができるので、より高い抵抗
率を有する高抵抗層が得られ易い。なお、図１の例でＶ
+ が注入されるｐ−層３のキャリア密度および図２の例
でＶ+ が注入されるｎ−層１３のキャリア密度はいずれ
も４×１０16ｃｍ-3である。特に、ＳｉＣ層のキャリア
密度が１０13〜１０17ｃｍ-3であることが実用的な高抵
抗層を形成する上で好ましい。
×１０18ｃｍ-3以下であることが好ましい。これによ
り、Ｖの添加により形成されるディープレベルがキャリ
アを効率良く捕獲することができるので、より高い抵抗
率を有する高抵抗層が得られ易い。なお、図１の例でＶ
+ が注入されるｐ−層３のキャリア密度および図２の例
でＶ+ が注入されるｎ−層１３のキャリア密度はいずれ
も４×１０16ｃｍ-3である。特に、ＳｉＣ層のキャリア
密度が１０13〜１０17ｃｍ-3であることが実用的な高抵
抗層を形成する上で好ましい。
【００４３】次に、Ｖの添加により得られる高抵抗Ｓｉ
Ｃ層を有する半導体装置の具体例を説明する。図５はＶ
+ 注入ＳｉＣ層を用いた完全空乏型ＣＭＯＳＦＥＴ（相
補型金属−酸化膜半導体電界効果トランジスタ）の構造
を示す模式的断面図である。以下、図５のＣＭＯＳＦＥ
Ｔの製造方法を説明する。
Ｃ層を有する半導体装置の具体例を説明する。図５はＶ
+ 注入ＳｉＣ層を用いた完全空乏型ＣＭＯＳＦＥＴ（相
補型金属−酸化膜半導体電界効果トランジスタ）の構造
を示す模式的断面図である。以下、図５のＣＭＯＳＦＥ
Ｔの製造方法を説明する。
【００４４】単結晶ＳｉＣ基板２１上に、ＢまたはＡｌ
が添加されたｐ型エピタキシャル成長層を形成する。Ｓ
ｉＣ基板２１としては、ｎ型またはｐ型、あるいは半絶
縁性のＳｉＣ基板を用いる。
が添加されたｐ型エピタキシャル成長層を形成する。Ｓ
ｉＣ基板２１としては、ｎ型またはｐ型、あるいは半絶
縁性のＳｉＣ基板を用いる。
【００４５】ＳｉＣ基板２１上のｐ型エピタキシャル成
長層にＮ+ の注入によりｎ+ −層２３，２４を所定間隔
を隔てて形成するとともにＡｌ+ の注入によりｐ+ −層
２６，２７を所定間隔を隔てて形成し、ｐ+ −層２６，
２７間の領域にＮ+ の注入によりｎ−層２８を形成す
る。ｎ+ −層２３，２４間の領域はｐ−層２５となる。
これらの層２３〜２８の厚さは０．２〜１μｍである。
ｎ+ −層２３，２４のドナー密度は１０18〜１０20ｃｍ
-3であり、ｐ−層２５のアクセプタ密度は１０15〜１０
18ｃｍ-3である。また、ｐ+ −層２６，２７のアクセプ
タ密度は１０18〜１０20ｃｍ-3であり、ｎ−層２８のド
ナー密度は１０15〜１０18ｃｍ-3である。
長層にＮ+ の注入によりｎ+ −層２３，２４を所定間隔
を隔てて形成するとともにＡｌ+ の注入によりｐ+ −層
２６，２７を所定間隔を隔てて形成し、ｐ+ −層２６，
２７間の領域にＮ+ の注入によりｎ−層２８を形成す
る。ｎ+ −層２３，２４間の領域はｐ−層２５となる。
これらの層２３〜２８の厚さは０．２〜１μｍである。
ｎ+ −層２３，２４のドナー密度は１０18〜１０20ｃｍ
-3であり、ｐ−層２５のアクセプタ密度は１０15〜１０
18ｃｍ-3である。また、ｐ+ −層２６，２７のアクセプ
タ密度は１０18〜１０20ｃｍ-3であり、ｎ−層２８のド
ナー密度は１０15〜１０18ｃｍ-3である。
【００４６】次に、これらの層２３〜２８の周囲におけ
るｐ型エピタキシャル成長層にＶ+の注入によりＶ+ 注
入ＳｉＣ層２２を形成する。Ｖ+ の加速エネルギーは２
００〜２０００ｋｅＶ程度とし、注入深さは０．４〜２
μｍ程度とする。また、注入ドーズ量は、初期のｐ型エ
ピタキシャル成長層の結晶中に存在するキャリア密度を
補償するのに十分な量とする。Ｖ+ の注入後、１０００
〜１５００℃のアニール処理を行う。
るｐ型エピタキシャル成長層にＶ+の注入によりＶ+ 注
入ＳｉＣ層２２を形成する。Ｖ+ の加速エネルギーは２
００〜２０００ｋｅＶ程度とし、注入深さは０．４〜２
μｍ程度とする。また、注入ドーズ量は、初期のｐ型エ
ピタキシャル成長層の結晶中に存在するキャリア密度を
補償するのに十分な量とする。Ｖ+ の注入後、１０００
〜１５００℃のアニール処理を行う。
【００４７】さらに、ｎ+ −層２３，２４上にそれぞれ
ソース電極２９およびドレイン電極３０を形成するとと
もに、ｐ+ −層２６，２７上にそれぞれソース電極３３
およびドレイン電極３４を形成し、ｐ−層２５上に酸化
膜３１を介してゲート電極３２を形成するとともに、ｎ
−層２８上に酸化膜３５を介してゲート電極３６を形成
する。これらのソース電極２９，３３およびドレイン電
極３０，３４はＡｌ／Ｔｉにより形成し、９００〜１０
００℃のアニール処理を施す。ゲート電極３２，３６に
は多結晶Ｓｉ、ＷＳｉなどを用いる。
ソース電極２９およびドレイン電極３０を形成するとと
もに、ｐ+ −層２６，２７上にそれぞれソース電極３３
およびドレイン電極３４を形成し、ｐ−層２５上に酸化
膜３１を介してゲート電極３２を形成するとともに、ｎ
−層２８上に酸化膜３５を介してゲート電極３６を形成
する。これらのソース電極２９，３３およびドレイン電
極３０，３４はＡｌ／Ｔｉにより形成し、９００〜１０
００℃のアニール処理を施す。ゲート電極３２，３６に
は多結晶Ｓｉ、ＷＳｉなどを用いる。
【００４８】このようにして作製された図５の完全空乏
型ＣＭＯＳＦＥＴにおいては、高抵抗のＶ+ 注入ＳｉＣ
層２２が素子分離膜として働く。図６はＶ+ 注入ＳｉＣ
層を用いたＭＥＳＦＥＴ（金属−半導体電界効果トラン
ジスタ）の構造を示す模式的断面図である。以下、図６
のＭＥＳＦＥＴの製造方法を説明する。
型ＣＭＯＳＦＥＴにおいては、高抵抗のＶ+ 注入ＳｉＣ
層２２が素子分離膜として働く。図６はＶ+ 注入ＳｉＣ
層を用いたＭＥＳＦＥＴ（金属−半導体電界効果トラン
ジスタ）の構造を示す模式的断面図である。以下、図６
のＭＥＳＦＥＴの製造方法を説明する。
【００４９】単結晶ＳｉＣ基板４１上に、Ｎが添加され
たｎ型エピタキシャル成長層４２を形成する。ＳｉＣ基
板４１としては、ｎ型またはｐ型、あるいは半絶縁性の
ＳｉＣ基板を用いる。ＳｉＣ基板４１上のｎ型エピタキ
シャル成長層に、Ｎ+ の注入によりｎ+ −層４３，４４
を所定間隔を隔てて形成する。ｎ+ −層４３，４４間の
領域はｎ−層４５となる。ｎ+ −層４３，４４のドナー
密度は１０18〜１０20ｃｍ-3であり、ｎ−層４５のドナ
ー密度は１０15〜１０18ｃｍ-3である。これらの層４３
〜４４の厚さは０．３〜１μｍである。
たｎ型エピタキシャル成長層４２を形成する。ＳｉＣ基
板４１としては、ｎ型またはｐ型、あるいは半絶縁性の
ＳｉＣ基板を用いる。ＳｉＣ基板４１上のｎ型エピタキ
シャル成長層に、Ｎ+ の注入によりｎ+ −層４３，４４
を所定間隔を隔てて形成する。ｎ+ −層４３，４４間の
領域はｎ−層４５となる。ｎ+ −層４３，４４のドナー
密度は１０18〜１０20ｃｍ-3であり、ｎ−層４５のドナ
ー密度は１０15〜１０18ｃｍ-3である。これらの層４３
〜４４の厚さは０．３〜１μｍである。
【００５０】次に、ｎ+ −層４３，４４およびｎ−層４
５の周囲におけるｎ型エピタキシャル成長層にＶ+ を注
入することによりＶ+ 注入ＳｉＣ層４２を形成する。Ｖ
+ の加速エネルギーは２００〜２０００ｋｅＶ程度と
し、注入深さは０．４〜２μｍ程度とする。注入ドーズ
量は、初期のｎ型エピタキシャル成長層の結晶中に存在
するキャリア密度を補償するのに十分な量とする。Ｖ+
の注入後、１０００〜１５００℃のアニール処理を行
う。
５の周囲におけるｎ型エピタキシャル成長層にＶ+ を注
入することによりＶ+ 注入ＳｉＣ層４２を形成する。Ｖ
+ の加速エネルギーは２００〜２０００ｋｅＶ程度と
し、注入深さは０．４〜２μｍ程度とする。注入ドーズ
量は、初期のｎ型エピタキシャル成長層の結晶中に存在
するキャリア密度を補償するのに十分な量とする。Ｖ+
の注入後、１０００〜１５００℃のアニール処理を行
う。
【００５１】さらに、ｎ+ −層４３，４４上にそれぞれ
ソース電極４６およびドレイン電極４７を形成し、ｎ−
層４５上にゲート電極４８を形成する。これらのソース
電極４６およびドレイン電極４７はＡｌ／ＴｉやＮｉに
より形成し、９００〜１０００℃のアニール処理を施
す。ゲート電極４８はＰｔ，Ｎｉなどにより形成する。
ソース電極４６およびドレイン電極４７を形成し、ｎ−
層４５上にゲート電極４８を形成する。これらのソース
電極４６およびドレイン電極４７はＡｌ／ＴｉやＮｉに
より形成し、９００〜１０００℃のアニール処理を施
す。ゲート電極４８はＰｔ，Ｎｉなどにより形成する。
【００５２】このようにして作製された図６のＭＥＳＦ
ＥＴにおいては、Ｖ+ 注入ＳｉＣ層４２が素子分離膜と
して働くとともに、活性な素子をＳｉＣ基板４１から分
離することにより寄生インピーダンスを低減させる。
ＥＴにおいては、Ｖ+ 注入ＳｉＣ層４２が素子分離膜と
して働くとともに、活性な素子をＳｉＣ基板４１から分
離することにより寄生インピーダンスを低減させる。
【００５３】なお、図５および図６のＦＥＴは以下のよ
うなプロセスを用いても作製することができる。図７は
図５および図６のＦＥＴの製造方法の他の例を示す模式
的断面図である。
うなプロセスを用いても作製することができる。図７は
図５および図６のＦＥＴの製造方法の他の例を示す模式
的断面図である。
【００５４】まず、図７（ａ）に示すように、単結晶Ｓ
ｉＣ基板８１上に、ＢまたはＡｌならびにＶが添加され
たエピタキシャル成長層８２を形成する。ＢまたはＡｌ
の添加量は１０14〜１０17ｃｍ-3であり、Ｖの添加量は
１０14〜１０18ｃｍ-3である。
ｉＣ基板８１上に、ＢまたはＡｌならびにＶが添加され
たエピタキシャル成長層８２を形成する。ＢまたはＡｌ
の添加量は１０14〜１０17ｃｍ-3であり、Ｖの添加量は
１０14〜１０18ｃｍ-3である。
【００５５】次に、図７（ｂ）に示すように、エピタキ
シャル成長層８２上に、ｐ型またはｎ型のエピタキシャ
ル成長層８３を形成する。図５の例では、エピタキシャ
ル成長層８３としてｐ型エピタキシャル成長層を形成
し、図６の例では、エピタキシャル成長層８３としてｎ
型エピタキシャル成長層を形成する。エピタキシャル成
長の条件は、図５および図６のＦＥＴにおける成長条件
と同様である。
シャル成長層８２上に、ｐ型またはｎ型のエピタキシャ
ル成長層８３を形成する。図５の例では、エピタキシャ
ル成長層８３としてｐ型エピタキシャル成長層を形成
し、図６の例では、エピタキシャル成長層８３としてｎ
型エピタキシャル成長層を形成する。エピタキシャル成
長の条件は、図５および図６のＦＥＴにおける成長条件
と同様である。
【００５６】次に、図７（ｃ）に示すように、エピタキ
シャル成長層８３中に、Ｎ+ またはＡｌ+ を注入するこ
とによりｎ+ 型、ｐ+ 型またはｎ型の領域８４，８５，
８６を形成する。
シャル成長層８３中に、Ｎ+ またはＡｌ+ を注入するこ
とによりｎ+ 型、ｐ+ 型またはｎ型の領域８４，８５，
８６を形成する。
【００５７】次いで、図７（ｄ）に示すように、エピタ
キシャル成長層８３に選択的にＶ+を注入することによ
り高抵抗層８３ａを形成する。図８はＶ+ 注入ＳｉＣ層
を用いたｐｎ接合ダイオードの構造の一例を示す模式的
断面図である。以下、図８のｐｎ接合ダイオードの製造
方法を説明する。
キシャル成長層８３に選択的にＶ+を注入することによ
り高抵抗層８３ａを形成する。図８はＶ+ 注入ＳｉＣ層
を用いたｐｎ接合ダイオードの構造の一例を示す模式的
断面図である。以下、図８のｐｎ接合ダイオードの製造
方法を説明する。
【００５８】単結晶ＳｉＣからなるｎ+ −基板５１上
に、Ｎが添加されたｎ−層５２、およびＢまたはＡｌが
添加された膜厚０．５〜１μｍ程度のｐ+ −層５３をエ
ピタキシャル成長させる。ｎ+ −基板５１のドナー密度
は１０18〜１０20ｃｍ-3であり、ｎ−層５２のドナー密
度は１０15〜１０16ｃｍ-3であり、ｐ+ −層５３のアク
セプタ密度は１０18〜１０20ｃｍ-3である。
に、Ｎが添加されたｎ−層５２、およびＢまたはＡｌが
添加された膜厚０．５〜１μｍ程度のｐ+ −層５３をエ
ピタキシャル成長させる。ｎ+ −基板５１のドナー密度
は１０18〜１０20ｃｍ-3であり、ｎ−層５２のドナー密
度は１０15〜１０16ｃｍ-3であり、ｐ+ −層５３のアク
セプタ密度は１０18〜１０20ｃｍ-3である。
【００５９】次に、ｐ+ −層５３の電極形成領域の周囲
に、Ｖ+ の注入により厚さ約１〜２μｍのＶ+ 注入Ｓｉ
Ｃ層５４を形成する。Ｖ+ の注入条件は、図５のＣＭＯ
ＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と同様であ
る。Ｖ+ の注入後、１０００〜１５００℃のアニール処
理を行う。
に、Ｖ+ の注入により厚さ約１〜２μｍのＶ+ 注入Ｓｉ
Ｃ層５４を形成する。Ｖ+ の注入条件は、図５のＣＭＯ
ＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と同様であ
る。Ｖ+ の注入後、１０００〜１５００℃のアニール処
理を行う。
【００６０】さらに、ｐ+ −層５３上にＡｌ／Ｔｉから
なるｐ側電極５５を形成し、ｎ+ −基板５１の裏面にＮ
ｉからなるｎ側電極５６を形成する。ｐ側電極５５およ
びｎ側電極５６には９００〜１０００℃のアニール処理
を施す。
なるｐ側電極５５を形成し、ｎ+ −基板５１の裏面にＮ
ｉからなるｎ側電極５６を形成する。ｐ側電極５５およ
びｎ側電極５６には９００〜１０００℃のアニール処理
を施す。
【００６１】このようにして作製された図８のｐｎ接合
ダイオードにおいて、Ｖ+ 注入ＳｉＣ層５４は、高電界
が発生する接合界面端部の電界集中を緩和するガードリ
ングとして働く。このように、プレーナ構造でも一次元
平面接合と同様の高耐圧が得られる。
ダイオードにおいて、Ｖ+ 注入ＳｉＣ層５４は、高電界
が発生する接合界面端部の電界集中を緩和するガードリ
ングとして働く。このように、プレーナ構造でも一次元
平面接合と同様の高耐圧が得られる。
【００６２】なお、図８では、ｐ+ ／ｎ／ｎ+ −基板の
構造を有するｐｎ接合ダイオードを示したが、以下に示
すように、ｎ+ ／ｐ／ｐ+ −基板の構造を有するｐｎ接
合ダイオードの作製でもＶ+ 注入は有効である。
構造を有するｐｎ接合ダイオードを示したが、以下に示
すように、ｎ+ ／ｐ／ｐ+ −基板の構造を有するｐｎ接
合ダイオードの作製でもＶ+ 注入は有効である。
【００６３】図９はＶ+ 注入ＳｉＣ層を用いたｐｎ接合
ダイオードの構造の他の例を示す模式的断面図である。
以下、図９のｐｎ接合ダイオードの製造方法を説明す
る。単結晶ＳｉＣからなるｐ+ −基板７１上に、Ｂまた
はＡｌが添加されたｐ−層７２、およびＮが添加された
膜厚０．５〜１μｍ程度のｎ+ −層７３をエピタキシャ
ル成長させる。ｐ+ −基板７１のアクセプタ密度は１０
18〜１０20ｃｍ-3であり、ｐ−層７２のアクセプタ密度
は１０15〜１０16ｃｍ-3であり、ｎ+ −層７３のドナー
密度は１０18〜１０20ｃｍ-3である。
ダイオードの構造の他の例を示す模式的断面図である。
以下、図９のｐｎ接合ダイオードの製造方法を説明す
る。単結晶ＳｉＣからなるｐ+ −基板７１上に、Ｂまた
はＡｌが添加されたｐ−層７２、およびＮが添加された
膜厚０．５〜１μｍ程度のｎ+ −層７３をエピタキシャ
ル成長させる。ｐ+ −基板７１のアクセプタ密度は１０
18〜１０20ｃｍ-3であり、ｐ−層７２のアクセプタ密度
は１０15〜１０16ｃｍ-3であり、ｎ+ −層７３のドナー
密度は１０18〜１０20ｃｍ-3である。
【００６４】次に、ｎ+ −層７３の電極形成領域の周囲
に、Ｖ+ の注入により厚さ約１〜２μｍのＶ+ 注入Ｓｉ
Ｃ層７４を形成する。Ｖ+ の注入条件は、図５のＣＭＯ
ＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と同様であ
る。Ｖ+ の注入を、１０００〜１５００℃のアニール処
理を行う。
に、Ｖ+ の注入により厚さ約１〜２μｍのＶ+ 注入Ｓｉ
Ｃ層７４を形成する。Ｖ+ の注入条件は、図５のＣＭＯ
ＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と同様であ
る。Ｖ+ の注入を、１０００〜１５００℃のアニール処
理を行う。
【００６５】さらに、ｎ+ −層７３上にＮｉからなるｎ
側電極７５を形成し、ｐ+ −基板７１の裏面にＡｌ／Ｔ
ｉからなるｐ側電極７６を形成する。ｎ側電極７５およ
びｐ側電極７６には９００〜１０００℃のアニール処理
を施す。
側電極７５を形成し、ｐ+ −基板７１の裏面にＡｌ／Ｔ
ｉからなるｐ側電極７６を形成する。ｎ側電極７５およ
びｐ側電極７６には９００〜１０００℃のアニール処理
を施す。
【００６６】このようにして作製された図９のｐｎ接合
ダイオードにおいても、Ｖ+ 注入ＳｉＣ層７４は、高電
界が発生する接合界面端部の電界集中を緩和するガード
リングとして働く。
ダイオードにおいても、Ｖ+ 注入ＳｉＣ層７４は、高電
界が発生する接合界面端部の電界集中を緩和するガード
リングとして働く。
【００６７】図１０はＶ+ 注入ＳｉＣ層を用いたショッ
トキダイオードの構造を示す模式的断面図である。以
下、図１０のショットキダイオードの製造方法を説明す
る。ｎ+ −基板６１上に、Ｎが添加されたｎ−層６２を
エピタキシャル成長させる。ｎ+ −基板６１のドナー密
度は１０18〜１０20ｃｍ-3であり、ｎ−層６２のドナー
密度は１０15〜１０16ｃｍ-3である。
トキダイオードの構造を示す模式的断面図である。以
下、図１０のショットキダイオードの製造方法を説明す
る。ｎ+ −基板６１上に、Ｎが添加されたｎ−層６２を
エピタキシャル成長させる。ｎ+ −基板６１のドナー密
度は１０18〜１０20ｃｍ-3であり、ｎ−層６２のドナー
密度は１０15〜１０16ｃｍ-3である。
【００６８】次に、ｎ−層６２のショットキ電極形成領
域の周囲に、Ｖ+ の注入により厚さ０．５〜２μｍのＶ
+ 注入ＳｉＣ層６３を形成する。Ｖ+ の注入条件は、図
５のＣＭＯＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と
同様である。
域の周囲に、Ｖ+ の注入により厚さ０．５〜２μｍのＶ
+ 注入ＳｉＣ層６３を形成する。Ｖ+ の注入条件は、図
５のＣＭＯＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と
同様である。
【００６９】さらに、ｎ−層６２上にＴｉ、Ｐｔまたは
Ｎｉからなるショットキ電極６４を形成し、ｎ+ −基板
６１の裏面にＮｉからなるオーミック電極６５を形成す
る。オーミック電極６５には９００〜１０００℃のアニ
ール処理を施すことが望ましい。また、ショットキ電極
６４に６００℃程度のアニール処理を施してもよい。
Ｎｉからなるショットキ電極６４を形成し、ｎ+ −基板
６１の裏面にＮｉからなるオーミック電極６５を形成す
る。オーミック電極６５には９００〜１０００℃のアニ
ール処理を施すことが望ましい。また、ショットキ電極
６４に６００℃程度のアニール処理を施してもよい。
【００７０】このようにして作製された図１０のショッ
トキダイオードにおいては、Ｖ+ 注入ＳｉＣ層６３によ
りショットキ電極端部の電界集中が緩和され（エッジタ
ーミネーション）、高耐圧が得られる。
トキダイオードにおいては、Ｖ+ 注入ＳｉＣ層６３によ
りショットキ電極端部の電界集中が緩和され（エッジタ
ーミネーション）、高耐圧が得られる。
【００７１】なお、図５〜図１０の半導体装置における
ＳｉＣ基板２１，４１およびｎ+ −基板５１，６１とし
ては、６Ｈ−ＳｉＣ基板、４Ｈ−ＳｉＣ基板の他、１５
Ｒ−ＳｉＣ基板または３Ｃ−ＳｉＣ基板を用いることが
できる。
ＳｉＣ基板２１，４１およびｎ+ −基板５１，６１とし
ては、６Ｈ−ＳｉＣ基板、４Ｈ−ＳｉＣ基板の他、１５
Ｒ−ＳｉＣ基板または３Ｃ−ＳｉＣ基板を用いることが
できる。
【００７２】また、半導体装置のエピタキャル成長層
は、単結晶ＳｉＣ基板の｛０００１｝面から〈１１-2
0〉方向に０．２°以上傾斜した面（オフ面）上または
単結晶ＳｉＣ基板の｛１１-2 0｝面上に形成することが
好ましい。
は、単結晶ＳｉＣ基板の｛０００１｝面から〈１１-2
0〉方向に０．２°以上傾斜した面（オフ面）上または
単結晶ＳｉＣ基板の｛１１-2 0｝面上に形成することが
好ましい。
【００７３】上記実施例では、Ｖ+ の注入により高抵抗
のＶ+ 注入ＳｉＣ層を形成しているが、ＳｉＣ基板上に
ＳｉＣ層をエピタキシャル成長させる際にＶを添加する
ことにより高抵抗層を形成してもよい。この場合には、
ドーパントガスとしてＶＣｌ 4 、Ｃｐ2 Ｖ（Ｃ5 Ｈ5 −
Ｖ−Ｃ5 Ｈ5 ）等を用いることができる。
のＶ+ 注入ＳｉＣ層を形成しているが、ＳｉＣ基板上に
ＳｉＣ層をエピタキシャル成長させる際にＶを添加する
ことにより高抵抗層を形成してもよい。この場合には、
ドーパントガスとしてＶＣｌ 4 、Ｃｐ2 Ｖ（Ｃ5 Ｈ5 −
Ｖ−Ｃ5 Ｈ5 ）等を用いることができる。
【００７４】また、上記実施例では、遷移金属としてＶ
を用いているが、Ｖの代わりに、Ｃｒ、Ｆｅ、Ｎｉ等の
他の遷移金属を用いることもできる。
を用いているが、Ｖの代わりに、Ｃｒ、Ｆｅ、Ｎｉ等の
他の遷移金属を用いることもできる。
【図１】Ｖ+ 注入ＳｉＣ層の抵抗率の測定に用いるｐ型
ＳｉＣ試料の作製方法を示す模式的断面図である。
ＳｉＣ試料の作製方法を示す模式的断面図である。
【図２】Ｖ+ 注入ＳｉＣ層の抵抗率の測定に用いるｎ型
ＳｉＣ試料の作製方法を示す模式的断面図である。
ＳｉＣ試料の作製方法を示す模式的断面図である。
【図３】図１のｐ型ＳｉＣ試料の電流−電圧特性の測定
結果を示す図である。
結果を示す図である。
【図４】図２のｎ型ＳｉＣ試料の電流−電圧特性の測定
結果を示す図である。
結果を示す図である。
【図５】Ｖ+ 注入ＳｉＣ層を用いた完全空乏型ＣＭＯＳ
ＦＥＴの構造を示す模式的断面図である。
ＦＥＴの構造を示す模式的断面図である。
【図６】Ｖ+ 注入ＳｉＣ層を用いたＭＥＳＦＥＴの構造
を示す模式的断面図である。
を示す模式的断面図である。
【図７】図５および図６のＦＥＴの製造方法の他の例を
示す模式的断面図である。
示す模式的断面図である。
【図８】Ｖ+ 注入ＳｉＣ層を用いたｐｎ接合ダイオード
の構造の一例を示す模式的断面図である。
の構造の一例を示す模式的断面図である。
【図９】Ｖ+ 注入ＳｉＣ層を用いたｐｎ接合ダイオード
の構造の他の例を示す模式的断面図である。
の構造の他の例を示す模式的断面図である。
【図１０】Ｖ+ 注入ＳｉＣ層を用いたショットキダイオ
ードの構造を示す模式的断面図である。
ードの構造を示す模式的断面図である。
１ ｐ−基板 ３ ｐ−層 ５ Ｖ+ 注入ＳｉＣ層 １１ ｎ−基板 １３ ｎ−層 １５ Ｖ+ 注入ＳｉＣ層 ２１，４１，５１，６１，７１ ＳｉＣ基板 ２２，４２，５４，６３，７４ Ｖ+ 注入ＳｉＣ層 ２３，２４，４３，４４，７３ ｎ+ −層 ２８，４５，５２，６２ ｎ−層 ２６，２７，５３ ｐ+ −層 ２５，７２ ｐ−層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/872 Ｈ０１Ｌ 29/48 Ｄ 29/78 29/78 ３０１Ｈ 29/861 ３０１Ｂ 29/91 Ｆ (72)発明者 井上 森雄 大阪府枚方市大字津田4547−15 株式会社 イオン工学研究所内 (72)発明者 中田 俊武 大阪府枚方市大字津田4547−15 株式会社 イオン工学研究所内 (72)発明者 松波 弘之 京都府八幡市西山足立１−９ (72)発明者 木本 恒暢 京都市伏見区西奉行町 伏見合同宿舎531 （番地なし)
Claims (13)
- 【請求項１】 炭化ケイ素にその炭化ケイ素のキャリア
密度と同程度またはそれ以上の密度で遷移金属を添加す
ることにより、前記炭化ケイ素中に高抵抗層を形成する
ことを特徴とする高抵抗炭化ケイ素層の形成方法。 - 【請求項２】 前記遷移金属を添加する領域の炭化ケイ
素のキャリア密度は１×１０18ｃｍ-3以下であることを
特徴とする請求項１記載の高抵抗炭化ケイ素層の形成方
法。 - 【請求項３】 前記遷移金属は、バナジウム、クロム、
鉄またはニッケルであることを特徴とする請求項１また
は２記載の高抵抗炭化ケイ素層の形成方法。 - 【請求項４】 前記遷移金属の添加をイオン注入により
行うことを特徴とする請求項１または２記載の高抵抗炭
化ケイ素層の形成方法。 - 【請求項５】 前記遷移金属の添加を炭化ケイ素層のエ
ピタキシャル成長中に行うことを特徴とする請求項１ま
たは２記載の高抵抗炭化ケイ素層の形成方法。 - 【請求項６】 前記遷移金属の添加後、前記炭化ケイ素
にアニール処理を施すことを特徴とする請求項１、２、
３、４または５記載の高抵抗炭化ケイ素層の形成方法。 - 【請求項７】 炭化ケイ素基板上に炭化ケイ素層が形成
され、前記炭化ケイ素層中に遷移金属が添加されてなる
高抵抗層が選択的に形成されたことを特徴とする炭化ケ
イ素半導体装置。 - 【請求項８】 前記遷移金属は、前記炭化ケイ素層のキ
ャリア密度と同程度またはそれ以上の密度で添加された
ことを特徴とする請求項７記載の炭化ケイ素半導体装
置。 - 【請求項９】 前記遷移金属が添加される領域の炭化ケ
イ素のキャリア密度は１×１０18ｃｍ-3以下であること
を特徴とする請求項７または８記載の炭化ケイ素半導体
装置。 - 【請求項１０】 前記遷移金属は、バナジウム、クロ
ム、鉄またはニッケルであることを特徴とする請求項
７、８または９記載の炭化ケイ素半導体装置。 - 【請求項１１】 前記炭化ケイ素中に第１および第２の
高導電領域が所定間隔を隔てて形成され、前記高抵抗層
が前記第１および第２の高導電領域ならびに前記チャネ
ル領域の側部および下部を囲むように形成されたことを
特徴とする請求項７〜１０のいずれかに記載の炭化ケイ
素半導体装置。 - 【請求項１２】 前記炭化ケイ素層は第１導電型の第１
の層と第２導電型の第２の層とからなる積層構造を含
み、前記高抵抗層が前記第１の層と前記第２の層との界
面の端部に形成されたことを特徴とする請求項７〜１０
のいずれかに記載の炭化ケイ素半導体装置。 - 【請求項１３】 前記炭化ケイ素上に電極が形成され、
前記高抵抗層が前記電極の縁部の下部における前記炭化
ケイ素層に形成されたことを特徴とする請求項７〜１０
のいずれかに記載の炭化ケイ素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11587896A JP3848700B2 (ja) | 1996-05-10 | 1996-05-10 | 炭化ケイ素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11587896A JP3848700B2 (ja) | 1996-05-10 | 1996-05-10 | 炭化ケイ素半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09301799A true JPH09301799A (ja) | 1997-11-25 |
| JP3848700B2 JP3848700B2 (ja) | 2006-11-22 |
Family
ID=14673414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11587896A Expired - Fee Related JP3848700B2 (ja) | 1996-05-10 | 1996-05-10 | 炭化ケイ素半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3848700B2 (ja) |
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