JP2015207588A - 半導体装置 - Google Patents
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Abstract
Description
特許文献1は、p型SiC基板(コレクタ層)と、SiC基板上に形成されたn型のドリフト層と、ドリフト層の上部に形成されたp型のベース領域と、ベース領域の上部に形成されたn型のエミッタ領域とを含む、縦型のIGBTを開示している。
ここで、SiC−MOSFETおよびSiC−IGBTが形成された半導体層では、半導体層の表面側から裏面側に向けて電位が高くなるように等電位面が分布する。特に、半導体層では、ドレイン領域を中心として比較的に高い等電位面が同心円状に拡がるように分布する。そのため、比較的幅狭なコレクタ領域を形成すると、ドレイン領域に印加されたドレイン電圧と殆ど差のない等電位面がコレクタ領域を覆うように分布する。
請求項3に記載の発明は、前記ドレイン領域は、前記コレクタ領域と同じかそれ以上のX軸幅Wdを有している、請求項1または2に記載の半導体装置である。
この構成によれば、大電流領域の特性を維持しつつ、小電流領域の特性を向上できる。
請求項6に記載の発明のように、前記絶縁層は、SiCよりも低い比誘電率を有する絶縁材料からなっていてもよい。
請求項7に記載の発明のように、前記絶縁層は、SiO2からなることが好ましい。
請求項9に記載の発明のように、前記半導体層の裏面は、前記ドレイン領域および前記コレクタ領域の境界で面一に連続していてもよい。
この構成によれば、FS(Field Stop:フィールドストップ)型の半導体装置を提供できる。FS型の半導体装置に対して、NPT(Non-Punch Through:ノンパンチスルー)型の半導体装置が知られている。NPT型の半導体装置の場合、ボディ領域とドリフト領域との界面から発生する空乏層が半導体層の下面に到達してパンチスルーしないように、当該半導体層を比較的に厚く形成しなければならない。これに対して、FS型の半導体装置の場合、当該空乏層の拡がりをフィールドストップ領域で阻止できるので、パンチスルーを抑制できる。よって、FS型の半導体装置では、NPT型の半導体装置と比較して、半導体層を薄くできる。
請求項12に記載の発明のように、前記半導体装置は、前記半導体層に形成されたトレンチに前記ゲート電極が埋め込まれたトレンチゲート構造を含んでいてもよい。
図1は、本発明の第1実施形態に係るSiC半導体装置1の模式的な断面図である。
図1に示すように、SiC半導体装置1は、表面および裏面を有するn−型のSiC半導体層10を含む。SiC半導体層10のSiC半導体層10の表面部には、単位セル11を構成する複数のp型ボディ領域12が形成されている。
次に、SiC半導体層10の裏面側にn+型ドレイン領域16を形成すべき領域に選択的に開口を有するイオン注入マスクが形成される。このイオン注入マスクを介して、n型の不純物が注入される。不純物が注入された後、イオン注入マスクは除去される。
次に、n型不純物およびp型不純物を注入した領域に対して、選択的にレーザアニール処理が施される。これにより、n型不純物およびp型不純物が活性化してn+型ドレイン領域16およびp+型コレクタ領域17が形成される。
ソース電極24は、絶縁膜22の表面からコンタクト孔23内に入り込み、当該コンタクト孔23内において、n型ソース領域13およびp+型コンタクト領域14との間でオーミック接触を形成している。一方、SiC半導体層10の裏面側には、ドレイン電極25が形成されている。ドレイン電極25は、n+型ドレイン領域16およびp+型コレクタ領域17との間でオーミック接触を形成している。
より具体的には、SiC−MOSFETは、n型ソース領域13、n+型ドレイン領域16、およびゲート電極21により形成されており、SiC−IGBTは、n型ソース領域13、p+型コレクタ領域17、およびゲート電極21により形成されている。つまり、SiC−MOSFETおよびSiC−IGBTは、SiC半導体層10を介して並列に接続されている。SiC−IGBTとして動作する場合、n型ソース領域13(ソース電極24)がn型エミッタ領域(エミッタ電極)として機能し、n−型ドリフト領域19がn−型ベース領域として機能する。
図2Aは、個別的に製造されたSiC−MOSFETおよびSiC−IGBTの各特性から導き出されるHybrid−MOS構造のドレイン電圧(コレクタ電圧)対ドレイン電流(コレクタ電流)の理論上の特性を説明するためのグラフである。なお、ドレイン電圧(コレクタ電圧)は、ソース電極24を基準電圧(たとえば、0V)としてドレイン電極25に印加された電圧を意味している。
図2Bで説明したように、n+型ドレイン領域16およびp+型コレクタ領域17は、各X軸幅Wd,Wcに関して、X軸幅Wd+X軸幅Wc<<12μmの関係式を満たしている。つまり、p+型コレクタ領域17のX軸幅Wcは、n−型ドリフト領域19のY軸厚さTdに対して、X軸幅Wc<<2×Y軸厚さTdの関係式を満たすように形成されている。図3の実線で示した曲線A6は、X軸幅Wc<<2×Y軸厚さTdの関係式を満たす場合の実際の特性である。
一方、n+型ドレイン領域16に対するp+型コレクタ領域17の構成比率を極めて大きく設定すると、その特性は、SiC−IGBTに近づくことが分かる。つまり、比較的に低いドレイン電圧でpn接合を立ち上げることができるが、特性オン抵抗が著しく増加(小電流特性が低下)する。
発明者らは、この点に着目して、n+型ドレイン領域16に対するp+型コレクタ領域17の構成比率を順に大きくしたSiC半導体装置を複数用意して、各SiC半導体装置についてシミュレーションを行った。
図4におけるp+型コレクタ領域17のX軸幅Wcは、10μmである。図5におけるp+型コレクタ領域17のX軸幅Wcは、50μmである。図6におけるp+型コレクタ領域17のX軸幅Wcは、100μmである。図4〜図6におけるn+型ドレイン領域16のX軸幅Wdはいずれも10μmであり、n−型ドリフト領域19のY軸厚さTdは、いずれも46μmである。
曲線L1は、p+型コレクタ領域17のX軸幅Wcが10μm時(図4参照)の曲線であり、曲線L2は、p+型コレクタ領域17のX軸幅Wcが20μm時の曲線であり、曲線L3は、p+型コレクタ領域17のX軸幅Wcが50μm時(図5参照)の曲線であり、曲線L4は、p+型コレクタ領域17のX軸幅Wcが100μm時(図6参照)の曲線である。
図4に示す構造では、p+型コレクタ領域17の上端にn+型ドレイン領域16に印加されたドレイン電圧と殆ど差のない等電位面が分布している。この場合、n+型ドレイン領域16およびp+型コレクタ領域17は同電位であるので、ドレイン電圧を増加させても、p+型コレクタ領域17と当該等電位面との間にpn接合立ち上がり電圧(つまり、約2.7V)以上の電位差が生じ難い。
図8は、n+型ドレイン領域16のX軸幅Wdを変更した場合におけるドレイン電圧(コレクタ電圧)対ドレイン電流(コレクタ電流)特性を示すグラフである。図9は、図8における大電流領域の特性を説明するためのグラフである。
図8のグラフから、n+型ドレイン領域16のX軸幅Wdを広げて、p+型コレクタ領域17のX軸幅Wcの構成比率を相対的に小さくすることにより、小電流領域におけるドレイン電流(コレクタ電流)が増加することが確認できた。換言すれば、n+型ドレイン領域16のX軸幅Wdの構成比率を相対的に大きくすることにより、特性オン抵抗の値が低減するので、小電流領域におけるドレイン電流(コレクタ電流)が増加することが確認できた。また、図9に示すように、大電流領域の特性に関しては、殆ど変化しないことが確認できた。
別の見方をすれば、p+型コレクタ領域17のSiC半導体層10の表面に沿うX軸幅Wcを、n−型ドリフト領域19のSiC半導体層10の厚さ方向に沿うY軸厚さTdの2倍以上にすることによって、比較的に低い等電位面をp+型コレクタ領域17の上端において広く分布させることができる。
また、図1に示すように、n+型ドレイン領域16およびp+型コレクタ領域17に跨るようにFS領域18が形成されている。これにより、FS(Field Stop:フィールドストップ)型のSiC半導体装置1を提供できる。FS型のSiC半導体装置1に対して、FS領域18を有さないNPT(Non-Punch Through:ノンパンチスルー)型のSiC半導体装置が知られている。
SiC半導体装置2が前述のSiC半導体装置1と異なる点は、p+型コレクタ領域17に代えて、p+型コレクタ領域31が形成されている点である。その他の構成は、前述のSiC半導体装置1と同様である。図10において、前述の図1に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
前述の図4〜図6と同様の方法で、SiC半導体装置2の電位の分布を調べたところ、図11に示す結果が得られた。図11は、図10に示すSiC半導体装置2の電位の分布を説明するための図である。なお、図11では、n+型ドレイン領域16の上端からp+型コレクタ領域31の上端までのY軸厚さDpが10μmの例を示している。
そして、p+型コレクタ領域31の上端では、比較的に低い等電位面が分布している。より具体的には、p+型コレクタ領域31の上端では1.5V〜2Vの等電位面が分布している。したがって、前述の図4の構造と比較して、p+型コレクタ領域17と当該p+型コレクタ領域17を覆う等電位面との間の電位差が大きくなっているのが分かる。
図12のグラフでは、n+型ドレイン領域16の上端からp+型コレクタ領域31の上端までのY軸厚さDpを順に0μm,2μm,4μm,6μm,8μm,10μmと変化させた結果を示している。
以上のように、SiC半導体装置2によれば、p+型コレクタ領域31の上端が、n+型ドレイン領域16の上端よりも前記半導体層の表面側に位置しているため、n+型ドレイン領域16から拡がる等電位面がp+型コレクタ領域31の上端に至ることを抑制できる。これにより、p+型コレクタ領域31に比較的に高い等電位面が分布することを抑制できると同時に、p+型コレクタ領域31に比較的に低い等電位面を分布させることができる。この場合、p+型コレクタ領域31と当該等電位面との間の電位差をpn接合立ち上がり電圧に近づけることができるので、比較的に小さなドレイン電圧の増加によって、pn接合部(寄生ダイオードD)をオンさせることができる。
ここで、n−型ドリフト領域19は、デバイス耐圧(すなわち、SiC半導体装置2の耐圧)を維持するための耐圧維持層として機能している。したがって、Y軸厚さDpを大きく形成すると、n−型ドリフト領域19のY軸厚さTdが小さくなるため、本来有するデバイス耐圧が良好に発現し難くなる可能性がある。そこで、発明者らが見出したのが、図13に示すSiC半導体装置3である。
SiC半導体装置3が前述のSiC半導体装置1と異なる点は、p+型コレクタ領域17に代えて、p+型コレクタ領域32が形成されている点、およびSiC半導体層10の裏面部に本発明の絶縁層の一例としての絶縁膜33が形成されている点である。その他の構成は、前述のSiC半導体装置1と同様である。図13において、前述の図1に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
p+型コレクタ領域32は、単位セル11(p型ボディ領域12)の直下の領域に形成されており、n−型ドリフト領域19を挟んで単位セル11と対向している。本実施形態におけるp+型コレクタ領域32のX軸幅Wcは、たとえば10μmである。
このような絶縁膜33は、次の方法で形成できる。すなわち、前述の第1実施形態で述べた方法でn+型ドレイン領域16およびp+型コレクタ領域32を形成した後、絶縁膜33を形成すべき領域に選択的に開口を有するハードマスクがSiC半導体層10の裏面に形成される。
イオン照射の場合、マスクを介して、SiC半導体層10中に軽元素イオンが注入される。軽元素イオンとしては、水素イオン(プロトン)、ヘリウムイオン、ホウ素イオン等を例示できる。軽元素イオンであれば、Si半導体層よりも密度の高いSiC半導体層10に対して、n+型ドレイン領域16等よりも一層深い位置にイオンを注入できる。これにより、所定のY軸深さDt(0μm<Y軸深さDt≦15μm。本実施形態では、5μm)を有する高抵抗層を容易に形成できる。
図14に示すように、n+型ドレイン領域16とp+型コレクタ領域32との間に絶縁膜33(高抵抗層)を形成することにより、当該n+型ドレイン領域16から同心円状に拡がる比較的に高い等電位面を当該絶縁膜33(高抵抗層)で遮断できることが確認できた。
図15は、本発明の第4実施形態に係るSiC半導体装置4の模式的な断面図である。
SiC半導体装置5が前述のSiC半導体装置1と異なる点は、ゲート電極21に代えて、ゲートトレンチ36にゲート電極37が埋め込まれたトレンチゲート構造が形成されている点である。その他の構成は、前述のSiC半導体装置1と同様である。図16において、前述の図1に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
p型ボディ領域40の底部は、SiC半導体層10の厚さ方向に沿うY軸に関して、SiC半導体層10の表面とゲートトレンチ36の底部との間に位置している。SiC半導体層10の表面に沿うX軸において、p型ボディ領域40の端部は、ゲートトレンチ36の一部を形成している。つまり、p型ボディ領域40は、ゲート絶縁膜38を挟んでゲート電極37と電気的に接続されている。本実施形態では、このp型ボディ領域40とFS領域18との間の領域がn−型ドリフト領域19である。p型ボディ領域40の内方領域には、n型ソース領域41が形成されている。
SiC半導体層10上には、ゲート電極37を覆う絶縁膜44が形成されている。絶縁膜44には、n型ソース領域41の一部およびp+型コンタクト領域43を選択的に露出させるコンタクト孔45が形成されている。ソース電極24は、コンタクト孔45内において、p型ボディ領域40、n型ソース領域41の一部およびp+型コンタクト領域43と電気的に接続されている。
図17は、本発明の第6実施形態に係るSiC半導体装置6の模式的な断面図である。
SiC半導体装置6が前述のSiC半導体装置5と異なる点は、ゲートトレンチ36に加えて、ソーストレンチ46を含むダブルトレンチ構造が形成されている点、ゲートトレンチ36の底部にp型領域39が形成されていない点、ならびに、p型ボディ領域40、n型ソース領域41、およびp+型コンタクト領域43に代えて、p型ボディ領域47、n型ソース領域48、およびp+型コンタクト領域50が形成されている点である。その他の構成は、前述のSiC半導体装置6と同様である。図17において、前述の図16に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
ソース電極24は、絶縁膜44の表面からコンタクト孔45内に入り込み、さらに、当該コンタクト孔45からソーストレンチ46内に入り込んでいる。ソース電極24は、コンタクト孔45およびソーストレンチ46内において、p型ボディ領域47、n型ソース領域48、およびp+型コンタクト領域50と電気的に接続されている。
なお、本実施形態では、ゲートトレンチ36の底部にp型領域39が形成されていない例について説明したが、前述のSiC半導体装置5と同様に、各ゲートトレンチ36の底部にp型領域39が形成されていてもよい。この場合、p型領域39およびp+型コンタクト領域50は、同一濃度および同一深さで形成されていてもよい。この構成であれば、p型領域39およびp+型コンタクト領域50を同一の工程で作り込むことができる。
<p+型コレクタ領域の平面形状>
前述のSiC半導体装置1〜6のp+型コレクタ領域17,31,32は、図18〜図20に示す平面形状を有していてもよい。図18〜図20は、前述の第1〜第6実施形態に係るp+型コレクタ領域17,31,32の一平面形状を説明するための平面図である。なお、平面形状とは、SiC半導体層10を法線方向から見た平面視におけるp+型コレクタ領域17,31,32の形状を言う。
また、図19に示すように、p+型コレクタ領域17,31,32は、多角形状であってもよい。図19では、六角形状に形成されたp+型コレクタ領域17,31,32の例を示している。この場合、p+型コレクタ領域17,31,32のX軸幅Wcは、2つの辺を結ぶ垂線の幅で定義される。なお、五角形のように、2つの辺を垂直に結ぶ直線を引けない場合、対角線の幅でp+型コレクタ領域17,31,32のX軸幅Wcを定義してもよい。
<p+型コレクタ領域およびn+型ドレイン領域の配置例>
また、前述のSiC半導体装置1〜6のp+型コレクタ領域17,31,32およびn+型ドレイン領域16は、図21および図22に示すように配置されていてもよい。図21および図22は、p+型コレクタ領域17,31,32およびn+型ドレイン領域16の配置例51,52を説明するための平面図である。
たとえば、前述の各実施形態におけるSiC半導体装置1〜6の構造を選択的に組み合わせてもよい。したがって、たとえば、SiC半導体装置2,3のp+型コレクタ領域17または絶縁膜33(高抵抗層)を、SiC半導体装置1,4〜6に組み合わせてもよい。
また、前述の第3実施形態において、SiC半導体層10の裏面に対して、垂直な側部を有する分離用トレンチ34が形成された例について説明したが、分離用トレンチ34は、開口から底部に向けて開口幅が狭まる断面視台形状(テーパ状)に形成されていてもよい。同様に、分離用トレンチ34は、開口から底部に向けて開口幅が広がる断面視台形状(テーパ状)に形成されていてもよい。さらに、分離用トレンチ34は、断面視において、n+型ドレイン領域16の内方領域側に向けて傾斜するように形成されていてもよい。また、分離用トレンチ34は、SiC半導体層10の表面に沿うX軸に関して、p+型コレクタ領域32のX軸幅Wcおよび/またはn+型ドレイン領域16のX軸幅Wdよりも幅広に形成されていてもよい。
また、前述の第5および第6実施形態において、SiC半導体層10の表面に対して、垂直な側部を有するゲートトレンチ36および/またはソーストレンチ46が形成された例について説明したが、ゲートトレンチ36および/またはソーストレンチ46は、開口から底部に向けて開口幅が狭まる断面視台形状(テーパ状)に形成されていてもよい。
本発明のSiC半導体装置1〜6は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
2 SiC半導体装置
3 SiC半導体装置
4 SiC半導体装置
5 SiC半導体装置
6 SiC半導体装置
10 SiC半導体層
11 単位セル
12 p型ボディ領域
13 n型ソース領域
16 n+型ドレイン領域
17 p+型コレクタ領域
18 FS(フィールドストップ)領域
19 n−型ドリフト領域
20 ゲート絶縁膜
21 ゲート電極
31 p+型コレクタ領域
32 p+型コレクタ領域
33 絶縁膜
36 ゲートトレンチ
37 ゲート電極
38 ゲート絶縁膜
40 p型ボディ領域
41 n型ソース領域
47 p型ボディ領域
48 n型ソース領域
Td Y軸厚さ
Wc X軸幅
Wd X軸幅
Claims (12)
- 第1導電型のSiCからなる半導体層と、
前記半導体層の表面部に複数形成され、それぞれが単位セルを構成する第2導電型のボディ領域と、
前記ボディ領域の内方に形成された第1導電型のソース領域と、
ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、
前記半導体層の裏面部で隣り合って形成された第1導電型のドレイン領域および第2導電型のコレクタ領域と、
前記ボディ領域と前記ドレイン領域との間のドリフト領域とを含み、
前記コレクタ領域は、前記半導体層の表面に沿うX軸において、少なくとも2つの前記単位セルが含まれる領域を覆うように形成されている、半導体装置。 - 第1導電型のSiCからなる半導体層と、
前記半導体層の表面部に形成された第2導電型のボディ領域と、
前記ボディ領域の内方に形成された第1導電型のソース領域と、
ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、
前記半導体層の裏面部で隣り合って形成された第1導電型のドレイン領域および第2導電型のコレクタ領域と、
前記ボディ領域と前記ドレイン領域との間のドリフト領域とを含み、
前記コレクタ領域の前記半導体層の表面に沿うX軸幅Wcは、前記ドリフト領域の前記半導体層の厚さ方向に沿うY軸厚さTdの2倍以上である、半導体装置。 - 前記ドレイン領域は、前記コレクタ領域と同じかそれ以上のX軸幅Wdを有している、請求項1または2に記載の半導体装置。
- 第1導電型のSiCからなる半導体層と、
前記半導体層の表面部に形成された第2導電型のボディ領域と、
前記ボディ領域の内方に形成された第1導電型のソース領域と、
ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、
前記半導体層の裏面部で隣り合って形成された第1導電型のドレイン領域および第2導電型のコレクタ領域と、
前記ボディ領域と前記ドレイン領域との間のドリフト領域と、
前記半導体層の厚さ方向に沿うY軸において前記ドレイン領域と前記コレクタ領域との間に配置され、前記半導体層の裏面に対して前記ドレイン領域および前記コレクタ領域よりも深く形成された絶縁層とを含む、半導体装置。 - 前記絶縁層は、絶縁膜または高抵抗層からなる、請求項4に記載の半導体装置。
- 前記絶縁層は、SiCよりも低い比誘電率を有する絶縁材料からなる、請求項4または5に記載の半導体装置。
- 前記絶縁層は、SiO2からなる、請求項6に記載の半導体装置。
- 第1導電型のSiCからなる半導体層と、
前記半導体層の表面部に形成された第2導電型のボディ領域と、
前記ボディ領域の内方に形成された第1導電型のソース領域と、
ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、
前記半導体層の裏面部で隣り合って形成された第1導電型のドレイン領域および第2導電型のコレクタ領域と、
前記ボディ領域と前記ドレイン領域との間のドリフト領域とを含み、
前記半導体層の厚さ方向に沿うY軸において、前記コレクタ領域の上端が、前記ドレイン領域の上端よりも前記半導体層の表面側に位置している、半導体装置。 - 前記半導体層の裏面は、前記ドレイン領域および前記コレクタ領域の境界で面一に連続している、請求項8に記載の半導体装置。
- 前記半導体層の表面に沿うX軸において前記ドレイン領域および前記コレクタ領域に跨るように形成され、前記ドリフト領域と、前記ドレイン領域および前記コレクタ領域との間に配置されたフィールドストップ領域をさらに含む、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記半導体装置は、前記半導体層上に前記ゲート電極が配置されたプレーナゲート構造を含む、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記半導体装置は、前記半導体層に形成されたトレンチに前記ゲート電極が埋め込まれたトレンチゲート構造を含む、請求項1〜10のいずれか一項に記載の半導体装置。
Priority Applications (7)
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