WO2018012510A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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誠悟 森
明田　正俊
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • At least a p-type collector region is formed by ion implantation.
  • Many crystal defects are formed in the semiconductor layer by ion implantation, and the crystal defects may affect the bipolar operation (IGBT mode) of the device.
  • IGBT mode bipolar operation
  • the SiC semiconductor layer carbon (C) vacancies and silicon (Si) vacancies are generated in the SiC semiconductor layer by ion implantation, and the lifetime of minority carriers may be shortened.
  • the effect of conductivity modulation in the IGBT mode is reduced, and the on-resistance and on-voltage are increased.
  • An object of the present invention is to provide a semiconductor device capable of achieving good switching characteristics in both a small current region and a large current region, and capable of reducing a defect level as compared with the prior art, and a method for manufacturing the same. That is.
  • a semiconductor device includes a first conductivity type first semiconductor layer, a second conductivity type second semiconductor layer on the first semiconductor layer, and the first semiconductor layer of the first semiconductor layer.
  • MIS transistor structure formed on the surface portion opposite to the semiconductor layer side, a trench selectively formed in the first semiconductor layer and having a bottom reaching the second semiconductor layer, and the trench so as to enter the trench
  • a first electrode formed on a back surface of the first semiconductor layer, and the second semiconductor layer straddles a first portion exposed at a bottom of the trench and a second portion in contact with the first conductivity type layer.
  • the first electrode has an ohmic contact with the second conductivity type region at least at the bottom of the trench, and has an ohmic contact with the first semiconductor layer.
  • the first semiconductor layer or Carrier lifetime of the serial second conductivity type region is not less than 0.1 .mu.s.
  • the first electrode has an ohmic contact with the first semiconductor layer at least in a side portion of the trench or a region where the trench is not formed (for example, the back surface of the first semiconductor layer). It may be formed.
  • the second conductivity type region and the first semiconductor layer have a MISFET (Metal ⁇ Insulator Semiconductor Field Effect Transistor) drain region and IGBT with respect to the MIS transistor structure of the second semiconductor layer. (Insulated Gate Gate Bipolar Semiconductor) collector area.
  • MISFET Metal ⁇ Insulator Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Gate Bipolar Semiconductor
  • a semiconductor device can be a hybrid-MIS (Hybrid-Metal) in which MISFETs and IGBTs are integrated in the same semiconductor layer. Insulator (Semiconductor) structure.
  • MISFET is effective as an element mainly used in a low withstand voltage region (for example, 5 kV or less).
  • a low withstand voltage region for example, 5 kV or less.
  • the MISFET When the MISFET is turned on, the drain current rises from when the drain voltage is 0 V, and then increases linearly as the drain voltage increases. Therefore, the MISFET can exhibit good small current region characteristics.
  • the drain current increases linearly with an increase in the drain voltage, when the MISFET is used in a large current region, the area of the semiconductor layer must be increased in accordance with the increase in the applied drain voltage. Don't be.
  • the IGBT is effective as an element mainly used in a high withstand voltage region (for example, 10 kV or more).
  • a high withstand voltage region for example, 10 kV or more.
  • the IGBT since it has a conductivity modulation characteristic of a bipolar transistor, a large current can be controlled with a high breakdown voltage. Therefore, the IGBT can exhibit good characteristics of a large current region without increasing the area of the semiconductor layer.
  • a wide operating range can be realized from the low withstand voltage region to the high withstand voltage region. That is, it is possible to provide a semiconductor device that can be used as a high-breakdown-voltage element, can realize MISFET (unipolar) operation in a small current region, and can realize IGBT (bipolar) operation in a large current region. As a result, good switching characteristics can be achieved in both the small current region and the large current region.
  • the semiconductor device includes, for example, a step of forming a second conductivity type second semiconductor layer on one surface side of the first conductivity type first semiconductor layer, and the step of forming the second semiconductor layer.
  • the first semiconductor layer is formed by an epitaxial method, laser annealing for activation is not necessary.
  • the lifetime of minority carriers in the second conductivity type region can be extended in the IGBT mode.
  • the carrier lifetime of the second conductivity type region can be set to 0.1 ⁇ s or more as in the semiconductor device according to the embodiment of the present invention.
  • the trench may be formed with a depth larger than the thickness of the first semiconductor layer so that a recess is formed in the second semiconductor layer.
  • the second semiconductor layer may have a flat back surface that is continuous between the first portion and the second portion.
  • a side portion of the trench may be configured only by the first semiconductor layer.
  • the MIS transistor structure includes a first conductivity type body region, a second conductivity type source region formed on a surface portion of the body region, and the body region.
  • a gate insulating film formed in contact therewith and a gate electrode facing the body region with the gate insulating film interposed therebetween, wherein the second conductivity type region is on the first semiconductor layer side with respect to the body region And a drift region in contact with the body region.
  • the semiconductor device may further include a surface termination structure formed in an outer peripheral region around the active region where the MIS transistor structure is formed.
  • the second conductivity type region is formed between the drift region and the first semiconductor layer, and further includes a field stop region having a higher concentration than the drift region. May be included.
  • the depletion layer extending from the MIS transistor structure on the low voltage side has the first semiconductor on the high voltage side. Reaching the layer can be prevented. Thereby, a leak current due to a punch-through phenomenon can be prevented. Further, since the concentration is higher than that of the drift region, the contact resistance with respect to the first electrode can be reduced.
  • the trench partitions the first semiconductor layer into a plurality of first conductivity type units having at least a minimum width Wmin, and the width of the first conductivity type unit.
  • W min may be greater than or equal to one cell width of the MIS transistor structure or twice or more the thickness of the second semiconductor layer.
  • the trench divides the first semiconductor layer into a plurality of first conductivity type units, and the plurality of first conductivity type units are striped in a plan view. May be arranged.
  • the trench divides the first semiconductor layer into a plurality of first conductivity type units, and each of the plurality of first conductivity type units is in plan view. It may be formed in a polygonal shape and may be arranged discretely.
  • the trench divides the first semiconductor layer into a plurality of first conductivity type units, and each of the plurality of first conductivity type units is a circle in plan view. It may be formed in a shape and may be discretely arranged.
  • the first electrode may be formed along the back surface of the first semiconductor layer and the inner surface of the trench.
  • the first electrode may be embedded in the trench and further formed on the back surface of the first semiconductor layer.
  • the first semiconductor layer may have a thickness of 5 ⁇ m to 350 ⁇ m.
  • the semiconductor device may include a second electrode formed on the second semiconductor layer and electrically connected to the MIS transistor structure.
  • the first semiconductor layer and the second semiconductor layer may be made of a wide band gap semiconductor.
  • the step of forming the second semiconductor layer includes a step of epitaxially growing the second semiconductor layer on the first semiconductor layer prepared as a substrate. May be.
  • the step of forming the second semiconductor layer includes the step of epitaxially growing the first semiconductor layer on a second conductivity type substrate, and the step of forming on the first semiconductor layer.
  • the method may further include a step of epitaxially growing the second semiconductor layer and a step of removing the second conductivity type substrate.
  • the method for manufacturing a semiconductor device may include a step of thinning the first semiconductor layer from the back side before forming the trench.
  • the step of thinning the first semiconductor layer may include a step of finishing the back surface of the first semiconductor layer by polishing.
  • the first electrode can be satisfactorily brought into ohmic contact with the back surface.
  • the first electrode formed on the back surface of the first semiconductor layer is sintered by laser annealing.
  • a process may be included.
  • a semiconductor device includes a first conductivity type first semiconductor layer formed by epitaxial growth and a second conductivity type second semiconductor layer formed by epitaxial growth on the first semiconductor layer.
  • a semiconductor layer, a MIS transistor structure formed on a surface portion of the second semiconductor layer opposite to the first semiconductor layer side, and selectively formed on the first semiconductor layer to reach the second semiconductor layer;
  • a second conductivity type region is provided so as to straddle a second portion in contact with the first conductivity type layer, and the first electrode forms ohmic contact with the second conductivity type region at least at the bottom of the trench. And, forming said first semiconductor layer and the ohmic contact.
  • FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic bottom view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is a cross-sectional view that appears when the semiconductor device is cut along the line III-III in FIG.
  • FIG. 4 is a cross-sectional view that appears when the semiconductor device is cut along the line IV-IV in FIG. 5A to 5C are diagrams showing arrangement patterns of p + type semiconductor units.
  • FIG. 6 is a schematic cross-sectional view showing another embodiment of the semiconductor device.
  • FIG. 7A is a diagram showing a part of the manufacturing process of the semiconductor device of FIGS.
  • FIG. 7B is a diagram showing a step subsequent to FIG. 7A.
  • FIG. 7A is a diagram showing a part of the manufacturing process of the semiconductor device of FIGS.
  • FIG. 7B is a diagram showing a step subsequent to FIG. 7A.
  • FIG. 7C is a diagram showing a step subsequent to FIG. 7B.
  • FIG. 7D is a diagram showing a step subsequent to FIG. 7C.
  • FIG. 8A is a diagram showing another form of the manufacturing process of the semiconductor device of FIGS.
  • FIG. 8B is a diagram showing a step subsequent to FIG. 8A.
  • FIG. 8C is a diagram showing a step subsequent to FIG. 8B.
  • FIG. 9 is a schematic cross-sectional view showing another embodiment of the semiconductor device.
  • FIG. 10A is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 10B is a diagram showing a step subsequent to FIG. 10A.
  • FIG. 10C is a diagram showing a step subsequent to that in FIG. 10B.
  • FIG. 10A is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 10B is a diagram showing a step subsequent to FIG. 10A.
  • FIG. 10C is a diagram
  • FIG. 11 is a schematic cross-sectional view showing another embodiment of the semiconductor device.
  • FIG. 12 is a schematic cross-sectional view showing another embodiment of the semiconductor device.
  • FIG. 13 is a schematic cross-sectional view showing another embodiment of the semiconductor device.
  • FIG. 14 is an inverter circuit diagram in which the semiconductor device is incorporated.
  • FIG. 1 and 2 are a plan view and a bottom view, respectively, of a semiconductor device 1 according to an embodiment of the present invention.
  • the semiconductor device 1 has a source electrode 4 and a gate pad 5 as an example of the second electrode of the present invention on the surface 2 side, and a drain electrode 6 as an example of the first electrode of the present invention on the back surface 3 side. is doing.
  • the source electrode 4 is formed in a substantially rectangular shape over almost the entire surface 2 and has a peripheral edge 9 at a position farther inward than the end face 7 of the semiconductor device 1. As will be described later, the peripheral edge 9 is provided with a surface termination structure such as a guard ring. As a result, the semiconductor region 8 is exposed around the source electrode 4 on the surface 2 of the semiconductor device 1. In this embodiment, the semiconductor region 8 surrounding the source electrode 4 is exposed.
  • the gate pad 5 is provided at one corner of the source electrode 4 at a distance from the source electrode 4 and is connected to a gate electrode 26 of each MIS transistor structure 22 described later.
  • the drain electrode 6 is formed in a square shape over the entire back surface 3 and has a peripheral edge 10 that coincides with the end surface 7 of the semiconductor device 1 (continuous to the end surface 7).
  • the trench 14 is formed in the back surface 3 so that it may mention later, it is abbreviate
  • FIG. 3 and 4 are cross-sectional views that appear when the semiconductor device 1 is cut along the lines III-III and IV-IV in FIG. 1, respectively.
  • 5A to 5C are views seen from the back surface side showing the arrangement pattern of the p + type semiconductor units 18.
  • FIG. 6 is a diagram showing another form of the semiconductor device 1 and shows a form in which the size of the p + type semiconductor unit 18 is different.
  • the semiconductor device 1 includes a semiconductor layer 11 made of SiC.
  • the semiconductor layer 11 has a front surface 2 that is the Si surface of SiC, a back surface 3 that is the C surface of SiC on the opposite side, and an end surface 7 that extends in a direction intersecting the front surface 2 (extending in the vertical direction in FIG. 4). is doing.
  • the surface 2 may be other than the SiC Si surface, and the back surface 3 may be other than the SiC C surface.
  • the semiconductor layer 11 includes a p + type substrate 12 as an example of the first semiconductor layer of the present invention and an n type epitaxial layer 13 as an example of the second semiconductor layer of the present invention on the p + type substrate 12.
  • the p + type substrate 12 has a thickness of 100 ⁇ m to 400 ⁇ m, for example.
  • the p + type substrate 12 has an impurity concentration of, for example, 1 ⁇ 10 17 cm ⁇ 3 to 5 ⁇ 10 19 cm ⁇ 3 .
  • a trench 14 is selectively formed in the p + type substrate 12. As shown in FIGS. 3 and 4, the trench 14 is formed over substantially the entire p + type substrate 12 (that is, both in an active region 21 and an outer peripheral region 20 described later).
  • Each trench 14 reaches the n-type epitaxial layer 13 from the back surface of the p + type substrate 12 (the back surface 3 of the semiconductor layer 11).
  • the depth position of the bottom of the trench 14 is at the same level as the back surface 15 of the n-type epitaxial layer 13 (interface between the p + -type substrate 12 and the n-type epitaxial layer 13).
  • the side portion (side surface 19) of the trench 14 is formed perpendicular to the bottom portion of the trench 14 (back surface 15 of the n-type epitaxial layer 13).
  • the trench 14 partitions the p + type substrate 12 into a plurality of p + type semiconductor units 18.
  • the p + type semiconductor unit 18 is a p + type semiconductor portion that is divided by the trench 14 reaching the n type epitaxial layer 13 and is physically and electrically separated from each other in the horizontal direction.
  • the p + type semiconductor unit 18 can be formed in various patterns depending on the pattern of the trench 14.
  • the plurality of p + type semiconductor units 18 may be arranged in stripes in plan view (bottom view) as shown by hatching in FIG. 5A.
  • each of the plurality of p + type semiconductor units 18 may be formed in a polygonal shape (a regular hexagonal shape in FIG.
  • each of the plurality of p + type semiconductor units 18 may be formed in a circular shape (in the shape of a perfect circle in FIG. 5C) in a plan view and may be arranged discretely.
  • the arrangement pattern of FIG. 5C may also be a matrix like the case of FIG. 5B.
  • the plurality of p + type semiconductor units 18 are unified with the same shape, but may have different shapes and may have different sizes.
  • the n-type epitaxial layer 13 has a thickness of 5 ⁇ m to 250 ⁇ m depending on the desired breakdown voltage.
  • the n-type epitaxial layer 13 has an impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the n-type epitaxial layer 13 includes an outer peripheral region 20 set at a peripheral portion (portion near the end face 7) and an active region 21 surrounded by the outer peripheral region 20.
  • MIS transistor structure 22 includes a p-type body region 23, an n + -type source region 24, a gate insulating film 25, a gate electrode 26, and a p + -type body contact region 27.
  • a plurality of p-type body regions 23 are formed on the surface portion of n-type epitaxial layer 13.
  • Each p-type body region 23 forms a minimum unit (unit cell) through which current flows in the active region 21.
  • the n + type source region 24 is formed in the inner region of each p type body region 23 so as to be exposed on the surface 2 of the n type epitaxial layer 13.
  • p-type body region 23 (a region surrounding the n + -type source region 24) outside the region of the n + -type source region 24 defines a channel region 28.
  • the gate electrode 26 extends over adjacent unit cells and faces the channel region 28 with the gate insulating film 25 interposed therebetween.
  • the p + type body contact region 27 penetrates the n + type source region 24 and is electrically connected to the p type body region 23.
  • the impurity concentration of p type body region 23 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of n + type source region 24 is, for example, 1 ⁇ 10 19 cm ⁇ 3.
  • ⁇ a 1 ⁇ 10 21 cm -3 the impurity concentration of the p + -type body contact region 27 is, for example, 1 ⁇ 10 19 cm -3 ⁇ 1 ⁇ 10 21 cm -3.
  • the gate insulating film 25 is made of, for example, silicon oxide (SiO 2 ) and has a thickness of 20 nm to 100 nm.
  • the gate electrode 26 is made of, for example, polysilicon.
  • Wp is preferably equal to or greater than the cell width Wc.
  • the width Wp of each p + -type semiconductor unit 18 may be twice or more the thickness Td.
  • the n ⁇ -type region on the back surface 15 side with respect to the MIS transistor structure 22 is an n ⁇ -type drift region 29 as an example of the second conductivity type region of the present invention.
  • the back surface 15 of the layer 13 is exposed. That is, the n ⁇ type drift region 29 extends over the first portion 16 and the second portion 17 in the n type epitaxial layer 13 and constitutes a contact portion between the bottom of the trench 14 and the p + type substrate 12.
  • an interlayer insulating film 30 that extends over both the active region 21 and the outer peripheral region 20 is formed.
  • the interlayer insulating film 30 is made of, for example, silicon oxide (SiO 2 ) and has a thickness of 0.5 ⁇ m to 3.0 ⁇ m.
  • a contact hole 31 is formed in the interlayer insulating film 30 to expose the n + type source region 24 and the p + type body contact region 27 of each unit cell.
  • a source electrode 4 is formed on the interlayer insulating film 30.
  • the source electrode 4 enters each contact hole 31 and is in ohmic contact with the n + type source region 24 and the p + type body contact region 27.
  • the source electrode 4 has an overlap portion 32 that extends from the active region 21 to the outer peripheral region 20 and rides on the interlayer insulating film 30 in the outer peripheral region 20.
  • a surface termination structure 33 is formed on the surface portion of the n-type epitaxial layer 13 in the outer peripheral region 20.
  • the surface termination structure 33 may be composed of a plurality of portions including at least one portion overlapping with the peripheral portion of the source electrode 4 (peripheral portion of the junction with the n-type epitaxial layer 13).
  • the innermost RESURF layer 34 RESURF: Reduced Surface Field
  • a plurality of guard ring layers 35 surrounding the RESURF layer 34 are included.
  • the RESURF layer 34 is formed across the inside and outside of the opening 36 of the interlayer insulating film 30, and is in contact with the peripheral edge of the source electrode 4 inside the opening 36.
  • the plurality of guard ring layers 35 are formed at intervals.
  • the RESURF layer 34 and the guard ring layer 35 shown in FIG. 4 are formed of p-type impurity regions, but may be formed of high resistance regions. In the case of the high resistance region, the RESURF layer 34 and the guard ring layer 35 may have a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • a drain electrode 6 is formed on the back surface 3 of the p + type substrate 12.
  • the drain electrode 6 is formed along the back surface 3 of the p + type substrate 12 and the inner surface of the trench 14. Thereby, the distance (the thickness of the drain electrode 6) between the one surface in contact with the back surface 3 of the p + type substrate 12 and the inner surface of the trench 14 of the drain electrode 6 and the other surface on the opposite side is constant.
  • the drain electrode 6 forms an ohmic contact with the n ⁇ type drift region 29 at the bottom (rear surface 15) of the trench 14, and the p + type substrate at the side (side 19) of the trench 14 and the back surface 3 of the p + type substrate 12. 12 and ohmic contact.
  • the drain electrode 6 is a common electrode for a plurality of unit cells.
  • the drain electrode 6 is made of a metal (eg, Ti, Ni, etc.) capable of forming ohmic contact with the n ⁇ type drift region 29 and the p + type substrate 12.
  • n-type n ⁇ -type drift region 29 and the p-type p + -type substrate 12 are exposed on the back surface 3 side of the semiconductor layer 11, and the drain electrode 6, which is a common electrode for both, is in ohmic contact. is doing. Therefore, with respect to MIS transistor structure 22, n ⁇ type drift region 29 and p + type substrate 12 have a drain region of MISFET (Metal Insulator Semiconductor Field Effect Transistor) and a collector region of IGBT (Insulated Gate Bipolar Semiconductor), respectively. It is composed.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Semiconductor
  • the semiconductor device 1 has a hybrid-MIS (Hybrid) in which MISFETs and IGBTs are integrated in the same semiconductor layer. -Metal Insulator Semiconductor) structure.
  • MISFET is effective as an element mainly used in a low withstand voltage region (for example, 5 kV or less). Therefore, in the semiconductor device 1, when a voltage is applied between the source and drain and a voltage higher than the threshold voltage is applied to the gate electrode 26, the MISFET is first turned on. The source electrode 4 and the drain electrode 6 are conducted through the first portion 16 of the n-type epitaxial layer 13 (MISFET mode). For example, the drain current rises from when the source-drain voltage is 0 V, and then increases linearly with the increase in drain voltage until pinch-off occurs. Therefore, the MISFET can exhibit good small current region characteristics. On the other hand, the drain voltage increases with an increase in the drain current.
  • the conduction loss of the MISFET determined by the product of the drain voltage and the drain current increases. It should be noted that by increasing the area of the semiconductor layer, the drain voltage necessary for flowing a large current can be reduced, and as a result, the conduction loss of the MISFET can be reduced, but the manufacturing cost is greatly increased.
  • the IGBT is effective as an element mainly used in a high breakdown voltage region (for example, 10 kV or more).
  • the source-drain voltage is turned on in the MISFET mode, and then the source-drain voltage is a parasitic diode (pn) formed by a pn junction between the p-type body region 23 and the n ⁇ -type drift region 29.
  • pn parasitic diode
  • the electrons act as a base current of a pnp transistor including the p-type body region 23, the n ⁇ -type drift region 29, and the p + -type substrate 12 (collector region), and the pnp transistor is turned on. Since electrons are supplied from the n + -type source region 24 (emitter region) and holes are injected from the p + -type substrate 12, excess electrons and holes are accumulated in the n ⁇ -type drift region 29. Thus, n - -type conductivity modulation in the drift region 29 is generated, n - -type drift region 29 is shifted to the high conductivity state, IGBT is turned on.
  • the source electrode 4 and the drain electrode 6 are electrically connected via the second portion 17 of the n-type epitaxial layer 13 (IGBT mode).
  • IGBT n-type epitaxial layer 13
  • the semiconductor device 1 can achieve good switching characteristics in both the small current region and the large current region.
  • FIGS. 7A to 7D are views showing the manufacturing process of the semiconductor device 1 of FIGS. 1 to 4 in the order of steps. 7A to 7D show only a cross-sectional portion of the semiconductor device 1 corresponding to FIG.
  • an n-type epitaxial layer 13 is formed on a p + type substrate 12 in a wafer state by epitaxial growth.
  • the aforementioned MIS transistor structure 22 is formed on the surface portion of the n-type epitaxial layer 13.
  • the surface termination structure 33 can be reduced if it is formed by an ion implantation process when the p-type body region 23 of the MIS transistor structure 22 is formed, but may be formed by a separate process. Good.
  • an interlayer insulating film 30 (not shown) and the source electrode 4 are formed.
  • the p + type substrate 12 is selectively etched from the back surface 3 to form the trench 14 reaching the n type epitaxial layer 13 (n ⁇ type drift region 29).
  • a step of thinning the p + type substrate 12 may be performed prior to the formation of the trench 14. Since the etching time can be shortened by reducing the thickness, manufacturing efficiency can be improved.
  • This thinning step may be finished by polishing (for example, CMP) after thinning the p + type substrate 12 by grinding from the back surface 3 side (for example, after cutting about 50 ⁇ m to 300 ⁇ m).
  • polishing for example, CMP
  • the p + type substrate 12 remaining after grinding may be further thinned.
  • a metal film for example, Ti / Al
  • the metal film is deposited on the inner surface of the trench 14 (the back surface 15 of the n-type epitaxial layer 13 and the side surface 19 of the trench 14).
  • the drain electrode 6 is formed.
  • the drain electrode 6 may be sintered by laser annealing.
  • the semiconductor layer 11 is cut along a dicing line set at a predetermined position. Thereby, the separated semiconductor device 1 is obtained.
  • the p + type substrate 12 is used for the ohmic contact with the drain electrode 6 in the semiconductor device 1, ions are implanted into the n ⁇ type drift region 29 of the n type epitaxial layer 13. There is no need to form a p + type region. As a result, it is possible to suppress the occurrence of crystal defects in the vicinity of the pn junction between the p + type substrate 12 and the n ⁇ type drift region 29, and therefore, in the IGBT mode of the semiconductor device 1, the number of n ⁇ type drift regions 29 is small. The lifetime of holes that are carriers can be increased. As a result, the carrier lifetime of the n ⁇ type drift region 29 can be set to 0.1 ⁇ s or more.
  • FIG. 7A a p + type substrate 12 is prepared and an n type epitaxial layer 13 is grown thereon.
  • FIG. 8A to 8C may be performed instead of the process of FIG. 7B.
  • an n + type substrate 37 in a wafer state is prepared, and ap + type as an alternative portion of the p + type substrate 12 is epitaxially grown on the n + type substrate 37.
  • Epitaxial layer 38 and n-type epitaxial layer 13 are formed.
  • the aforementioned MIS transistor structure 22 is formed on the surface of the n-type epitaxial layer 13 with the n + -type substrate 37 left.
  • the n + type substrate 37 is removed, so that the entire back surface 3 of the p + type epitaxial layer 38 is exposed.
  • This process is, for example, by almost completely removing the n + -type substrate 37 by grinding from the rear surface side of the n + -type substrate 37, it may be finished by polishing (e.g., CMP).
  • steps shown in FIGS. 7C to 7D may be performed on the stacked structure of the p + -type epitaxial layer 38 and the n-type epitaxial layer 13.
  • FIG. 9 is a schematic cross-sectional view showing another embodiment of the semiconductor device 1.
  • the drain electrode 6 is formed along the back surface 3 of the p + type substrate 12 and the inner surface of the trench 14, but the drain electrode 6 is formed in the trench 14 as shown in FIG. It may be embedded and further formed on the back surface 3 of the p + type substrate 12. That is, the drain electrode 6 is formed on the relatively thick first portion 39 buried in the trench 14 and the second portion 40 formed on the back surface 3 of the p + type substrate 12 and relatively thinner than the first portion 39. And may be included. Thus, the drain electrode 6 may have a flat back surface 41 that continues between the region facing the p + type substrate 12 and the region facing the trench 14.
  • FIG. 9 can be obtained, for example, by performing the steps of FIGS. 10A to 10C instead of the step of FIG. 7D.
  • a metal film 42 (for example, Ti / Al) is formed on the entire back surface 3 of the p + type substrate 12 by, eg, sputtering. The deposition of the metal film 42 is continued until the trench 14 is filled with the metal film 42 and the entire back surface 3 of the p + type substrate 12 is hidden.
  • the metal film 42 may be thinned by grinding from the back surface 41 side and then finished by polishing (for example, CMP). In the polishing step, the metal film 42 remaining after grinding may be further thinned.
  • CMP polishing
  • the drain electrode 6 embedded in the trench 14 and formed on the back surface 3 of the p + type substrate 12 is obtained.
  • FIG. 11 is a schematic cross-sectional view showing another embodiment of the semiconductor device 1.
  • the semiconductor device 1 further includes an n-type field stop region 43 having a higher concentration than the n ⁇ -type drift region 29 between the n ⁇ -type drift region 29 and the p + -type substrate 12. You may go out.
  • the n-type field stop region 43 when a high voltage is applied between the drain and source, the depletion layer extending from the low voltage side (for example, the MIS transistor structure 22) has a p + type substrate on the high voltage side. Reaching to 12 can be prevented. Thereby, a leak current due to a punch-through phenomenon can be prevented. Further, since the concentration is higher than that of the n ⁇ -type drift region 29, the contact resistance with respect to the drain electrode 6 can be reduced.
  • the n-type field stop region 43 may be formed on the entire back surface 15 of the n-type epitaxial layer 13 so as to straddle the first portion 16 and the second portion 17 of the n-type epitaxial layer 13, for example.
  • FIG. 12 is a schematic cross-sectional view showing another embodiment of the semiconductor device 1.
  • the depth position of the bottom of the trench 14 is at the same level as the back surface 15 of the n-type epitaxial layer 13, but the trench 14 has an n-type epitaxial layer 13 as shown in FIG. 12. It may be formed even deeper so as to form the concave portion 44. Accordingly, a step is formed on the back surface 15 of the n-type epitaxial layer 13 between the formation position (first portion 16) of the trench 14 and the other position (second portion 17).
  • the bottom of the trench 14 is configured only by the n-type epitaxial layer 13, while the side of the trench 14 is configured by the n-type epitaxial layer 13 and the p + -type substrate 12. According to this configuration, since the contact area of the drain electrode 6 with the n-type epitaxial layer 13 increases, the on-resistance in the MISFET mode of the semiconductor device 1 can be reduced.
  • FIG. 13 is a schematic cross-sectional view showing another embodiment of the semiconductor device 1.
  • the side portion (side surface 19) of the trench 14 is formed perpendicular to the bottom portion of the trench 14 (the back surface 15 of the n-type epitaxial layer 13), but as shown in FIG.
  • the tapered surface may be inclined with respect to the bottom of the trench 14. According to this configuration, the side surface 19 of the trench 14 slightly faces the opening end, so that the electrode material can be favorably deposited when the drain electrode 6 is formed.
  • the semiconductor device 1 can be used by being incorporated in an inverter circuit as shown in FIG.
  • FIG. 14 is an inverter circuit diagram in which a plurality of semiconductor devices 1 are incorporated.
  • the inverter circuit 101 is a three-phase inverter circuit connected to a three-phase motor 102 as an example of a load.
  • Inverter circuit 101 includes a DC power supply 103 and a switch unit 104.
  • the DC power supply 103 is 700V, for example.
  • a high voltage side wiring 105 is connected to the high voltage side of the DC power source 103, and a low voltage side wiring 106 is connected to the low voltage side thereof.
  • the switch unit 104 includes three arms 107 to 109 corresponding to the respective phases of the U phase 102U, the V phase 102V, and the W phase 102W of the three-phase motor 102.
  • the arms 107 to 109 are connected in parallel between the high-voltage side wiring 105 and the low-voltage side wiring 106.
  • Each of the arms 107 to 109 includes high-side high-side transistors (semiconductor device 1) 110H to 112H made of n-channel MISFETs and low-side low-side transistors (semiconductor device 1) 110L to 112L.
  • Respectively connected to each of the transistors 110H to 112H and 110L to 112L are regenerative diodes 113H to 115H and 113L to 115L in such a direction that a forward current flows from the low voltage side to the high voltage side. It may be omitted by using a parasitic diode.
  • the high-side gate drivers 116H to 118H and the low-side gate drivers 116L to 118L are connected to the gates of the transistors 110H to 112H and 110L to 112L, respectively.
  • the inverter circuit 101 by appropriately switching on / off control of the high-side transistors 110H to 112H and the low-side transistors 110L to 112L of each arm 107 to 109, that is, one transistor is switched on in one arm, By appropriately switching between a state where the transistor is switched off and a state where one transistor is switched off and the other transistor is switched on in the other arm, an alternating current can be passed through the three-phase motor 102.
  • energization to the three-phase motor 102 can be stopped by setting both transistors in the plurality of arms to the switch-off state or setting at least one transistor of all the arms to the switch-off state. In this way, the switching operation of the three-phase motor 102 is performed.
  • the semiconductor layer 11 is not limited to a semiconductor layer made of SiC, and is a wide band gap semiconductor other than SiC, for example, a semiconductor having a band gap of 2 eV or more. Specifically, the semiconductor layer 11 has a band gap of about 3.42 eV. ), Diamond (band gap is about 5.47 eV), or the like.
  • the semiconductor device of the present invention may be used as an inverter circuit for a power supply device, and each transistor.
  • a circuit in which the gate drivers are integrated into one may be used.

Abstract

半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上の第２導電型の第２半導体層と、前記第２半導体層の表面部に形成されたＭＩＳトランジスタ構造と、前記第１半導体層に選択的に形成されたトレンチと、前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成しており、前記第２導電型領域のキャリアライフタイムが０．１μｓ以上である。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置およびその製造方法に関する。
　近年、小電流領域および大電流領域の両方において良好なスイッチング特性を達成するために、縦型ｎチャネルＭＯＳＦＥＴの裏面側に選択的にｐ型コレクタ領域を設けることによって、ＭＯＳＦＥＴ機能に加えてＩＧＢＴ機能も備える、いわゆるハイブリッドＭＯＳＦＥＴが提案されている。この種のハイブリッドＭＯＳＦＥＴは、たとえば、特許文献１および２に開示されている。
特開２０１３－１１０３７３号公報 国際公開第２０１５／１５９９５３号
　特許文献１および２では、少なくともｐ型コレクタ領域がイオン注入によって形成されている。イオン注入によって半導体層に多数の結晶欠陥が形成され、当該結晶欠陥がデバイスのバイポーラ動作（ＩＧＢＴモード）に影響を与える場合がある。たとえば、ＳｉＣ半導体層において、イオン注入によってＳｉＣ半導体層中に炭素（Ｃ）空孔やシリコン（Ｓｉ）空孔が発生し、少数キャリアのライフタイムが短くなる場合がある。その結果、ＩＧＢＴモードにおける伝導度変調の効果が小さくなり、オン抵抗およびオン電圧が増加する。
　本発明の目的は、小電流領域および大電流領域の両方において良好なスイッチング特性を達成できるデバイスであって、従来に比べて欠陥準位を低減することができる半導体装置およびその製造方法を提供することである。
　本発明の一実施形態に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上の第２導電型の第２半導体層と、前記第２半導体層の前記第１半導体層側と反対側の表面部に形成されたＭＩＳトランジスタ構造と、前記第１半導体層に選択的に形成され、前記第２半導体層に達する底部を有するトレンチと、前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成しており、前記第１半導体層または前記第２導電型領域のキャリアライフタイムが０．１μｓ以上である。なお、前記第１電極は、前記第１半導体層との間に、少なくとも前記トレンチの側部または前記トレンチを形成されていない領域（たとえば、前記第１半導体層の前記裏面等）においてオーミック接触を形成していてもよい。
　この構成によれば、半導体装置は、第２半導体層のＭＩＳトランジスタ構造に対して、第２導電型領域および第１半導体層が、それぞれ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドレイン領域およびＩＧＢＴ（Insulated Gate Bipolar Semiconductor）のコレクタ領域を構成している。つまり、共通のＭＩＳトランジスタ構造に対して互いに異なる導電型のオーミック接触部を裏面側に設けることで、半導体装置は、ＭＩＳＦＥＴおよびＩＧＢＴが同一の半導体層に集積化されたＨｙｂｒｉｄ－ＭＩＳ（Hybrid - Metal Insulator Semiconductor）構造を有している。
　ＭＩＳＦＥＴは、主に低耐圧領域（たとえば、５ｋＶ以下）で使用する素子として有効である。ＭＩＳＦＥＴがオン状態にされると、ドレイン電流は、ドレイン電圧が０Ｖの時から立ち上がり、その後ドレイン電圧の増加に応じてリニアに増加する。したがって、ＭＩＳＦＥＴでは、良好な小電流領域の特性を示すことができる。一方、ドレイン電流は、ドレイン電圧の増加に対してリニア増加するので、大電流領域でＭＩＳＦＥＴを使用する場合には、印加されるドレイン電圧の増加に応じて、半導体層の面積を拡大しなければならない。
　一方、ＩＧＢＴは、主に高耐圧領域（たとえば、１０ｋＶ以上）で使用する素子として有効である。ＩＧＢＴの場合、バイポーラトランジスタの伝導度変調特性を有するため、高耐圧で大電流制御が可能である。したがって、ＩＧＢＴでは、半導体層の面積を拡大することなく、良好な大電流領域の特性を示すことができる。
　これらから、ＭＩＳＦＥＴとＩＧＢＴとを同一の半導体層に集積化することにより、低耐圧領域から高耐圧領域にかけて広い動作範囲を実現できる。つまり、高耐圧素子として使用できながらも、小電流領域において、ＭＩＳＦＥＴ（ユニポーラ）動作を実現し、大電流領域においてＩＧＢＴ（バイポーラ）動作を実現できる半導体装置を提供することができる。その結果、小電流領域および大電流領域の両方において良好なスイッチング特性を達成することができる。
　本発明の一実施形態に係る半導体装置は、たとえば、第１導電型の第１半導体層の一方表面側に第２導電型の第２半導体層を形成する工程と、前記第２半導体層の前記第１半導体層側と反対側の表面部に、ＭＩＳトランジスタ構造を形成する工程と、前記第１半導体層の前記第２半導体層側と反対側の裏面から選択的にエッチングすることによって、前記第２半導体層に達する底部を有するトレンチを形成する工程と、少なくとも前記トレンチの底部で前記第２半導体層の第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成する第１電極を、前記トレンチに入り込むように前記第１半導体層の前記裏面上に形成する工程とを含む、半導体装置の製造方法によって製造することができる。
　この方法によれば、第１半導体層の形成にあたって、イオン注入を行う必要がない。さらに、第１半導体層はエピタキシャル法により形成されているので活性化のためのレーザーアニールが不要である。これにより、第１半導体層と第２半導体層との界面付近に結晶欠陥が発生することを抑制できるため、ＩＧＢＴモードにおいて、第２導電型領域の少数キャリアのライフタイムを長くすることができる。たとえば、第２導電型領域がｎ型領域の場合には正孔のライフタイムを長くでき、第２導電型領域がｐ型領域の場合には電子のライフタイムを長くできる。この結果、本発明の一実施形態に係る半導体装置のように、第２導電型領域のキャリアライフタイムを０．１μｓ以上とすることができる。
　本発明の一実施形態に係る半導体装置では、前記トレンチは、前記第２半導体層に凹部が形成されるように、前記第１半導体層の厚さよりも大きい深さで形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記第２半導体層は、前記第１部分と前記第２部分との間で連なる平坦な裏面を有していてもよい。
　本発明の一実施形態に係る半導体装置では、前記トレンチの側部が前記第１半導体層のみで構成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記ＭＩＳトランジスタ構造は、第１導電型のボディ領域と、前記ボディ領域の表面部に形成された第２導電型のソース領域と、前記ボディ領域に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ボディ領域に対向するゲート電極とを含み、前記第２導電型領域は、前記ボディ領域に対して前記第１半導体層側に形成され、前記ボディ領域に接するドリフト領域を含んでいてもよい。
　本発明の一実施形態に係る半導体装置は、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲の外周領域に形成された表面終端構造をさらに含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記第２導電型領域は、前記ドリフト領域と前記第１半導体層との間に形成され、前記ドリフト領域よりも高い濃度を有するフィールドストップ領域をさらに含んでいてもよい。
　この構成によれば、半導体装置の耐圧時（半導体装置のドレイン－ソース間に高バイアスが印加されたとき）に、低電圧側のＭＩＳトランジスタ構造から延びる空乏層が高電圧側の前記第１半導体層にまで達することを防止することができる。これにより、パンチスルー現象によるリーク電流を防止することができる。また、ドリフト領域よりも高濃度であるため、第１電極に対するコンタクト抵抗を低減することもできる。
　本発明の一実施形態に係る半導体装置では、前記トレンチは、前記第１半導体層を少なくとも最小幅Ｗｍｉｎを有する複数の第１導電型単位に区画しており、前記第１導電型単位の幅Ｗｍｉｎは、前記ＭＩＳトランジスタ構造の１つのセル幅以上あるいは前記第２半導体層の厚さの２倍以上であってもよい。
　本発明の一実施形態に係る半導体装置では、前記トレンチは、前記第１半導体層を複数の第１導電型単位に区画しており、前記複数の第１導電型単位は、平面視においてストライプ状に配列されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記トレンチは、前記第１半導体層を複数の第１導電型単位に区画しており、前記複数の第１導電型単位は、平面視においてそれぞれが多角形状に形成され、離散的に配列されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記トレンチは、第１半導体層を複数の第１導電型単位に区画しており、前記複数の第１導電型単位は、平面視においてそれぞれが円形状に形成され、離散的に配列されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記第１電極は、前記第１半導体層の前記裏面および前記トレンチの内面に沿うように形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記第１電極は、前記トレンチに埋め込まれ、さらに前記第１半導体層の前記裏面上に形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記第１半導体層は、５μｍ～３５０μｍの厚さを有していてもよい。
　本発明の一実施形態に係る半導体装置では、前記第２半導体層上に形成され、前記ＭＩＳトランジスタ構造に電気的に接続された第２電極を含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記第１半導体層および前記第２半導体層は、ワイドバンドギャップ半導体からなっていてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記第２半導体層を形成する工程は、基板として準備された前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程を含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記第２半導体層を形成する工程は、第２導電型基板上に前記第１半導体層をエピタキシャル成長させる工程と、前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程と、前記第２導電型基板を除去する工程とを含んでいてもよい。
　本発明の一実施形態に係る半導体装置の製造方法では、前記トレンチの形成前に、前記第１半導体層を前記裏面側から薄化させる工程を含んでいてもよい。
　この方法によれば、トレンチのエッチング時間を短縮できるため、製造効率を向上させることができる。
　本発明の一実施形態に係る半導体装置の製造方法では、前記第１半導体層を薄化させる工程は、研磨によって前記第１半導体層の前記裏面を仕上げる工程を含んでいてもよい。
　この方法によれば、第１半導体層の裏面を滑らかにすることができるので、当該裏面に対して第１電極を良好にオーミック接触させることができる。
　本発明の一実施形態に係る半導体装置の製造方法では、前記第１電極を形成する工程は、前記第１半導体層の前記裏面上に形成された前記第１電極を、レーザーアニールによってシンター処理する工程を含んでいてもよい。
　また、本発明の他の実施形態に係る半導体装置は、エピタキシャル成長により形成された第１導電型の第１半導体層と、前記第１半導体層上にエピタキシャル成長により形成された第２導電型の第２半導体層と、前記第２半導体層の前記第１半導体層側と反対側の表面部に形成されたＭＩＳトランジスタ構造と、前記第１半導体層に選択的に形成され、前記第２半導体層に達する底部を有するトレンチと、前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成している。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、本発明の一実施形態に係る半導体装置の模式的な底面図である。 図３は、図１のIII-III線に沿って前記半導体装置を切断したときに現れる断面図である。 図４は、図１のIV-IV線に沿って前記半導体装置を切断したときに現れる断面図である。 図５Ａ～図５Ｃは、ｐ＋型半導体単位の配列パターンを示す図である。 図６は、前記半導体装置の他の形態を示す模式的な断面図である。 図７Ａは、図１～図４の半導体装置の製造工程の一部を示す図である。 図７Ｂは、図７Ａの次の工程を示す図である。 図７Ｃは、図７Ｂの次の工程を示す図である。 図７Ｄは、図７Ｃの次の工程を示す図である。 図８Ａは、図１～図４の半導体装置の製造工程の他の形態を示す図である。 図８Ｂは、図８Ａの次の工程を示す図である。 図８Ｃは、図８Ｂの次の工程を示す図である。 図９は、前記半導体装置の他の形態を示す模式的な断面図である。 図１０Ａは、図９の半導体装置の製造工程の一部を示す図である。 図１０Ｂは、図１０Ａの次の工程を示す図である。 図１０Ｃは、図１０Ｂの次の工程を示す図である。 図１１は、前記半導体装置の他の形態を示す模式的な断面図である。 図１２は、前記半導体装置の他の形態を示す模式的な断面図である。 図１３は、前記半導体装置の他の形態を示す模式的な断面図である。 図１４は、前記半導体装置が組み込まれたインバータ回路図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１および図２は、それぞれ、本発明の一実施形態に係る半導体装置１の平面図および底面図である。
　半導体装置１は、その表面２側に本発明の第２電極の一例としてのソース電極４およびゲートパッド５を有し、裏面３側に本発明の第１電極の一例としてのドレイン電極６を有している。
　ソース電極４は、表面２のほぼ全域において略四角形状に形成され、半導体装置１の端面７よりも内側に離れた位置に周縁９を有している。周縁９には後述の記載でも説明するが、ガードリング等の表面終端構造が設けられている。これにより、半導体装置１の表面２には、ソース電極４の周囲に半導体領域８が露出している。この実施形態では、ソース電極４を取り囲む半導体領域８が露出している。ゲートパッド５は、ソース電極４の一つの角部において、ソース電極４から間隔を空けて設けられ、後述する各ＭＩＳトランジスタ構造２２のゲート電極２６に接続されている。
　ドレイン電極６は、裏面３の全域に四角形状に形成され、半導体装置１の端面７と一致する（端面７に連なる）周縁１０を有している。なお、裏面３には後述するようにトレンチ１４が形成されているが、図２では省略している。
　図３および図４は、それぞれ、図１のIII-III線およびIV－IV線に沿って半導体装置１を切断したときに現れる断面図である。図５Ａ～図５Ｃは、ｐ＋型半導体単位１８の配列パターンを示す裏面側から見た図である。また、図６は、半導体装置１の他の形態を示す図であって、ｐ＋型半導体単位１８のサイズが異なる形態を示している。
　半導体装置１は、ＳｉＣからなる半導体層１１を含む。半導体層１１は、ＳｉＣのＳｉ面である表面２およびその反対側でＳｉＣのＣ面である裏面３と、表面２に交差する方向に延びる（図４では垂直方向に延びる）端面７とを有している。表面２がＳｉＣのＳｉ面以外であってもよく、裏面３がＳｉＣのＣ面以外であってもよい。
　半導体層１１は、本発明の第１半導体層の一例としてのｐ＋型基板１２と、ｐ＋型基板１２上の本発明の第２半導体層の一例としてのｎ型エピタキシャル層１３とを含む。
　ｐ＋型基板１２は、たとえば、１００μｍ～４００μｍの厚さを有している。また、ｐ＋型基板１２は、たとえば、１×１０１７ｃｍ－３～５×１０１９ｃｍ－３の不純物濃度を有している。
　ｐ＋型基板１２には、トレンチ１４が選択的に形成されている。トレンチ１４は、図３および図４に示すように、ｐ＋型基板１２のほぼ全体にわたって（つまり、後述する活性領域２１および外周領域２０の両方に）形成されている。
　各トレンチ１４は、ｐ＋型基板１２の裏面（半導体層１１の裏面３）からｎ型エピタキシャル層１３に達している。この実施形態では、トレンチ１４の底部の深さ位置が、ｎ型エピタキシャル層１３の裏面１５（ｐ＋型基板１２とｎ型エピタキシャル層１３との界面）と同じレベルとなっている。この実施形態では、トレンチ１４の側部（側面１９）は、トレンチ１４の底部（ｎ型エピタキシャル層１３の裏面１５）に対して垂直に形成されている。
　また、トレンチ１４は、ｐ＋型基板１２を複数のｐ＋型半導体単位１８に区画している。ｐ＋型半導体単位１８は、ｎ型エピタキシャル層１３に達するトレンチ１４によって分割され、水平方向において互いに物理的かつ電気的に分離されたｐ＋型の半導体部分である。ｐ＋型半導体単位１８は、トレンチ１４のパターンによって様々なパターンで形成できる。たとえば、複数のｐ＋型半導体単位１８は、図５Ａにおいてハッチングで示すように、平面視（底面視）においてストライプ状に配列されていてもよい。また、複数のｐ＋型半導体単位１８は、図５Ｂにおいてハッチングで示すように、平面視においてそれぞれが多角形状（図５Ｂでは、正六角形状）に形成され、離散的に配列されていてもよい。図５Ｂでは、複数のｐ＋型半導体単位１８が千鳥状に配列されているが、行列状であってもよい。また、複数のｐ＋型半導体単位１８は、図５Ｃにおいてハッチングで示すように、平面視においてそれぞれが円形状（図５Ｃでは、正円形状）に形成され、離散的に配列されていてもよい。むろん、図５Ｃの配列パターンも図５Ｂの場合と同様に行列状であってもよい。なお、図５Ａ～図５Ｃでは、複数のｐ＋型半導体単位１８が互いに同じ形状で統一されているが、互いに形状が異なり、また、大きさが異なっていてもよい。
　ｎ型エピタキシャル層１３は、所望の耐圧に応じて５μｍ～２５０μｍの厚さを有している。また、ｎ型エピタキシャル層１３は、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有している。ｎ型エピタキシャル層１３は、その周縁部（端面７付近の部分）に設定された外周領域２０と、当該外周領域２０に取り囲まれた活性領域２１とを含む。
　活性領域２１においてｎ型エピタキシャル層１３の表面部には、ＭＩＳトランジスタ構造２２が複数形成されている。ＭＩＳトランジスタ構造２２は、ｐ型ボディ領域２３と、ｎ＋型ソース領域２４と、ゲート絶縁膜２５と、ゲート電極２６と、ｐ＋型ボディコンタクト領域２７とを含む。
　より具体的には、複数のｐ型ボディ領域２３がｎ型エピタキシャル層１３の表面部に形成されている。各ｐ型ボディ領域２３は、活性領域２１において電流が流れる最小単位（単位セル）を形成している。ｎ＋型ソース領域２４は、各ｐ型ボディ領域２３の内方領域に、ｎ型エピタキシャル層１３の表面２に露出するように形成されている。ｐ型ボディ領域２３において、ｎ＋型ソース領域２４の外側の領域（ｎ＋型ソース領域２４を取り囲む領域）はチャネル領域２８を定義している。ゲート電極２６は、隣り合う単位セルに跨っており、ゲート絶縁膜２５を介してチャネル領域２８に対向している。ｐ＋型ボディコンタクト領域２７は、ｎ＋型ソース領域２４を貫通してｐ型ボディ領域２３と電気的に接続されている。
　ＭＩＳトランジスタ構造２２の各部について説明を加える。ｐ型ボディ領域２３の不純物濃度は、たとえば、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３であり、ｎ＋型ソース領域２４の不純物濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３であり、ｐ＋型ボディコンタクト領域２７の不純物濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。ゲート絶縁膜２５は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは２０ｎｍ～１００ｎｍである。ゲート電極２６は、たとえば、ポリシリコンからなる。
　また、図３において、隣り合うＭＩＳトランジスタ構造２２のゲート電極２６間の距離を１つのＭＩＳトランジスタ構造２２のセル幅Ｗｃとしたときに、図５Ａ～図５Ｃの各ｐ＋型半導体単位１８の幅Ｗｐは、当該セル幅Ｗｃ以上であることが好ましい。あるいは、図６に示すように、ｎ型エピタキシャル層１３の厚さをＴｄとしたときに、各ｐ＋型半導体単位１８の幅Ｗｐは、当該厚さＴｄの２倍以上であってもよい。これにより、各ｐ＋型半導体単位１８からの正孔注入が効率的に行われるため、低いドレイン電圧でＩＧＢＴモードへ移行させることができる。なお、幅Ｗｐは、図５Ａ～図５Ｃに示すように、各ｐ＋型半導体単位１８において最も狭い部分で測定すればよい。
　ｎ型エピタキシャル層１３においてＭＩＳトランジスタ構造２２に対して裏面１５側のｎ－型の領域は、本発明の第２導電型領域の一例としてのｎ－型ドリフト領域２９となっており、ｎ型エピタキシャル層１３の裏面１５に露出している。つまり、ｎ－型ドリフト領域２９は、ｎ型エピタキシャル層１３において第１部分１６および第２部分１７に跨っており、トレンチ１４の底部およびｐ＋型基板１２との接触部を構成している。
　半導体層１１の表面側には、活性領域２１および外周領域２０の両方に跨る層間絶縁膜３０が形成されている。層間絶縁膜３０は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは０．５μｍ～３．０μｍである。層間絶縁膜３０には、各単位セルのｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７を露出させるコンタクトホール３１が形成されている。
　層間絶縁膜３０上には、ソース電極４が形成されている。ソース電極４は、各コンタクトホール３１に入り込み、ｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７にオーミック接触している。ソース電極４は、活性領域２１から外周領域２０に延び、外周領域２０において層間絶縁膜３０に乗り上がったオーバーラップ部３２を有している。
　図４に示すように、外周領域２０においてｎ型エピタキシャル層１３の表面部には、表面終端構造３３が形成されている。表面終端構造３３は、ソース電極４の周縁部（ｎ型エピタキシャル層１３との接合部の周縁部）に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図４では、最も内側のリサーフ層３４（RESURF：Reduced Surface Field）と、リサーフ層３４を取り囲む複数のガードリング層３５とを含む。リサーフ層３４は、層間絶縁膜３０の開口３６の内外に跨って形成され、開口３６内部でソース電極４の周縁部に接触している。複数のガードリング層３５は、互いに間隔を空けて形成されている。図４に示すリサーフ層３４およびガードリング層３５は、ｐ型の不純物領域によって形成されているが、高抵抗領域からなっていてもよい。高抵抗領域の場合、リサーフ層３４およびガードリング層３５は１×１０１４ｃｍ－３～１×１０２１ｃｍ－３の結晶欠陥濃度を有していてもよい。
　ｐ＋型基板１２の裏面３には、ドレイン電極６が形成されている。ドレイン電極６は、ｐ＋型基板１２の裏面３およびトレンチ１４の内面に沿うように形成されている。これにより、ドレイン電極６のｐ＋型基板１２の裏面３およびトレンチ１４の内面に接する一方表面とその反対側の他方表面との距離（ドレイン電極６の厚さ）が一定となっている。ドレイン電極６は、トレンチ１４の底部（裏面１５）でｎ－型ドリフト領域２９とオーミック接触を形成し、トレンチ１４の側部（側面１９）およびｐ＋型基板１２の裏面３でｐ＋型基板１２とオーミック接触を形成している。ドレイン電極６は、複数の単位セルの共通の電極である。また、ドレイン電極６は、ｎ－型ドリフト領域２９およびｐ＋型基板１２とオーミック接触を形成可能な金属（たとえば、Ｔｉ、Ｎｉ等）からなる。
　この半導体装置１では、半導体層１１の裏面３側にｎ型のｎ－型ドリフト領域２９およびｐ型のｐ＋型基板１２が露出し、この両方に共通の電極であるドレイン電極６がオーミック接触している。したがって、ＭＩＳトランジスタ構造２２に対して、ｎ－型ドリフト領域２９およびｐ＋型基板１２が、それぞれ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドレイン領域およびＩＧＢＴ（Insulated Gate Bipolar Semiconductor）のコレクタ領域を構成している。つまり、共通のＭＩＳトランジスタ構造２２に対して互いに異なる導電型のオーミック接触部を裏面側に設けることで、半導体装置１は、ＭＩＳＦＥＴおよびＩＧＢＴが同一の半導体層に集積化されたＨｙｂｒｉｄ－ＭＩＳ（Hybrid - Metal Insulator Semiconductor）構造を有している。
　ＭＩＳＦＥＴは、主に低耐圧領域（たとえば、５ｋＶ以下）で使用する素子として有効である。したがって、半導体装置１では、ソース－ドレイン間に電圧が印加され、ゲート電極２６にしきい値電圧以上の電圧が印加されると、まず、ＭＩＳＦＥＴがオン状態にされる。ｎ型エピタキシャル層１３の第１部分１６を介してソース電極４とドレイン電極６との間が導通する（ＭＩＳＦＥＴモード）。たとえば、ドレイン電流は、ソース－ドレイン電圧が０Ｖの時から立ち上がり、その後ピンチオフが起こるまでドレイン電圧の増加に応じてリニアに増加する。したがって、ＭＩＳＦＥＴでは、良好な小電流領域の特性を示すことができる。一方、ドレイン電圧は、ドレイン電流の増加に対して増加するので、大電流領域でＭＩＳＦＥＴを使用すると、ドレイン電圧とドレイン電流の積で決まるＭＩＳＦＥＴの通電損失が増大する。なお、半導体層の面積を拡大することによって、大電流を流すために必要なドレイン電圧が低減でき、結果としてＭＩＳＦＥＴの通電損失を低減できるが、製造コストが大幅に増大してしまう。
　一方、ＩＧＢＴは、主に高耐圧領域（たとえば、１０ｋＶ以上）で使用する素子として有効である。この半導体装置１では、ＭＩＳＦＥＴモードでソース－ドレイン間が導通した後、ソース－ドレイン間の電圧が、ｐ型ボディ領域２３とｎ－型ドリフト領域２９とのｐｎ接合によって構成される寄生ダイオード（ｐｎダイオード）の立ち上がり電圧以上となると、大電流領域に移行する。大電流領域では、ｎ－型ドリフト領域２９に電子が流れ込む。この電子が、ｐ型ボディ領域２３、ｎ－型ドリフト領域２９およびｐ＋型基板１２（コレクタ領域）からなるｐｎｐトランジスタのベース電流として作用し、ｐｎｐトランジスタが導通する。ｎ＋型ソース領域２４（エミッタ領域）から電子が供給され、ｐ＋型基板１２から正孔が注入されるので、ｎ－型ドリフト領域２９には過剰な電子と正孔が蓄積される。これにより、ｎ－型ドリフト領域２９で伝導度変調が発生し、ｎ－型ドリフト領域２９が高伝導度状態に移行して、ＩＧＢＴがオン状態となる。つまり、ｎ型エピタキシャル層１３の第２部分１７を介してソース電極４とドレイン電極６との間が導通する（ＩＧＢＴモード）。このように、ＩＧＢＴの場合、バイポーラトランジスタの伝導度変調特性を有するため、高耐圧で大電流制御が可能である。したがって、ＩＧＢＴでは、半導体層の面積をＭＩＳＦＥＴに比べて拡大することなく、良好な大電流領域の特性を示すことができる。
　これらから、ＭＩＳＦＥＴとＩＧＢＴとを同一の半導体層に集積化することにより、低耐圧領域から高耐圧領域にかけて広い動作範囲を実現できる。つまり、高耐圧素子として使用できながらも、小電流領域において、ＭＩＳＦＥＴ（ユニポーラ）動作を実現し、大電流領域においてＩＧＢＴ（バイポーラ）動作を実現できる半導体装置を提供することができる。その結果、半導体装置１は、小電流領域および大電流領域の両方において良好なスイッチング特性を達成することができる。
　次に、図７Ａ～図７Ｄを参照して、半導体装置１の製造方法について説明する。
　図７Ａ～図７Ｄは、図１～図４の半導体装置１の製造工程を工程順に示す図である。なお、図７Ａ～図７Ｄでは、図３に対応する半導体装置１の断面部分のみを示している。
　半導体装置１を製造するには、図７Ａに示すように、まず、ウエハ状態のｐ＋型基板１２上に、エピタキシャル成長によって、ｎ型エピタキシャル層１３が形成される。
　次に、図７Ｂに示すように、ｎ型エピタキシャル層１３の表面部に前述のＭＩＳトランジスタ構造２２が形成される。この際、図示はしないが、表面終端構造３３は、ＭＩＳトランジスタ構造２２のｐ型ボディ領域２３を形成するときのイオン注入工程で形成すれば工程を削減できるが、別途の工程で形成してもよい。その後、層間絶縁膜３０（図示せず）およびソース電極４が形成される。
　次に、図７Ｃに示すように、ｐ＋型基板１２が裏面３から選択的にエッチングされることによって、ｎ型エピタキシャル層１３（ｎ－型ドリフト領域２９）に達するトレンチ１４が形成される。
　なお、トレンチ１４の形成に先立って、ｐ＋型基板１２を薄化する工程を行ってもよい。薄化しておくことでエッチング時間を短縮できるため、製造効率を向上させることができる。この薄化工程は、たとえば、裏面３側からの研削によってｐ＋型基板１２を薄化した後（たとえば、５０μｍ～３００μｍ程度削った後）、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に残っているｐ＋型基板１２をさらに薄化させてもよい。最終的に研磨工程を施すことによって、露出するｐ＋型基板１２の裏面３の表面状態を滑らかにすることができるので、ドレイン電極６を良好にオーミック接触させることができる。
　次に、図７Ｄに示すように、たとえばスパッタ法によって、金属膜（たとえば、Ｔｉ／Ａｌ）がｐ＋型基板１２の裏面３全体に形成される。当該金属膜は、ｐ＋型基板１２の裏面３の他、トレンチ１４の内面（ｎ型エピタキシャル層１３の裏面１５およびトレンチ１４の側面１９）にも堆積する。これにより、ドレイン電極６が形成される。ドレイン電極６の形成後、レーザーアニールによってドレイン電極６をシンター処理してもよい。
　そして、予め定める位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、個片化された半導体装置１が得られる。
　以上、上記の方法によれば、半導体装置１においてドレイン電極６とのオーミック接触にｐ＋型基板１２が使用されるので、ｎ型エピタキシャル層１３のｎ－型ドリフト領域２９にイオン注入を行ってｐ＋型の領域を形成する必要がない。これにより、ｐ＋型基板１２とｎ－型ドリフト領域２９との間のｐｎ接合付近に結晶欠陥が発生することを抑制できるため、半導体装置１のＩＧＢＴモードにおいて、ｎ－型ドリフト領域２９の少数キャリアである正孔のライフタイムを長くすることができる。この結果、ｎ－型ドリフト領域２９のキャリアライフタイムを０．１μｓ以上とすることができる。
　なお、図７Ａの工程では、ｐ＋型基板１２を準備し、その上にｎ型エピタキシャル層１３を成長させたが、ｐ型基板はｎ型基板に比べて高価であるため、たとえば、図７Ａおよび図７Ｂの工程に代えて、図８Ａ～図８Ｃの工程を行ってもよい。
　具体的には、まず図８Ａに示すように、ウエハ状態のｎ＋型基板３７が準備され、このｎ＋型基板３７上に、エピタキシャル成長によって、ｐ＋型基板１２の代替部としてのｐ＋型エピタキシャル層３８およびｎ型エピタキシャル層１３が形成される。
　次に、図８Ｂに示すように、ｎ＋型基板３７を残した状態で、ｎ型エピタキシャル層１３の表面部に前述のＭＩＳトランジスタ構造２２が形成される。
　次に、図８Ｃに示すように、ｎ＋型基板３７が除去されることによって、ｐ＋型エピタキシャル層３８の裏面３全体が露出する。この工程は、たとえば、ｎ＋型基板３７の裏面側からの研削によってｎ＋型基板３７をほぼ完全に除去した後、研磨（たとえばＣＭＰ）によって仕上げてもよい。
　この後は、ｐ＋型エピタキシャル層３８およびｎ型エピタキシャル層１３の積層構造に対して、図７Ｃ～図７Ｄに示す工程を行っていけばよい。
　図８Ａ～図８Ｃの工程を採用することによって、高価なｐ型基板の使用をなくすことができるので、製造コストを低減することができる。
　図９は、半導体装置１の他の形態を示す模式的な断面図である。
　図３および図４では、ドレイン電極６は、ｐ＋型基板１２の裏面３およびトレンチ１４の内面に沿うように形成されていたが、ドレイン電極６は、図９に示すように、トレンチ１４に埋め込まれ、さらにｐ＋型基板１２の裏面３上に形成されていてもよい。すなわち、ドレイン電極６は、トレンチ１４に埋め込まれた相対的に厚い第１部分３９と、ｐ＋型基板１２の裏面３上に形成され、第１部分３９よりも相対的に薄い第２部分４０とを含んでいてもよい。これにより、ドレイン電極６は、ｐ＋型基板１２に対向する領域とトレンチ１４に対向する領域との間で連なる平坦な裏面４１を有していてもよい。
　図９の構成は、たとえば、図７Ｄの工程に代えて、図１０Ａ～図１０Ｃの工程を行うことによって得ることができる。
　具体的には、まず図１０Ａに示すように、たとえばスパッタ法によって、金属膜４２（たとえば、Ｔｉ／Ａｌ）がｐ＋型基板１２の裏面３全体に形成される。当該金属膜４２の堆積は、トレンチ１４が金属膜４２で埋め尽くされ、ｐ＋型基板１２の裏面３全体が隠れるまで続けられる。
　次に、図１０Ｂに示すように、金属膜４２を薄化する工程が行われる。この薄化工程は、たとえば、裏面４１側からの研削によって金属膜４２を薄化した後、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に残っている金属膜４２をさらに薄化させてもよい。
　これにより、図１０Ｃに示すように、トレンチ１４に埋め込まれ、さらにｐ＋型基板１２の裏面３上に形成されたドレイン電極６が得られる。
　図１１は、半導体装置１の他の形態を示す模式的な断面図である。
　半導体装置１は、図１１に示すように、ｎ－型ドリフト領域２９とｐ＋型基板１２との間に、ｎ－型ドリフト領域２９よりも高い濃度を有するｎ型フィールドストップ領域４３をさらに含んでいてもよい。ｎ型フィールドストップ領域４３を形成することによって、ドレイン－ソース間に高電圧が印加されたときに、低電圧側（たとえば、ＭＩＳトランジスタ構造２２）から延びる空乏層が高電圧側のｐ＋型基板１２にまで達することを防止することができる。これにより、パンチスルー現象によるリーク電流を防止することができる。また、ｎ－型ドリフト領域２９よりも高濃度であるため、ドレイン電極６に対するコンタクト抵抗を低減することもできる。
　ｎ型フィールドストップ領域４３は、たとえば、ｎ型エピタキシャル層１３の第１部分１６および第２部分１７に跨るように、ｎ型エピタキシャル層１３の裏面１５の全体に形成されていてもよい。
　図１２は、半導体装置１の他の形態を示す模式的な断面図である。
　図３および図４では、トレンチ１４の底部の深さ位置が、ｎ型エピタキシャル層１３の裏面１５と同じレベルとなっていたが、トレンチ１４は、図１２に示すように、ｎ型エピタキシャル層１３に凹部４４を形成するように、さらに深くまで形成されていてもよい。これにより、ｎ型エピタキシャル層１３の裏面１５には、トレンチ１４の形成位置（第１部分１６）とそれ以外の位置（第２部分１７）との間に段差が形成されている。また、トレンチ１４の底部がｎ型エピタキシャル層１３のみで構成される一方、トレンチ１４の側部は、ｎ型エピタキシャル層１３およびｐ＋型基板１２で構成されることになる。この構成によれば、ｎ型エピタキシャル層１３に対するドレイン電極６の接触面積が増加するので、半導体装置１のＭＩＳＦＥＴモードにおけるオン抵抗を低減することができる。
　図１３は、半導体装置１の他の形態を示す模式的な断面図である。
　図３および図４では、トレンチ１４の側部（側面１９）は、トレンチ１４の底部（ｎ型エピタキシャル層１３の裏面１５）に対して垂直に形成されていたが、図１３に示すように、トレンチ１４の底部に対して傾斜したテーパ面であってもよい。この構成によれば、トレンチ１４の側面１９が開口端に向かって若干対向することになるので、ドレイン電極６を形成する際に、電極材料を良好に堆積させることができる。
　そして、半導体装置１は、たとえば、図１４に示すようなインバータ回路に組み込んで使用することができる。図１４は、複数の半導体装置１が組み込まれたインバータ回路図である。
　インバータ回路１０１は、負荷の一例としての三相モータ１０２に接続される三相インバータ回路である。インバータ回路１０１は、直流電源１０３およびスイッチ部１０４を含む。
　直流電源１０３は、この実施形態では、たとえば、７００Ｖである。直流電源１０３には、その高圧側に高圧側配線１０５が接続され、その低圧側に低圧側配線１０６が接続されている。
　スイッチ部１０４は、三相モータ１０２のＵ相１０２Ｕ、Ｖ相１０２ＶおよびＷ相１０２Ｗのそれぞれの相に対応する３つのアーム１０７～１０９を備えている。
　アーム１０７～１０９は、高圧側配線１０５と低圧側配線１０６との間に並列に接続されている。アーム１０７～１０９は、それぞれｎチャネル型のＭＩＳＦＥＴからなる高圧側のハイサイドトランジスタ（半導体装置１）１１０Ｈ～１１２Ｈと、低圧側のローサイドトランジスタ（半導体装置１）１１０Ｌ～１１２Ｌとを備えている。各トランジスタ１１０Ｈ～１１２Ｈおよび１１０Ｌ～１１２Ｌには、それぞれ回生ダイオード１１３Ｈ～１１５Ｈおよび１１３Ｌ～１１５Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されているが、各トランジスタの寄生ダイオードを用いることによって省略してもよい。
　各トランジスタ１１０Ｈ～１１２Ｈおよび１１０Ｌ～１１２Ｌのゲートには、それぞれハイサイドゲートドライバ１１６Ｈ～１１８Ｈおよびローサイドゲートドライバ１１６Ｌ～１１８Ｌが接続されている。
　インバータ回路１０１では、各アーム１０７～１０９のハイサイドトランジスタ１１０Ｈ～１１２Ｈおよびローサイドトランジスタ１１０Ｌ～１１２Ｌのオン／オフ制御を適宜切り替えることによって、つまり、一つのアームにおいて一方のトランジスタがスイッチオンで、他方のトランジスタがスイッチオフである状態と、他のアームにおいて一方のトランジスタがスイッチオフで、他方のトランジスタがスイッチオンである状態を適宜切り替えることによって、三相モータ１０２に交流電流を流すことができる。一方、複数のアームにおける両方のトランジスタをスイッチオフの状態にするか全てのアームの少なくとも一方のトランジスタをスイッチオフの状態にすることによって、三相モータ１０２への通電を停止することができる。このようにして、三相モータ１０２のスイッチング動作を行う。
　以上、本発明の一実施形態について説明したが、本発明は他の形態で実施することもできる。
　たとえば、半導体層１１は、ＳｉＣからなる半導体層に限らず、ＳｉＣ以外のワイドバンドギャップ半導体、たとえばバンドギャップが２ｅＶ以上の半導体であって、具体的には、ＧａＮ（バンドギャップが約３．４２ｅＶ）、ダイヤモンド（バンドギャップが約５．４７ｅＶ）等であってもよい。
　また、前述の実施形態では、半導体装置１の用途として、三相モータのインバータ回路についてのみ説明したが、本発明の半導体装置は、電源装置用のインバータ回路として使用してもよいし、各トランジスタのゲートドライバを一つにまとめた回路を用いるようにしても構わない。
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　本出願は、２０１６年７月１５日に日本国特許庁に提出された特願２０１６－１４０８７８号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　半導体装置
　２　表面
　３　裏面
　４　ソース電極
　６　ドレイン電極
　１１　半導体層
　１２　ｐ＋型基板
　１３　ｎ型エピタキシャル層
　１４　トレンチ
　１５　裏面
　１６　第１部分
　１７　第２部分
　１８　ｐ＋型半導体単位
　１９　側面
　２２　ＭＩＳトランジスタ構造
　２３　ｐ型ボディ領域
　２４　ｎ＋型ソース領域
　２５　ゲート絶縁膜
　２６　ゲート電極
　２９　ｎ－型ドリフト領域
　３７　ｎ＋型基板
　３８　ｐ＋型エピタキシャル層
　４３　ｎ型フィールドストップ領域
 

Claims (24)

  1. 　第１導電型の第１半導体層と、
    　前記第１半導体層上の第２導電型の第２半導体層と、
    　前記第２半導体層の前記第１半導体層側と反対側の表面部に形成されたＭＩＳトランジスタ構造と、
    　前記第１半導体層に選択的に形成され、前記第２半導体層に達する底部を有するトレンチと、
    　前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、
    　前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、
    　前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成しており、
    　前記第２導電型領域のキャリアライフタイムが０．１μｓ以上である、半導体装置。
  2. 　前記トレンチは、前記第２半導体層に凹部が形成されるように、前記第１半導体層の厚さよりも大きい深さで形成されている、請求項１に記載の半導体装置。
  3. 　前記第２半導体層は、前記第１部分と前記第２部分との間で連なる平坦な裏面を有している、請求項１に記載の半導体装置。
  4. 　前記トレンチの側部が前記第１半導体層のみで構成されている、請求項１または３に記載の半導体装置。
  5. 　前記ＭＩＳトランジスタ構造は、第１導電型のボディ領域と、前記ボディ領域の表面部に形成された第２導電型のソース領域と、前記ボディ領域に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ボディ領域に対向するゲート電極とを含み、
    　前記第２導電型領域は、前記ボディ領域に対して前記第１半導体層側に形成され、前記ボディ領域に接するドリフト領域を含む、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記ＭＩＳトランジスタ構造が形成された活性領域の周囲の外周領域に形成された表面終端構造をさらに含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記第２導電型領域は、前記ドリフト領域と前記第１半導体層との間に形成され、前記ドリフト領域よりも高い濃度を有するフィールドストップ領域をさらに含む、請求項５に記載の半導体装置。
  8. 　前記トレンチは、前記第１半導体層を少なくとも最小幅Ｗｍｉｎを有する複数の第１導電型単位に区画しており、
    　前記第１導電型単位の幅Ｗｍｉｎは、前記ＭＩＳトランジスタ構造の１つのセル幅以上である、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記トレンチは、前記第１半導体層を少なくとも最小幅Ｗｍｉｎを有する複数の第１導電型単位に区画しており、
    　前記第１導電型単位の幅Ｗｍｉｎは、前記第２半導体層の厚さの２倍以上である、請求項１～７のいずれか一項に記載の半導体装置。
  10. 　前記トレンチは、前記第１半導体層を複数の第１導電型単位に区画しており、
    　前記複数の第１導電型単位は、平面視においてストライプ状に配列されている、請求項１～７のいずれか一項に記載の半導体装置。
  11. 　前記トレンチは、前記第１半導体層を複数の第１導電型単位に区画しており、
    　前記複数の第１導電型単位は、平面視においてそれぞれが多角形状に形成され、離散的に配列されている、請求項１～７のいずれか一項に記載の半導体装置。
  12. 　前記トレンチは、第１半導体層を複数の第１導電型単位に区画しており、
    　前記複数の第１導電型単位は、平面視においてそれぞれが円形状に形成され、離散的に配列されている、請求項１～７のいずれか一項に記載の半導体装置。
  13. 　前記第１電極は、前記第１半導体層の前記裏面および前記トレンチの内面に沿うように形成されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記第１電極は、前記トレンチに埋め込まれ、さらに前記第１半導体層の前記裏面上に形成されている、請求項１～１２のいずれか一項に記載の半導体装置。
  15. 　前記第１半導体層は、５μｍ～３５０μｍの厚さを有している、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記第２半導体層上に形成され、前記ＭＩＳトランジスタ構造に電気的に接続された第２電極を含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記第１半導体層および前記第２半導体層は、ワイドバンドギャップ半導体からなる、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　第１導電型の第１半導体層の一方表面側に第２導電型の第２半導体層を形成する工程と、
    　前記第２半導体層の前記第１半導体層側と反対側の表面部に、ＭＩＳトランジスタ構造を形成する工程と、
    　前記第１半導体層の前記第２半導体層側と反対側の裏面から選択的にエッチングすることによって、前記第２半導体層に達する底部を有するトレンチを形成する工程と、
    　少なくとも前記トレンチの底部で前記第２半導体層の第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成する第１電極を、前記トレンチに入り込むように前記第１半導体層の前記裏面上に形成する工程とを含む、半導体装置の製造方法。
  19. 　前記第２半導体層を形成する工程は、基板として準備された前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程を含む、請求項１８に記載の半導体装置の製造方法。
  20. 　前記第２半導体層を形成する工程は、
    　第２導電型基板上に前記第１半導体層をエピタキシャル成長させる工程と、
    　前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程と、
    　前記第２導電型基板を除去する工程とを含む、請求項１８に記載の半導体装置の製造方法。
  21. 　前記トレンチの形成前に、前記第１半導体層を前記裏面側から薄化させる工程を含む、請求項１８～２０のいずれか一項に記載の半導体装置の製造方法。
  22. 　前記第１半導体層を薄化させる工程は、研磨によって前記第１半導体層の前記裏面を仕上げる工程を含む、請求項２１に記載の半導体装置の製造方法。
  23. 　前記第１電極を形成する工程は、前記第１半導体層の前記裏面上に形成された前記第１電極を、レーザーアニールによってシンター処理する工程を含む、請求項１８～２２のいずれか一項に記載の半導体装置の製造方法。
  24. 　エピタキシャル成長により形成された第１導電型の第１半導体層と、
    　前記第１半導体層上にエピタキシャル成長により形成された第２導電型の第２半導体層と、
    　前記第２半導体層の前記第１半導体層側と反対側の表面部に形成されたＭＩＳトランジスタ構造と、
    　前記第１半導体層に選択的に形成され、前記第２半導体層に達する底部を有するトレンチと、
    　前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、
    　前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、
    　前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成している、半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020167281A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体基板構造体、その製造方法、及び半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11297745B2 (en) * 2018-03-28 2022-04-05 The Board Of Trustees Of The University Of Illinois Active thermal management system for electronic devices and method of achieving device-to-device isothermalization

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2008117881A (ja) * 2006-11-02 2008-05-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010205824A (ja) * 2009-03-02 2010-09-16 Denso Corp 炭化珪素半導体装置の製造方法
WO2015049788A1 (ja) * 2013-10-04 2015-04-09 株式会社日立製作所 半導体装置およびその製造方法、並びに電力変換器
JP2015207588A (ja) * 2014-04-17 2015-11-19 ローム株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066694A (ja) * 2006-03-16 2008-03-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8866150B2 (en) * 2007-05-31 2014-10-21 Cree, Inc. Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts
JP5757103B2 (ja) * 2011-02-21 2015-07-29 富士電機株式会社 ワイドバンドギャップ逆阻止ｍｏｓ型半導体装置
JP5995435B2 (ja) 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
EP2637210A1 (en) * 2012-03-05 2013-09-11 ABB Technology AG Power semiconductor device and method for manufacturing thereof
KR102023175B1 (ko) * 2012-03-30 2019-09-19 후지 덴키 가부시키가이샤 반도체 장치의 제조 방법
WO2013172059A1 (ja) * 2012-05-15 2013-11-21 富士電機株式会社 半導体装置
WO2014030457A1 (ja) * 2012-08-22 2014-02-27 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2015041638A (ja) * 2013-08-20 2015-03-02 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US20150263145A1 (en) * 2014-03-14 2015-09-17 Cree, Inc. Igbt structure for wide band-gap semiconductor materials
JP6423726B2 (ja) 2015-01-30 2018-11-14 三井金属鉱業株式会社 金属溶湯用濾過フィルタおよび金属溶湯用濾過フィルタの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2008117881A (ja) * 2006-11-02 2008-05-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010205824A (ja) * 2009-03-02 2010-09-16 Denso Corp 炭化珪素半導体装置の製造方法
WO2015049788A1 (ja) * 2013-10-04 2015-04-09 株式会社日立製作所 半導体装置およびその製造方法、並びに電力変換器
JP2015207588A (ja) * 2014-04-17 2015-11-19 ローム株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020167281A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体基板構造体、その製造方法、及び半導体装置
JP7381215B2 (ja) 2019-03-29 2023-11-15 ローム株式会社 半導体装置及びその製造方法

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