JP2015041638A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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光彦 酒井
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Abstract

【課題】オン抵抗を低減可能な炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】第１の主面１０ａと、第２の主面１０ｂとを有する炭化珪素半導体基板１０が準備される。炭化珪素半導体基板１０の第１の主面１０ａに接し、かつ炭化珪素半導体基板１０とオーミック接合する第１の電極１６が形成される。炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部が除去される。炭化珪素半導体基板１０の少なくとも一部が除去されることにより露出した炭化珪素半導体基板１０の第２の主面１０ｂに接し、かつ炭化珪素半導体基板１０とオーミック接合する第２の電極２０が形成される。第２の電極２０の第４の主面２０ｂと電気的に接触する金属層２２が形成される。金属層２２の厚みは、炭化珪素半導体基板１０の少なくとも一部が除去された後の炭化珪素半導体基板１０の厚みよりも大きい。
【選択図】図１

Description

本発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特定的には、オン抵抗を低減可能な炭化珪素半導体装置およびその製造方法に関するものである。
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
ＭＯＳＦＥＴなどの半導体装置は、半導体基板と、半導体基板の裏面上に形成されたオーミック電極と、オーミック電極と接する裏面電極を有している場合がある。たとえば、特開２０１１−３５３２２号公報（特許文献１）には、炭化珪素基板の裏面の一部に凹部が形成され、当該凹部の内部を埋めるように裏面電極が形成された半導体装置が記載されている。
特開２０１１−３５３２２号公報
しかしながら、上記半導体装置によれば、炭化珪素半導体装置のオン抵抗を十分低減することが困難であった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、オン抵抗を低減可能な炭化珪素半導体装置およびその製造方法を提供することである。
本発明に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対側の第２の主面とを有する炭化珪素半導体基板が準備される。炭化珪素半導体基板は、第２の主面をなす炭化珪素単結晶基板と、炭化珪素単結晶基板に接して設けられ、かつ第１の主面をなす炭化珪素エピタキシャル層とを含む。炭化珪素半導体基板の第１の主面に接し、かつ炭化珪素半導体基板とオーミック接合する第１の電極が形成される。炭化珪素半導体基板の第２の主面側の少なくとも一部が除去される。炭化珪素半導体基板の第２の主面側の少なくとも一部が除去されることにより露出した炭化珪素半導体基板の第２の主面に接する第３の主面と、第３の主面と反対側の第４の主面とを有し、かつ炭化珪素半導体基板とオーミック接合する第２の電極が形成される。第２の電極の第４の主面と電気的に接触する金属層が形成される。金属層の厚みは、炭化珪素半導体基板の第２の主面側の少なくとも一部が除去された後の炭化珪素半導体基板の厚みよりも大きい。
本発明に係る炭化珪素半導体装置は、炭化珪素半導体基板と、第１の電極と、第２の電極と、金属層とを備える。炭化珪素半導体基板は、第１の主面と、第１の主面と反対側の第２の主面とを有する。炭化珪素半導体基板は、第１の主面をなす炭化珪素エピタキシャル層を含む。第１の電極は、炭化珪素半導体基板の第１の主面に接し、かつ炭化珪素半導体基板とオーミック接合。第２の電極は、炭化珪素半導体基板の第２の主面に接する第３の主面と、第３の主面と反対側の第４の主面とを有し、かつ炭化珪素半導体基板とオーミック接合する。金属層は、第２の電極の第４の主面と電気的に接触する。金属層の厚みは、炭化珪素半導体基板の厚みよりも大きい。
本発明によれば、オン抵抗を低減可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の実施の形態１に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第５の工程を概略的に示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第６の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第７の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第８の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第９の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の第５の工程を概略的に示す断面模式図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
［本願発明の実施形態の説明］
（１）実施の形態に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素半導体基板１０が準備される。炭化珪素半導体基板１０は、第２の主面１０ｂをなす炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１に接して設けられ、かつ第１の主面１０ａをなす炭化珪素エピタキシャル層３２とを含む。炭化珪素半導体基板１０の第１の主面１０ａに接し、かつ炭化珪素半導体基板１０とオーミック接合する第１の電極１６が形成される。炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部が除去される。炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程により露出した炭化珪素半導体基板１０の第２の主面１０ｂに接する第３の主面２０ａと、第３の主面２０ａと反対側の第４の主面２０ｂとを有し、かつ炭化珪素半導体基板１０とオーミック接合する第２の電極２０が形成される。第２の電極２０の第４の主面２０ｂと電気的に接触する金属層２２が形成される。金属層２２の厚みは、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程後の炭化珪素半導体基板１０の厚みよりも大きい。
実施の形態に係る炭化珪素半導体装置１の製造方法によれば、第２の電極２０の第４の主面２０ｂと電気的に接触する金属層２２が形成される。金属層２２の厚みは、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程後の炭化珪素半導体基板１０の厚みよりも大きい。これにより、炭化珪素半導体装置１のオン抵抗を低減することができる。また炭化珪素半導体装置１が自立可能な程度に炭化珪素半導体装置１の剛性を高く維持することができる。
（２）上記（１）に係る炭化珪素半導体装置１の製造方法において好ましくは、金属層２２を形成する工程は、第２の電極２０の第４の主面２０ｂの全面を覆うように金属層２２を形成する工程を含む。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程は、炭化珪素エピタキシャル層３２が露出するように炭化珪素単結晶基板１１を全て除去する工程を含む。これにより、炭化珪素半導体装置１のオン抵抗をさらに効果的に低減することができる。
（４）上記（１）または（２）に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程は、炭化珪素半導体基板１０の第２の主面１０ｂに凹部を形成する工程を含む。金属層２２を形成する工程は、凹部に入り込み、かつ第２の主面１０ｂを覆う金属層２２を形成する工程を含む。金属層２２を形成する工程の後、炭化珪素半導体基板１０の第２の主面１０ｂが露出するように、金属層２２の一部を化学的機械研磨により除去する工程をさらに備える。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（５）上記（４）に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素半導体基板１０の第２の主面１０ｂに凹部を形成する工程は、ダイシングラインに沿って炭化珪素単結晶基板１１が残るように凹部を形成する工程を有する。これにより、ダイシングラインに沿って金属層２２が形成されている場合よりも、炭化珪素半導体基板１０のダイシングが容易となる。
（６）上記（４）または（５）に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素半導体基板１０の第２の主面１０ｂに凹部ＴＱを形成する工程は、凹部ＴＱの底部Ｂが炭化珪素エピタキシャル層３２に位置するように凹部ＴＱを形成する工程を有する。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（７）上記（１）〜（６）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程により除去される部分の厚みは、２５０μｍ以上５００μｍ以下である。除去される部分の厚みを２５０μｍ以上とすることにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。除去される部分の厚みを５００μｍ以下とすることにより、炭化珪素半導体装置１が自立可能な程度に炭化珪素半導体装置１の剛性を高く維持することができる。
（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、金属層２２の厚みは、５０μｍ以上３００μｍ以下である。金属層２２の厚みを５０μｍ以上とすることにより、炭化珪素半導体装置１が自立可能な程度に剛性を保持することができる。金属層２２の厚みを３００μｍ以下とすることにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（９）実施の形態に係る炭化珪素半導体装置１は、炭化珪素半導体基板１０と、第１の電極１６と、第２の電極２０と、金属層２２とを備える。炭化珪素半導体基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素半導体基板１０は、第１の主面１０ａをなす炭化珪素エピタキシャル層３２を含む。第１の電極１６は、炭化珪素半導体基板１０の第１の主面１０ａに接し、かつ炭化珪素半導体基板１０とオーミック接合する。第２の電極２０は、炭化珪素半導体基板１０の第２の主面１０ｂに接する第３の主面２０ａと、第３の主面２０ａと反対側の第４の主面２０ｂとを有し、かつ炭化珪素半導体基板１０とオーミック接合する。金属層２２は、第２の電極２０の第４の主面２０ｂと電気的に接触する。金属層２２の厚みは、炭化珪素半導体基板１０の厚みよりも大きい。
実施の形態に係る炭化珪素半導体装置１によれば、金属層２２は、第２の電極２０の第４の主面２０ｂと電気的に接触する。金属層２２の厚みは、炭化珪素半導体基板１０の厚みよりも大きい。これにより、炭化珪素半導体装置１のオン抵抗を低減することができる。また炭化珪素半導体装置１が自立可能な程度に炭化珪素半導体装置１の剛性を高く維持することができる。
（１０）上記（９）に係る炭化珪素半導体装置１は、金属層２２は、第２の電極２０の第４の主面２０ｂの全面を覆うように設けられている。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（１１）上記（９）または（１０）に係る炭化珪素半導体装置１は、炭化珪素半導体基板１０は、炭化珪素エピタキシャル層３２と接し、かつ第２の主面１０ｂをなす炭化珪素単結晶基板１１を含む。これにより、剛性の高い炭化珪素半導体装置１を得ることができる。
（１２）上記（１１）に係る炭化珪素半導体装置１において好ましくは、炭化珪素半導体基板１０の第２の主面１０ｂには炭化珪素単結晶基板１１が側壁部をなす凹部が設けられている。凹部に入り込むように第２の電極２０および金属層２２が設けられている。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（１３）上記（１２）に係る炭化珪素半導体装置１において好ましくは、平面視において、炭化珪素半導体基板１０の外周端部に炭化珪素単結晶基板１１を残すようにして凹部が形成されている。これにより、炭化珪素半導体装置１の剛性を高く維持しながら、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（１４）上記（１２）または（１３）に係る炭化珪素半導体装置１において好ましくは、凹部の底部は、炭化珪素エピタキシャル層３２に位置する。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（１５）上記（９）〜（１４）のいずれかに係る炭化珪素半導体装置１において好ましくは、金属層２２の厚みは、５０μｍ以上３００μｍ以下である。金属層２２の厚みを５０μｍ以上とすることにより、炭化珪素半導体装置１が自立可能な程度に炭化珪素半導体装置１の剛性を高く維持することができる。金属層２２の厚みを３００μｍ以下とすることにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（１６）上記（９）〜（１５）のいずれかに係る炭化珪素半導体装置１において好ましくは、金属層２２は、銅を含む。これにより、炭化珪素半導体装置１の剛性を高く維持しながら、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
［本願発明の実施形態の詳細］
（実施の形態１）
まず、本発明の実施の形態１に係る炭化珪素半導体装置１の一例としてのＭＯＳＦＥＴ１の構成について説明する。
図１を参照して、実施の形態１に係るＭＯＳＦＥＴ１は、炭化珪素半導体基板１０と、ゲート絶縁膜１５ａと、ゲート電極２７と、ソース電極１６と、層間絶縁膜２１と、ソース配線１９と、ドレイン電極２０と、金属層２２と、裏面保護電極２３と、耐圧保持部１５ｃとを主に有している。
炭化珪素半導体基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素半導体基板１０の第１の主面１０ａは、たとえば（０００１）面から８°以下程度オフした面である。炭化珪素半導体基板１０は、炭化珪素単結晶基板１１と、炭化珪素エピタキシャル層３２とを含む。炭化珪素単結晶基板１１は、炭化珪素半導体基板１０の第２の主面１０ｂをなし、炭化珪素エピタキシャル層３２は、炭化珪素半導体基板１０の第１の主面１０ａをなす。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり、たとえば窒素などの不純物を含んでおり、ｎ型（第１導電型）の導電型を有している。炭化珪素単結晶基板１１の不純物濃度は、たとえば１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下程度である。
炭化珪素エピタキシャル層３２は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８と、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域４と、ガードリング領域５と、フィールドストップ領域６と、バッファ層３１とを主に有している。バッファ層３１は、炭化珪素単結晶基板１１と接して設けられた炭化珪素からなるエピタキシャル層である。ドリフト領域１２は、バッファ層３１上に設けられている。ドリフト領域１２は、窒素などの不純物を含んでおり、ｎ型の導電型を有する。ドリフト領域１２に含まれる窒素などの不純物の濃度は、たとえば１×１０15ｃｍ-3以上１×１０16ｃｍ-3以下程度である。ドリフト領域１２の不純物濃度は、バッファ層３１の不純物濃度よりも低い。
ボディ領域１３は、ドリフト領域１２と接して設けられており、第１の主面１０ａに露出している。ボディ領域１３は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などの不純物を含んでおり、ｐ型（第２導電型）を有する。ボディ領域１３の不純物濃度は、たとえば１×１０17ｃｍ-3程度である。
ソース領域１４は、ボディ領域１３に取り囲まれるように設けられており、第１の主面１０ａに露出している。ソース領域１４は、ボディ領域１３によってドリフト領域１２と隔てられている。ソース領域１４は、たとえばＰ（リン）などの不純物を含んでおり、ｎ型の導電型を有する。ソース領域１４の不純物濃度は、たとえば１×１０20ｃｍ-3程度である。ソース領域１４の不純物濃度は、ドリフト領域１２の不純物濃度よりも高い。ソース領域１４とドリフト領域１２とに挟まれたボディ領域１３の領域にチャネルＣＨが形成可能に構成されている。
コンタクト領域１８は、ソース領域１４に取り囲まれるように設けられており、第１の主面１０ａに露出している。コンタクト領域１８は、ソース領域１４およびボディ領域１３に接して形成されている。コンタクト領域１８は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などの不純物を含んでおり、ｐ型を有する。コンタクト領域１８の不純物濃度は、たとえば１×１０20ｃｍ-3程度である。コンタクト領域１８の不純物濃度は、ボディ領域１３の不純物濃度よりも高い。
ＪＴＥ領域４およびガードリング領域５は、炭化珪素半導体基板１０の外周付近に設けられており、第１の主面１０ａに露出している。ＪＴＥ領域４は、ボディ領域１３と接して設けられている。ガードリング領域５は、ＪＴＥ領域４と離間しており、ＪＴＥ領域４の外側に複数設けられている。ＪＴＥ領域４およびガードリング領域５は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などの不純物を含んでおり、ｐ型を有する。ＪＴＥ領域４およびガードリング領域５のドーズ量は、たとえば１．３×１０13ｃｍ-2程度である。
フィールドストップ領域６は、平面視（炭化珪素半導体基板１０の第１の主面１０ａに垂直な方向から見た視野）において、ガードリング領域５を取り囲むように設けられており、第１の主面１０ａに露出している。フィールドストップ領域６は、たとえばＰ（リン）などの不純物を含んでおり、ｎ型の導電型を有する。フィールドストップ領域６の不純物濃度は、たとえば１×１０18ｃｍ-3程度である。フィールドストップ領域６の不純物濃度は、ドリフト領域１２の不純物濃度よりも高い。
ゲート絶縁膜１５ａは、炭化珪素半導体基板１０の第１の主面１０ａに接し、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように炭化珪素半導体基板１０の第１の主面１０ａ上に形成されている。ゲート絶縁膜１５ａは、ソース領域１４、ボディ領域１３およびドリフト領域１２に接して設けられている。耐圧保持部１５ｃは、炭化珪素半導体基板１０の第１の主面１０ａにおいて、ＪＴＥ領域４と、ガードリング領域５と、フィールドストップ領域６とに接して設けられている。耐圧保持部１５ｃは、炭化珪素半導体基板１０の外周端部１０ｃに沿った面に露出している。ゲート絶縁膜１５ａおよび耐圧保持部１５ｃの各々は、たとえば二酸化珪素からなる。
ゲート電極２７は、ゲート絶縁膜１５ａに接して配置されている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２と対向する位置に設けられている。ゲート電極２７は、ドープされたポリシリコンまたはＡｌなどの導電体からなっている。
ソース電極１６（第１の電極１６）は、炭化珪素半導体基板１０の第１の主面１０ａに接し、炭化珪素半導体基板１０とオーミック接合している。ソース電極１６は、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）およびシリコン（Ｓｉ）を含んでおり、ソース領域１４およびコンタクト領域１８の各々と接している。好ましくは、ソース電極１６は、ソース領域１４およびコンタクト領域１８の各々とオーミック接合している。
層間絶縁膜２１は、ゲート電極２７およびゲート絶縁膜１５ａと接して設けられている。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。層間絶縁膜２１は、耐圧保持部１５ｃ上に設けられている。ソース配線１９は、ソース電極１６に接し、かつ層間絶縁膜２１を覆うように形成されており、ソース配線１９は、たとえばＡｌなどの導電体からなっている。ソース配線１９は、ソース電極１６を介してソース領域１４と電気的に接続している。
ドレイン電極２０は、炭化珪素半導体基板１０の第２の主面１０ｂに接し、炭化珪素半導体基板１０とオーミック接合している。ドレイン電極２０は、たとえばＮｉＳｉ（ニッケルシリコン）などであってもよいし、ソース電極１６と同じ材料であってもよい。ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。ドレイン電極２０は、炭化珪素半導体基板１０の第２の主面１０ｂに接する第３の主面２０ａと、第３の主面２０ａと反対側の第４の主面２０ｂとを有している。
図１を参照して、炭化珪素単結晶基板１１の第２の主面１０ｂには、炭化珪素単結晶基板１１が側壁面Ａをなす凹部ＴＱが設けられている。凹部ＴＱの底部Ｂは、炭化珪素単結晶基板１１の第２の主面１０ｂをなす。炭化珪素単結晶基板１１は、ベース部１１ｂと、側壁部１１ａとにより構成されている。炭化珪素単結晶基板１１の側壁部１１ａは、炭化珪素半導体基板１０の外周端部１０ｃに沿った面に露出するように形成されている。言い換えれば、平面視において、炭化珪素半導体基板１０の外周端部１０ｃに炭化珪素単結晶基板１１の側壁部１１ａを残すようにして凹部ＴＱが形成されている。炭化珪素単結晶基板１１の側壁部１１ａは凹部ＴＱの側壁面Ａをなし、炭化珪素単結晶基板１１のベース部１１ｂは、凹部ＴＱの底部Ｂをなす。ドレイン電極２０は、凹部ＴＱの側壁面Ａおよび底部Ｂの各々に接し、かつ凹部ＴＱに入り込むように設けられている。
金属層２２は、第２の電極２０の第４の主面２０ｂに接するように設けられ、上記凹部に入り込むように設けられている。金属層２２は、好ましくはＣｕ（銅）を含み、たとえばＣｕまたはＣｕＷ（銅タングステン）からなる。金属層２２の厚みＴ２は、炭化珪素半導体基板１０の厚みＴ１よりも大きい。なお、炭化珪素半導体基板１０の第２の主面１０ｂに凹部ＴＱが設けられている場合、炭化珪素半導体基板１０の厚みＴ１は、炭化珪素半導体基板１０の第１の主面１０ａの法線方向に沿った第１の主面１０ａから凹部ＴＱの底部Ｂまでの距離である。炭化珪素半導体基板１０の厚みＴ１はたとえば１００μｍ程度である。金属層２２の厚みＴ２は、たとえば５０μｍ以上３００μｍ以下程度であり、好ましくは１００μｍ以上２００μｍ以下程度である。
裏面保護電極２３は、炭化珪素単結晶基板１１と、ドレイン電極２０と、金属層２２とに接して設けられている。裏面保護電極２３は、たとえばＴｉ層と、Ｐｔ層と、Ａｕ層とからなる積層構造を有している。
次に、本発明の実施の形態１に係る炭化珪素半導体装置１としてのＭＯＳＦＥＴ１の製造方法について説明する。
まず、炭化珪素基板形成工程（Ｓ１０：図２）が実施される。たとえばポリタイプ４Ｈの炭化珪素単結晶からなるインゴット（図示しない）をスライスすることにより、ポリタイプ４Ｈの六方晶炭化珪素からなり、かつ導電型がｎ型（第１導電型）の炭化珪素単結晶基板１１が準備される。図３を参照して、炭化珪素単結晶基板１１上に、たとえば炭化珪素からなり導電型がｎ型の炭化珪素エピタキシャル層３２がエピタキシャル成長により形成される。炭化珪素エピタキシャル層３２は、炭化珪素単結晶基板１１上に設けられたバッファ層３１と、バッファ層３１上に設けられたドリフト領域１２とを含んでいてもよい。以上により、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素半導体基板１０が準備される。炭化珪素半導体基板１０は、第２の主面１０ｂをなす炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１に接して設けられ、かつ第１の主面１０ａをなす炭化珪素エピタキシャル層３２とを含む。
次に、イオン注入工程が実施される。図４を参照して、たとえばＡｌ（アルミニウム）イオンが、炭化珪素半導体基板１０の第１の主面１０ａに対して注入されることにより、炭化珪素エピタキシャル層３２内に、導電型がｐ型のボディ領域１３が形成される。次に、たとえばＰ（リン）イオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域１３内に注入されることにより、導電型がｎ型のソース領域１４が形成される。次に、たとえばＡｌイオンが、ソース領域１４内に注入されることにより、ソース領域１４と隣接しつつソース領域１４と同等の深さを有し、導電型がｐ型のコンタクト領域１８が形成される。同様に、たとえばＡｌイオンが、炭化珪素半導体基板１０の外周付近に導入されることにより、導電型がｐ型のＪＴＥ領域４およびガードリング領域５が形成される。また、たとえばＰ（リン）イオンが、炭化珪素半導体基板１０の第１の主面１０ａに注入されることにより、導電型がｎ型のフィールドストップ領域６が形成される。
次に、活性化アニール工程が実施される。具体的には、炭化珪素半導体基板１０をたとえば１７００℃の温度下で３０分間程度加熱することにより、イオン注入工程において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
次に、ゲート絶縁膜形成工程（Ｓ２０：図２）が実施される。具体的には、図５を参照して、たとえば酸素を含む雰囲気中において炭化珪素半導体基板１０を加熱することにより、第１の主面１０ａを覆うように二酸化珪素からなる絶縁膜１５が形成される。絶縁膜１５は、第１の主面１０ａにおいて、ボディ領域１３、ソース領域１４、コンタクト領域１８、ＪＴＥ領域４、ガードリング領域５およびフィールドストップ領域６と接するように形成される。
次に、ゲート電極形成工程（Ｓ３０：図２）が実施される。たとえばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜１５ａ上に接触し、不純物を含むポリシリコンからなるゲート電極２７が形成される。次に、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、二酸化珪素からなる層間絶縁膜２１が、ゲート絶縁膜１５ａおよびゲート電極２７を覆うように形成される。
次に、ソース電極形成工程（Ｓ４０：図２）が実施される。具体的には、ソース電極１６を形成すべき領域の層間絶縁膜２１および絶縁膜１５が除去され、ソース領域１４およびコンタクト領域１８を絶縁膜１５から露出させる。次に、たとえばスパッタリングにより、ソース領域１４およびコンタクト領域１８が絶縁膜１５から露出した領域において、たとえばＮｉＳｉ（ニッケルシリコン）またはＴｉＡｌＳｉ（チタンアルミニウムシリコン）を含む金属層２２が形成される。次に、上記金属層２２が加熱されることにより、上記金属層２２の少なくとも一部がシリサイド化し、炭化珪素半導体基板１０とオーミック接合するソース電極１６（第１の電極１６）が形成される。
次に、ソース配線形成工程が実施される。具体的には、たとえばスパッタリングにより、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮまたはＴｉＷからなる第１電極層（図示しない）がソース電極１６上に接するように形成される。次に、Ａｌ、ＡｌＳｉまたはＡｌＳｉＣｕからなる第２電極層（図示しない）が第１電極層上に形成される。このようにして、上記電極層が積層された構造を有するソース配線１９が形成される（図６参照）。また、第１電極層としては、ＴａおよびＴａＮからなる電極層が積層された構造を有するものが形成されてもよい。
次に、炭化珪素層除去工程（Ｓ５０：図２）が実施される。具体的には、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部が除去される。図７を参照して、たとえばエッチングなどにより炭化珪素単結晶基板１１の一部が除去され、炭化珪素半導体基板１０の第２の主面１０ｂに凹部ＴＱが形成される。炭化珪素単結晶基板１１の一部が除去された炭化珪素単結晶基板１１は、バッファ層３１に接するベース部１１ｂと、ベース部１１ｂから第１の主面１０ａに対して垂直な方向に伸長する側壁部１１ａとからなっていてもよい。ベース部１１ｂは凹部ＴＱの底部Ｂをなし、側壁部１１ａは凹部ＴＱの側壁面Ａをなす。言い換えれば、凹部ＴＱは、側壁面Ａおよび底部Ｂにより形成される。
図７および図８を参照して、凹部ＴＱは、ダイシングラインＤＬに沿って炭化珪素単結晶基板１１の側壁部１１ａが残るように形成される。ダイシングラインは、後述するダイシングライン形成工程において炭化珪素半導体基板１０が切断される位置である。図８に示すように、平面視において、ダイシングラインは、炭化珪素半導体基板１０の第１の主面１０ａを横断するように縦方向および横方向に伸長するように格子状に設けられている。図８において破線は、ダイシング工程によって炭化珪素半導体基板１０が切断された後の、炭化珪素半導体装置１の外周端部１０ｃを示している。つまり、凹部ＴＱは、平面視において、炭化珪素半導体基板１０の外周端部１０ｃに炭化珪素単結晶基板１１の側壁部１１ａを残すように形成されている。炭化珪素層除去工程において除去される部分の厚みＴ３は、たとえば２５０μｍ以上５００μｍ以下である。炭化珪素単結晶基板１１の側壁部１１ａの厚みは、除去された部分の厚みと同じであってもよい。
次に、ドレイン電極形成工程（Ｓ６０：図２）が実施される。図９を参照して、炭化珪素単結晶基板１１の第２の主面１０ｂに接して金属層２２が形成される。具体的には、炭化珪素単結晶基板１１のベース部１１ｂの第２の主面１０ｂ（つまり凹部の底部）と、凹部の側壁面と、炭化珪素単結晶基板１１の側壁部１１ａの第２の主面１０ｂとに接して、たとえばＮｉＳｉからなる金属層２２が形成される。当該金属層２２は、たとえばＴｉＡｌＳｉなどであっても構わない。金属層２２の形成は、好ましくはスパッタリング法により実施される。金属層２２の形成は蒸着により実施されても構わない。次に、当該金属層２２を加熱することにより、金属層２２が合金化してドレイン電極２０となる。たとえばレーザー照射を用いて上記金属層２２をたとえば１０００℃程度に加熱することにより、上記金属層２２の少なくとも一部がシリサイド化してドレイン電極２０となる。ドレイン電極２０は、炭化珪素単結晶基板１１とオーミック接合している。以上のように、炭化珪素層除去工程により露出した炭化珪素半導体基板１０の第２の主面１０ｂに接する第３の主面２０ａと、第３の主面２０ａと反対側の第４の主面２０ｂとを有するドレイン電極２０（第２の電極２０）が形成される。
次に、金属層形成工程（Ｓ７０：図２）が実施される。図９を参照して、ドレイン電極２０の第４の主面２０ｂと電気的に接触するように、金属層２２がドレイン電極２０の第４の主面２０ｂと接して形成される。好ましくは、金属層２２は、ドレイン電極２０の第４の主面２０ｂの全面を覆うように形成される。金属層２２は、炭化珪素単結晶基板１１の第２の主面１０ｂに設けられた凹部ＴＱに入り込み、かつ炭化珪素単結晶基板１１の側壁部１１ａの第２の主面１０ｂを覆うように形成される。言い換えれば、金属層２２は、ドレイン電極２０を介して炭化珪素単結晶基板１１のベース部１１ｂの第２の主面１０ｂ（つまり凹部ＴＱの底部Ｂ）と、凹部ＴＱの側壁面Ａと、炭化珪素単結晶基板１１の側壁部１１ａの第２の主面１０ｂとに接している。
次に、化学的機械研磨工程（Ｓ８０：図２）が実施される。図１０を参照して、金属層２２形成工程の後、炭化珪素半導体基板１０の側壁部１１ａの第２の主面１０ｂが露出するように、金属層２２の一部と、ドレイン電極２０の一部とが化学的機械研磨により除去される。これにより、金属層２２と、ドレイン電極２０と、炭化珪素半導体基板１０の側壁部１１ａの第２の主面１０ｂが露出する。平面視において、化学的機械研磨工程後の金属層２２の全面積は、炭化珪素半導体基板１０の第２の主面１０ｂに凹部が形成される前の炭化珪素半導体基板１０の第２の面積の９５％以上であることが好ましい。化学的機械研磨工程後の、炭化珪素単結晶基板１１の厚み（つまり、ベース部１１ｂの厚みと側壁部１１ａの厚みの合計）は、２００μｍ以下であることが好ましい。金属層２２の厚みＴ２は、炭化珪素層除去工程後の炭化珪素半導体基板の厚みＴ１よりも大きくなるように、金属層２２の厚みが調整される。
次に、裏面保護電極形成工程（Ｓ９０：図２）が実施される。具体的には、図１１を参照して、金属層２２と、ドレイン電極２０と、炭化珪素単結晶基板１１の側壁部１１ａの第２の主面１０ｂとに接するように、裏面保護電極２３が形成される。裏面保護電極２３は、たとえばＴｉ層と、Ｐｔ層と、Ａｕ層とを含む。具体的には、たとえばスパッタリングにより、Ｔｉ層がドレイン電極２０上に接触するように形成される。次に、たとえばスパッタリングにより、Ｐｔ層がＴｉ層に接して形成される。次に、スパッタリングにより、Ａｕ層がＰｔ層に接して形成される。このようにして、Ｔｉ層と、Ｐｔ層と、Ａｕ層とを含む裏面保護電極２３が形成される。
次に、ダイシング工程が実施される。具体的には、図１１および図１２を参照して、炭化珪素半導体基板１０および裏面保護電極がダイシングラインＤＬに沿って切断され、複数の半導体チップが得られる。ダイシングは、たとえばレーザーダイシングやスクライブにより実施されてもよい。炭化珪素半導体基板１０の炭化珪素部が除去されるダイシング部ＤＰの幅は、炭化珪素半導体基板１０のダイシングラインＤＬの幅よりも小さくてもよい。ダイシング工程後の炭化珪素半導体基板１０の外周端部１０ｃに炭化珪素単結晶基板１１の側壁部１１ａが露出するように形成される。炭化珪素半導体基板１０の外周端部１０ｃから金属層２２までの距離（言い換えれば、ダイシング工程後の炭化珪素単結晶基板１１の側壁部１１ａの幅Ｗ１）は、１００μｍ未満であることが好ましい。以上の工程が実施されることにより、炭化珪素半導体装置１としてのＭＯＳＦＥＴ１が製造される。
次に、実施の形態１に係るＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態１に係る炭化珪素半導体装置１の製造方法によれば、第２の電極２０の第４の主面２０ｂと電気的に接触する金属層２２が形成される。金属層２２の厚みは、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程後の炭化珪素半導体基板１０の厚みよりも大きい。これにより、炭化珪素半導体装置１のオン抵抗を低減することができる。また金属層２２を第２の電極２０の第４の主面２０ｂに接して形成することにより、炭化珪素半導体装置１が自立可能な程度に剛性を高く維持することができる。
また実施の形態１に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程は、炭化珪素半導体基板１０の第２の主面１０ｂに凹部を形成する工程を含む。金属層２２を形成する工程は、凹部に入り込み、かつ第２の主面１０ｂを覆う金属層２２を形成する工程を含む。金属層２２を形成する工程の後、炭化珪素半導体基板１０の第２の主面１０ｂが露出するように、金属層２２の一部を化学的機械研磨により除去する工程をさらに備える。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
さらに実施の形態１に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素半導体基板１０の第２の主面１０ｂに凹部を形成する工程は、ダイシングラインに沿って炭化珪素単結晶基板１１が残るように凹部を形成する工程を有する。これにより、ダイシングラインに沿って金属層２２が形成されている場合よりも、炭化珪素半導体基板１０のダイシングが容易となる。
さらに実施の形態１に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程により除去される部分の厚みは、２５０μｍ以上５００μｍ以下である。除去される部分の厚みを２５０μｍ以上とすることにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。除去される部分の厚みを５００μｍ以下とすることにより、炭化珪素半導体装置１が自立可能な程度に剛性を高く維持することができる。
さらに実施の形態１に係る炭化珪素半導体装置１の製造方法によれば、金属層２２の厚みは、５０μｍ以上３００μｍ以下である。金属層２２の厚みを５０μｍ以上とすることにより、炭化珪素半導体装置１が自立可能な程度に剛性を保持することができる。金属層２２の厚みを３００μｍ以下とすることにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
実施の形態１に係る炭化珪素半導体装置１によれば、金属層２２は、ドレイン電極２０の第４の主面２０ｂと電気的に接触する。金属層２２の厚みは、炭化珪素半導体基板１０の厚みよりも大きい。これにより、炭化珪素半導体装置１のオン抵抗を低減することができる。また金属層２２をドレイン電極２０の第４の主面２０ｂに接して形成することにより、炭化珪素半導体装置１が自立可能な程度に剛性を高く維持することができる。
また実施の形態１に係る炭化珪素半導体装置１によれば、炭化珪素半導体基板１０は、炭化珪素エピタキシャル層３２と接し、かつ第２の主面１０ｂをなす炭化珪素単結晶基板１１を含む。これにより、剛性の高い炭化珪素半導体装置１を得ることができる。
さらに実施の形態１に係る炭化珪素半導体装置１によれば、炭化珪素半導体基板１０の第２の主面１０ｂには炭化珪素単結晶基板１１が側壁部をなす凹部が設けられている。凹部に入り込むように第２の電極２０および金属層２２が設けられている。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
さらに実施の形態１に係る炭化珪素半導体装置１によれば、平面視において、炭化珪素半導体基板１０の外周端部に炭化珪素単結晶基板１１を残すようにして凹部ＴＱが形成されている。これにより、炭化珪素半導体装置１の剛性を高く維持しながら、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
さらに実施の形態１に係る炭化珪素半導体装置１によれば、５０μｍ以上３００μｍ以下である。金属層２２の厚みを５０μｍ以上とすることにより、炭化珪素半導体装置１が自立可能な程度に剛性を保持することができる。金属層２２の厚みを３００μｍ以下とすることにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
さらに実施の形態１に係る炭化珪素半導体装置１によれば、金属層２２は、銅を含む。これにより、炭化珪素半導体装置１の剛性を高く維持しながら、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（実施の形態２）
次に、本発明の実施の形態２に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態２に係るＭＯＳＦＥＴ１の構造は、炭化珪素単結晶基板１１の側壁部１１ａが、外周端部１０ｃより内側に設けられている点において実施の形態１に係るＭＯＳＦＥＴ１の構造と異なっており、他の構成については実施の形態１に係るＭＯＳＦＥＴ１と同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の構成と異なる点を中心に説明する。
図１３を参照して、実施の形態２に係るＭＯＳＦＥＴ１の炭化珪素単結晶基板１１は、ベース部１１ｂと、側壁部１１ａとにより構成されている。炭化珪素単結晶基板１１の側壁部１１ａが、炭化珪素半導体基板１０の外周端部１０ｃより内側に設けられている。炭化珪素単結晶基板１１の第２の主面１０ｂには複数の凹部ＴＱが設けられている。隣り合う２つの凹部ＴＱは、炭化珪素単結晶基板１１の側壁部１１ａにより隔てられている。
図１３に示すように、断面視（炭化珪素半導体基板１０の第１の主面１０ａと平行な方向の視野）において、炭化珪素単結晶基板１１の側壁部１１ａは、ドレイン電極２０に挟まれるように設けられている。ドレイン電極２０および金属層２２の各々は、凹部に入り込むように設けられている。金属層２２は、炭化珪素半導体基板１０の外周端部１０ｃに沿った面に露出するように設けられている。
次に、実施の形態２に係るＭＯＳＦＥＴ１の製造方法について説明する。実施の形態２に係るＭＯＳＦＥＴ１の製造方法は、炭化珪素除去工程（Ｓ５０）において実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の工程については実施の形態１に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の構成と異なる点を中心に説明する。
図１４を参照して、炭化珪素層除去工程（Ｓ５０：図２）において、たとえばエッチングなどにより炭化珪素単結晶基板１１の一部が除去され、炭化珪素半導体基板１０の第２の主面１０ｂに凹部ＴＱが形成される。炭化珪素単結晶基板１１の一部が除去された炭化珪素単結晶基板１１は、バッファ層３１に接するベース部１１ｂと、ベース部１１ｂから第１の主面１０ａに対して垂直な方向に伸長する側壁部１１ａとからなっている。ベース部１１ｂは凹部ＴＱの底部Ｂをなし、側壁部１１ａは凹部ＴＱの側壁面Ａをなす。
炭化珪素単結晶基板１１の側壁部１１ａが、炭化珪素半導体基板１０の外周端部１０ｃより内側に形成されるように、炭化珪素単結晶基板１１の第２の主面１０ｂに凹部ＴＱが形成される。平面視において、炭化珪素単結晶基板１１の側壁部１１ａの形状は、格子状、直線状またはハニカム形状であってもよい。
（実施の形態３）
次に、本発明の実施の形態３に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態３に係るＭＯＳＦＥＴ１の構造は、ドレイン電極２０がバッファ層３１に接して設けられている点において実施の形態１に係るＭＯＳＦＥＴ１の構造と異なっており、他の構成については実施の形態１に係るＭＯＳＦＥＴ１と同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の構成と異なる点を中心に説明する。
図１５を参照して、実施の形態３に係るＭＯＳＦＥＴ１の炭化珪素単結晶基板１１は、炭化珪素半導体基板１０の外周端部１０ｃに沿って、炭化珪素半導体基板１０の第１の主面１０ａと垂直な方向に伸長するように設けられている。炭化珪素半導体基板１０の第２の主面１０ｂには凹部ＴＱが形成されている。炭化珪素エピタキシャル層３２のバッファ層３１が凹部ＴＱの底部Ｂをなし、炭化珪素半導体基板１０が凹部ＴＱの側壁面Ａをなす。言い換えれば、凹部ＴＱの底部Ｂは、炭化珪素エピタキシャル層３２のバッファ層３１に位置している。ドレイン電極２０は、炭化珪素エピタキシャル層３２のバッファ層３１と、炭化珪素単結晶基板１１とに接するように、凹部ＴＱ内に設けられている。金属層２２は、凹部ＴＱ内に設けられ、ドレイン電極２０と接している。裏面保護電極２３は、金属層２２と、ドレイン電極２０と、炭化珪素単結晶基板１１とに接して設けられている。
次に、実施の形態３に係るＭＯＳＦＥＴ１の製造方法について説明する。実施の形態３に係るＭＯＳＦＥＴ１の製造方法は、炭化珪素除去工程（Ｓ５０）において実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の工程については実施の形態１に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の構成と異なる点を中心に説明する。
図１６を参照して、炭化珪素層除去工程（Ｓ５０：図２）において、たとえばエッチングなどにより炭化珪素単結晶基板１１の一部が除去され、炭化珪素半導体基板１０の第２の主面１０ｂに凹部ＴＱが形成される。炭化珪素エピタキシャル層３２のバッファ層３１の一部が露出するように炭化珪素単結晶基板１１が除去されることにより、凹部ＴＱの底部Ｂが炭化珪素エピタキシャル層３２に位置するように凹部ＴＱが形成される。言い換えれば、炭化珪素半導体基板１０の外周端部１０ｃに沿って、バッファ層３１から第１の主面１０ａに対して垂直な方向に伸長する炭化珪素単結晶基板１１が残される。炭化珪素エピタキシャル層３２のバッファ層３１は凹部ＴＱの底部Ｂをなし、炭化珪素単結晶基板１１は凹部ＴＱの側壁面Ａをなす。なお、炭化珪素除去工程において、バッファ層３１の一部が除去されてもよいし、ドリフト層が露出するまでバッファ層３１が除去されてもよい。
実施の形態３に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素半導体基板１０の第２の主面１０ｂに凹部ＴＱを形成する工程は、凹部ＴＱの底部Ｂが炭化珪素エピタキシャル層３２に位置するように凹部ＴＱを形成する工程を有する。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
実施の形態３に係る炭化珪素半導体装置１の製造方法によれば、凹部ＴＱの底部Ｂは、炭化珪素エピタキシャル層３２に位置する。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
（実施の形態４）
次に、本発明の実施の形態４に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態４に係るＭＯＳＦＥＴ１の構造は、炭化珪素単結晶基板１１を有しておらず、かつ金属層２２が炭化珪素半導体基板１０の第２の主面１０ｂの全面を覆っている点において実施の形態３に係るＭＯＳＦＥＴ１の構造と異なっており、他の構成については実施の形態３に係るＭＯＳＦＥＴ１と同様である。以下、実施の形態３に係るＭＯＳＦＥＴ１の構成と異なる点を中心に説明する。
図１７を参照して、実施の形態４に係るＭＯＳＦＥＴ１は、炭化珪素単結晶基板１１を有しておらず、ドレイン電極２０が炭化珪素エピタキシャル層３２のバッファ層３１の全面に接して設けられている。言い換えれば、ドレイン電極２０は、炭化珪素エピタキシャル層３２の第２の主面１０ｂの全面に直接接して設けられている。ドレイン電極２０の第４の主面２０ｂの全面に接して裏面保護電極２４が設けられている。裏面保護電極２４の全面に接して半田層２５が設けられている。金属層２２は、裏面保護電極２４および半田層２５を介してドレイン電極２０に電気的に接続されている。金属層２２は、ドレイン電極２０の第４の主面２０ｂの全面を覆うように設けられている。金属層２２の全面を覆うように、裏面保護電極２３が設けられている。なお、裏面保護電極２３および裏面保護電極２４の各々が、Ｔｉ層と、Ｐｔ層と、Ａｕ層とからなる積層構造を有していてもよい。
次に、実施の形態４に係るＭＯＳＦＥＴ１の製造方法について説明する。実施の形態４に係るＭＯＳＦＥＴ１の製造方法は、炭化珪素除去工程（Ｓ５０）において実施の形態３に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の工程については実施の形態３に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態３に係るＭＯＳＦＥＴ１の構成と異なる点を中心に説明する。
図１８を参照して、炭化珪素層除去工程（Ｓ５０：図２）において、たとえば研削または研磨などにより炭化珪素単結晶基板１１の全部が除去され、炭化珪素エピタキシャル層３２のバッファ層３１を露出させる。炭化珪素除去工程において、バッファ層３１の一部が除去されてもよいし、ドリフト領域１２が露出するまでバッファ層３１が除去されてもよい。言い換えれば、炭化珪素層除去工程において、炭化珪素単結晶基板１１の全部と、炭化珪素エピタキシャル層３２の一部とが除去される。除去される炭化珪素単結晶基板１１の厚みと炭化珪素エピタキシャル層３２の厚みの合計は、たとえば２５０μｍ以上５００μｍ以下である。
次に、炭化珪素エピタキシャル層３２が露出した炭化珪素半導体基板１０の第２の主面１０ｂの全面にドレイン電極２０が形成される。ドレイン電極２０の第４の主面２０ｂの全面に対して裏面保護電極２４が形成される。
次に、一方の主面に半田層２５が設けられ、かつ他方の主面に裏面保護電極２３が設けられた金属層２２が準備される。金属層２２の厚みは、たとえば５０μｍ以上３００μｍ以下程度であり、好ましくは１００μｍ以上２００μｍ以下程度である。金属層２２は、たとえば銅板である。たとえば、ドレイン電極２０に接して設けられた裏面保護電極２４に対して半田層２５が対向するように金属層２２を配置する。半田層２５を加熱することにより、半田層２５を介して裏面保護電極２４に対して金属層２２が固定される。金属層２２は、ドレイン電極２０の第４の主面２０ｂの全面を覆うように形成される。金属層２２の厚みは、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程後の炭化珪素半導体基板１０の厚みよりも大きい。
実施の形態４に係る炭化珪素半導体装置１の製造方法によれば、金属層２２を形成する工程は、ドレイン電極２０の第４の主面２０ｂの全面を覆うように金属層２２を形成する工程を含む。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
また実施の形態４に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素半導体基板１０の第２の主面１０ｂ側の少なくとも一部を除去する工程は、炭化珪素エピタキシャル層３２が露出するように炭化珪素単結晶基板１１を全て除去する工程を含む。これにより、炭化珪素半導体装置１のオン抵抗をさらに効果的に低減することができる。
実施の形態４に係る炭化珪素半導体装置１によれば、金属層２２は、ドレイン電極２０の第４の主面２０ｂの全面を覆うように設けられている。これにより、炭化珪素半導体装置１のオン抵抗を効果的に低減することができる。
なお上記各実施の形態において、ｎ型とｐ型とが入れ替えられた構成のＭＯＳＦＥＴ１が用いられてもよい。また上記においては、本発明の炭化珪素半導体装置１の一例として、プレーナ型のＭＯＳＦＥＴ１について説明したが、炭化珪素半導体装置１は、たとえばトレンチ型のＭＯＳＦＥＴ１、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポ-ラトランジスタ）またはショットキーバリアダイオードなどであっても構わない。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）
４ ＪＴＥ領域
５ ガードリング領域
６ フィールドストップ領域
１０ 炭化珪素半導体基板
１０ａ 第１の主面
１０ｂ 第２の主面
１０ｃ 外周端部
１１ 炭化珪素単結晶基板
１１ａ 側壁部
１１ｂ ベース部
１２ ドリフト領域
１３ ボディ領域
１４ ソース領域
１５ 絶縁膜
１５ａ ゲート絶縁膜
１５ｃ 耐圧保持部
１６ 第１の電極（ソース電極）
１８ コンタクト領域
１９ ソース配線
２０ 第２の電極（ドレイン電極）
２０ａ 第３の主面
２０ｂ 第４の主面
２１ 層間絶縁膜
２２ 金属層
２３，２４ 裏面保護電極
２５ 半田層
２７ ゲート電極
３１ バッファ層
３２ 炭化珪素エピタキシャル層
Ａ 側壁面
Ｂ 底部
ＤＬ ダイシングライン
ＤＰ ダイシング部
Ｔ１，Ｔ２，Ｔ３ 厚み
ＴＱ 凹部

Claims (16)

  1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素半導体基板を準備する工程を備え、
    前記炭化珪素半導体基板は、前記第２の主面をなす炭化珪素単結晶基板と、前記炭化珪素単結晶基板に接して設けられ、かつ前記第１の主面をなす炭化珪素エピタキシャル層とを含み、さらに、
    前記炭化珪素半導体基板の前記第１の主面に接し、かつ前記炭化珪素半導体基板とオーミック接合する第１の電極を形成する工程と、
    前記炭化珪素半導体基板の前記第２の主面側の少なくとも一部を除去する工程と、
    前記炭化珪素半導体基板の前記第２の主面側の少なくとも一部を除去する工程により露出した前記炭化珪素半導体基板の前記第２の主面に接する第３の主面と、前記第３の主面と反対側の第４の主面とを有し、かつ前記炭化珪素半導体基板とオーミック接合する第２の電極を形成する工程と、
    前記第２の電極の前記第４の主面と電気的に接触する金属層を形成する工程とを備え、
    前記金属層の厚みは、前記炭化珪素半導体基板の前記第２の主面側の少なくとも一部を除去する工程後の前記炭化珪素半導体基板の厚みよりも大きい、炭化珪素半導体装置の製造方法。
  2. 前記金属層を形成する工程は、前記第２の電極の前記第４の主面の全面を覆うように前記金属層を形成する工程を含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記炭化珪素半導体基板の前記第２の主面側の少なくとも一部を除去する工程は、前記炭化珪素エピタキシャル層が露出するように前記炭化珪素単結晶基板を全て除去する工程を含む、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記炭化珪素半導体基板の前記第２の主面側の少なくとも一部を除去する工程は、前記炭化珪素半導体基板の前記第２の主面に凹部を形成する工程を含み、
    前記金属層を形成する工程は、前記凹部に入り込み、かつ前記第２の主面を覆う前記金属層を形成する工程を含み、
    前記金属層を形成する工程の後、前記炭化珪素半導体基板の前記第２の主面が露出するように、前記金属層の一部を化学的機械研磨により除去する工程をさらに備えた、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
  5. 前記炭化珪素半導体基板の前記第２の主面に前記凹部を形成する工程は、ダイシングラインに沿って前記炭化珪素単結晶基板が残るように前記凹部を形成する工程を有する、請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 前記炭化珪素半導体基板の前記第２の主面に前記凹部を形成する工程は、前記凹部の底部が前記炭化珪素エピタキシャル層に位置するように前記凹部を形成する工程を有する、請求項４または請求項５のいずれかに記載の炭化珪素半導体装置の製造方法。
  7. 前記炭化珪素半導体基板の前記第２の主面側の少なくとも一部を除去する工程により除去される部分の厚みは、２５０μｍ以上５００μｍ以下である、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 前記金属層の厚みは、５０μｍ以上３００μｍ以下である、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  9. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素半導体基板を備え、
    前記炭化珪素半導体基板は、前記第１の主面をなす炭化珪素エピタキシャル層を含み、さらに、
    前記炭化珪素半導体基板の前記第１の主面に接し、かつ前記炭化珪素半導体基板とオーミック接合する第１の電極と、
    前記炭化珪素半導体基板の前記第２の主面に接する第３の主面と、前記第３の主面と反対側の第４の主面とを有し、かつ前記炭化珪素半導体基板とオーミック接合する第２の電極と、
    前記第２の電極の前記第４の主面と電気的に接触する金属層とを備え、
    前記金属層の厚みは、前記炭化珪素半導体基板の厚みよりも大きい、炭化珪素半導体装置。
  10. 前記金属層は、前記第２の電極の前記第４の主面の全面を覆うように設けられた、請求項９に記載の炭化珪素半導体装置。
  11. 前記炭化珪素半導体基板は、前記炭化珪素エピタキシャル層と接し、かつ前記第２の主面をなす炭化珪素単結晶基板を含む、請求項９または請求項１０に記載の炭化珪素半導体装置。
  12. 前記炭化珪素半導体基板の前記第２の主面には前記炭化珪素単結晶基板が側壁部をなす凹部が設けられており、
    前記凹部に入り込むように前記第２の電極および前記金属層が設けられている、請求項１１に記載の炭化珪素半導体装置。
  13. 平面視において、前記炭化珪素半導体基板の外周端部に前記炭化珪素単結晶基板を残すようにして前記凹部が形成されている、請求項１２に記載の炭化珪素半導体装置。
  14. 前記凹部の底部は、前記炭化珪素エピタキシャル層に位置する、請求項１２または請求項１３に記載の炭化珪素半導体装置。
  15. 前記金属層の厚みは、５０μｍ以上３００μｍ以下である、請求項９〜請求項１４のいずれか１項に記載の炭化珪素半導体装置。
  16. 前記金属層は、銅を含む、請求項９〜請求項１５のいずれか１項に記載の炭化珪素半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174877A (ja) * 2016-03-22 2017-09-28 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2018516459A (ja) * 2015-04-24 2018-06-21 アーベーベー・シュバイツ・アーゲー 厚い上部金属設計を有するパワー半導体デバイスおよびそのパワー半導体デバイスの製造方法
JP2020036047A (ja) * 2019-12-06 2020-03-05 ローム株式会社 ＳｉＣ半導体装置
JP7401615B2 (ja) 2019-12-06 2023-12-19 ローム株式会社 ＳｉＣ半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US11342189B2 (en) 2015-09-17 2022-05-24 Semiconductor Components Industries, Llc Semiconductor packages with die including cavities and related methods
CN109478568A (zh) * 2016-07-15 2019-03-15 罗姆股份有限公司 半导体装置及半导体装置的制造方法
GB2553849A (en) * 2016-09-19 2018-03-21 Anvil Semiconductors Ltd Method of reducing device contact resistance
US10998418B2 (en) * 2019-05-16 2021-05-04 Cree, Inc. Power semiconductor devices having reflowed inter-metal dielectric layers
JP2022112707A (ja) * 2021-01-22 2022-08-03 ルネサスエレクトロニクス株式会社 半導体装置及び半導体パッケージ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267589A (ja) * 2000-03-17 2001-09-28 Toshiba Corp ＳｉＣ半導体素子
JP2010103208A (ja) * 2008-10-22 2010-05-06 Denso Corp 半導体装置
JP2011035322A (ja) * 2009-08-05 2011-02-17 Panasonic Corp 半導体装置およびその製造方法
JP2011060912A (ja) * 2009-09-08 2011-03-24 Toshiba Corp 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3559971B2 (ja) * 2001-12-11 2004-09-02 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
US7132321B2 (en) * 2002-10-24 2006-11-07 The United States Of America As Represented By The Secretary Of The Navy Vertical conducting power semiconductor devices implemented by deep etch
WO2004066391A1 (ja) * 2003-01-20 2004-08-05 Mitsubishi Denki Kabushiki Kaisha 半導体装置
US20050280088A1 (en) * 2004-06-18 2005-12-22 Min Byoung W Backside body contact
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
US8866150B2 (en) * 2007-05-31 2014-10-21 Cree, Inc. Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts
US9219144B2 (en) * 2012-08-10 2015-12-22 Infineon Technologies Austria Ag Semiconductor device including a trench in a semiconductor substrate and method of manufacturing a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267589A (ja) * 2000-03-17 2001-09-28 Toshiba Corp ＳｉＣ半導体素子
JP2010103208A (ja) * 2008-10-22 2010-05-06 Denso Corp 半導体装置
JP2011035322A (ja) * 2009-08-05 2011-02-17 Panasonic Corp 半導体装置およびその製造方法
JP2011060912A (ja) * 2009-09-08 2011-03-24 Toshiba Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018516459A (ja) * 2015-04-24 2018-06-21 アーベーベー・シュバイツ・アーゲー 厚い上部金属設計を有するパワー半導体デバイスおよびそのパワー半導体デバイスの製造方法
JP2017174877A (ja) * 2016-03-22 2017-09-28 富士電機株式会社 半導体装置及び半導体装置の製造方法
US10559664B2 (en) 2016-03-22 2020-02-11 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device by removing a bulk layer to expose an epitaxial-growth layer and by removing portions of a supporting-substrate to expose portions of the epitaxial-growth layer
JP2020036047A (ja) * 2019-12-06 2020-03-05 ローム株式会社 ＳｉＣ半導体装置
JP7168544B2 (ja) 2019-12-06 2022-11-09 ローム株式会社 ＳｉＣ半導体装置
JP7401615B2 (ja) 2019-12-06 2023-12-19 ローム株式会社 ＳｉＣ半導体装置

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