JP2022112707A - 半導体装置及び半導体パッケージ - Google Patents

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gate
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semiconductor
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康隆 中柴
Yasutaka Nakashiba
彰宏 下村
Teruhiro Shimomura
雅己 沢田
Masami Sawada
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Renesas Electronics Corp
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Renesas Electronics Corp
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    • H01L2224/08258—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the bonding area connecting to a bonding area protruding from the surface of the item
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365—Shape, e.g. interlocking features
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L23/00—Details of semiconductor or other solid state devices
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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Abstract

【課題】オン抵抗を低減しつつ、製造工程におけるハンドリング性を維持することが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、第１面と、第１面の反対側の第２面とを有する半導体基板と、第１面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して第１面上に形成されたゲートと、半導体基板の第１面側に形成されたソース領域と、ソース領域に接するように形成され、かつチャネル領域を含むボディ領域と、半導体基板の第２面側に形成されたドレイン領域と、ボディ領域の第２面側及びドレイン領域の第１面側に接するように形成されたドリフト領域とを備える。ゲートは、ゲート絶縁膜を介在させてチャネル領域と対向している。半導体基板は、第２面において、第１面に向かって窪んでいる少なくとも１つの凹部が形成されている。【選択図】図２

Description

本開示は、半導体装置及び半導体パッケージに関する。
米国特許第５９９８８３３号明細書（特許文献１）に記載の半導体装置は、半導体基板と、ゲート絶縁膜と、ゲートとを有している。半導体基板は、第１面と、第２面とを有している。第２面は、第１面の反対面である。半導体基板は、第１面に位置するソース領域と、第２面に位置するドレイン領域と、ドレイン領域の第１面側に接しているドリフト領域と、ソース領域及びドリフト領域に挟み込まれているチャネル領域を含むベース領域とを有している。
第１面には、ゲートトレンチが形成されている。ゲートトレンチの底壁は、ドリフト領域内に位置している。ゲートトレンチの側壁からは、チャネル領域が露出している。ゲートトレンチの側壁上及び底壁上には、ゲート絶縁膜が形成されている。ゲートは、ゲート絶縁膜を介在させてチャネル領域と対向するように、ゲートトレンチの内部に配置されている。
米国特許第５９９８８３３号明細書
特許文献１に記載の半導体装置において、オン抵抗を低減するための方策として、半導体基板を第２面側から研磨することにより、ドレイン領域を薄くすることが考えられる。しかしながら、この場合、半導体基板全体が薄くなってしまう結果、製造工程におけるハンドリング性が損なわれる。
本開示は、オン抵抗を低減しつつ、製造工程におけるハンドリング性を維持することが可能な半導体装置を提供するものである。
一実施形態に係る半導体装置は、第１面と、第１面の反対側の第２面とを有する半導体基板と、第１面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して第１面上に形成されたゲートと、半導体基板の第１面側に形成されたソース領域と、ソース領域に接するように形成され、かつチャネル領域を含むボディ領域と、半導体基板の第２面側に形成されたドレイン領域と、ボディ領域の第２面側及びドレイン領域の第１面側に接するように形成されたドリフト領域とを備える。ゲートは、ゲート絶縁膜を介在させてチャネル領域と対向している。半導体基板は、第２面において、第１面に向かって窪んでいる少なくとも１つの凹部が形成されている。
一実施形態に係る半導体装置によると、オン抵抗を低減しつつ、製造工程におけるハンドリング性を維持することができる。
半導体装置ＤＥＶ１の平面図である。 図１のＩＩ－ＩＩにおける断面図である。 図２の領域ＩＩＩにおける拡大図である。 図１のＩＶ－ＩＶにおける断面図である。 半導体装置ＤＥＶ１の製造方法を示す工程図である。 準備工程Ｓ１における半導体装置ＤＥＶ１の断面図である。 エピタキシャル成長工程Ｓ２における半導体装置ＤＥＶ１の断面図である。 第１イオン注入工程Ｓ３における半導体装置ＤＥＶ１の断面図である。 第２イオン注入工程Ｓ４における半導体装置ＤＥＶ２の断面図である。 トレンチ形成工程Ｓ５における半導体装置ＤＥＶ１の断面図である。 ゲート絶縁膜形成工程Ｓ６における半導体装置ＤＥＶ１の断面図である。 ゲート形成工程Ｓ７における半導体装置ＤＥＶ１の断面図である。 層間絶縁膜形成工程Ｓ８における半導体装置ＤＥＶ１の断面図である。 基板研磨工程Ｓ１０における半導体装置ＤＥＶ１の断面図である。 凹部形成工程Ｓ１１における半導体装置ＤＥＶ１の断面図である。 第１電極形成工程Ｓ１２における半導体装置ＤＥＶ１の断面図である。 第２電極形成工程Ｓ１３における半導体装置ＤＥＶ１の断面図である。 変形例１に係る半導体装置ＤＥＶ１の断面図である。 変形例２に係る半導体装置ＤＥＶ１の断面図である。 変形例３に係る半導体装置ＤＥＶ１の断面図である。 半導体装置ＤＥＶ２の底面図である。 図２１のＸＸＩＩ－ＸＸＩＩにおける断面図である。 変形例１に係る半導体装置ＤＥＶ２の底面図である。 変形例２に係る半導体装置ＤＥＶ２の底面図である。 変形例３に係る半導体装置ＤＥＶ２の底面図である。 半導体装置ＤＥＶ３の底面図である。 図２６のＸＸＶＩＩ－ＸＸＶＩＩにおける断面図である。 半導体装置ＤＥＶ４の断面図である。 半導体パッケージＰＫＧ１の断面図である。 半導体パッケージＰＫＧ２の断面図である。
実施形態の詳細を、図面を参照しながら説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り替えなさいものとする。
（第１実施形態）
以下に、第１実施形態に係る半導体装置（以下「半導体装置ＤＥＶ１」とする）を説明する。
＜半導体装置ＤＥＶ１の構成＞
図１は、半導体装置ＤＥＶ１の平面図である。図２は、図１のＩＩ－ＩＩにおける断面図である。図３は、図２の領域ＩＩＩにおける拡大図である。図４は、図１のＩＶ－ＩＶにおける断面図である。図１～図４に示されるように、半導体装置ＤＥＶ１は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＩと、ゲートＧＡと、層間絶縁膜ＩＬＤと、ソース電極ＥＬ１と、ゲート電極ＥＬ２と、ドレイン電極ＥＬ３とを有している。
半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第１面ＦＳ及び第２面ＳＳは、半導体基板ＳＵＢの厚さ方向における端面である。第２面ＳＳは、第１面ＦＳの反対面である。
半導体基板ＳＵＢは、平面視において（第１面ＦＳ及び第２面ＳＳに直交する方向から見て）、外周領域Ｒ１と、セル領域Ｒ２とを有している。外周領域Ｒ１は、平面視における半導体基板ＳＵＢの外周に位置している部分である。セル領域Ｒ２は、平面視において外周領域Ｒ１の内側に位置している。セル領域Ｒ２は、ＭＯＳＦＥＴ（Metal Oxide Field Effect Transistor）のセル構造が形成されている部分である。
セル領域Ｒ２において、半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとを有している。ソース領域ＳＲ、ドレイン領域ＤＲＡ及びドリフト領域ＤＲＩの導電型は、第１導電型である。ボディ領域ＢＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。ソース領域ＳＲ及びドレイン領域ＤＲＡにおける不純物濃度は、ドリフト領域ＤＲＩにおける不純物濃度よりも高い。
ソース領域ＳＲは、第１面ＦＳに位置している。ドレイン領域ＤＲＡは、第２面ＳＳに位置している。ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡ上に形成されている。すなわち、ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡの第１面ＦＳ側に接している。ボディ領域ＢＲは、ソース領域ＳＲとドリフト領域ＤＲＩとに挟み込まれている。
セル領域Ｒ２において、第１面ＦＳには、ゲートトレンチＧＴＲが形成されている。ゲートトレンチＧＴＲは、第２面ＳＳに向かって延在している。ゲートトレンチＧＴＲの底壁は、ドリフト領域ＤＲＩ内に位置している。ゲートトレンチＧＴＲの側壁からは、ソース領域ＳＲ、ボディ領域ＢＲ及びドリフト領域ＤＲＩが露出している。ゲートトレンチＧＴＲから露出しているボディ領域ＢＲの部分を、チャネル領域ＣＨとする。
セル領域Ｒ２において、第２面ＳＳには、凹部ＲＰが形成されている。凹部ＲＰにおいて、第２面ＳＳは、第１面ＦＳ側に窪んでいる。なお、図３に示されるように、凹部ＲＰの一部は、セル領域Ｒ２以外に位置する第２面ＳＳに形成されていてもよい。但し、凹部ＲＰは、外周領域Ｒ１に位置する第２面ＳＳには形成されていない。
半導体基板ＳＵＢは、例えば、単結晶シリコンにより形成されている。第１面ＦＳ及び第２面ＳＳは、単結晶シリコンの＜１００＞方向と直交していることが好ましい。凹部ＲＰの側壁は、第２面ＳＳと角度θをなしている。角度θは、５０°以上６０°以下であることが好ましい。凹部ＲＰの側壁は、単結晶シリコンの＜１１１＞方向と直交していることが好ましい。なお、単結晶シリコンにおいて、＜１００＞方向と＜１１１＞方向とがなす角度は、約５５°であり、より具体的には５４．７°である。
ドリフト領域ＤＲＩの厚さを、厚さＴ１とする。凹部ＲＰが形成されている部分におけるドレイン領域ＤＲＡの厚さを、厚さＴ２とする。凹部ＲＰが形成されていない部分（すなわち、外周領域Ｒ１）におけるドレイン領域ＤＲＡの厚さを、厚さＴ３とする。厚さＴ２は、厚さＴ３よりも小さい。すなわち、半導体基板ＳＵＢは、外周領域Ｒ１において、十分な厚さが確保されている。
ゲート絶縁膜ＧＩは、ゲートトレンチＧＴＲの側壁上及び底壁上に配置されている。ゲート絶縁膜ＧＩは、例えば、シリコン酸化物により形成されている。ゲートＧＡは、ゲートトレンチＧＴＲ内に配置されている。ゲートＧＡとゲートトレンチＧＴＲの側壁及び底壁との間には、ゲート絶縁膜ＧＩが介在されている。すなわち、ゲートＧＡは、ゲート絶縁膜ＧＩにより絶縁されながら、チャネル領域ＣＨと対向している。ゲートＧＡは、例えば、ポリシリコンにより形成されている。
層間絶縁膜ＩＬＤは、第１面ＦＳ上に配置されている。層間絶縁膜ＩＬＤは、例えば、シリコン酸化物により形成されている。
ソース電極ＥＬ１及びゲート電極ＥＬ２は、層間絶縁膜ＩＬＤ上に配置されている。ソース領域ＳＲ及びゲートＧＡは、それぞれ、層間絶縁膜ＩＬＤ中に形成されたコンタクトプラグ（図示せず）により、ソース電極ＥＬ１及びゲート電極ＥＬ２と電気的に接続されている。ソース電極ＥＬ１は、セル領域Ｒ２と重なるように配置されている。ゲート電極ＥＬ２は、セル領域Ｒ２と重ならないように配置されている。ドレイン電極ＥＬ３は、第２面ＳＳ上に形成されている。ソース電極ＥＬ１、ゲート電極ＥＬ２及びドレイン電極ＥＬ３は、例えば、アルミニウムにより形成されている。
＜半導体装置ＤＥＶ１の製造方法＞
図５は、半導体装置ＤＥＶ１の製造方法を示す工程図である。図５に示されるように、半導体装置ＤＥＶ１の製造方法は、準備工程Ｓ１と、エピタキシャル成長工程Ｓ２と、第１イオン注入工程Ｓ３と、第２イオン注入工程Ｓ４と、トレンチ形成工程Ｓ５と、ゲート絶縁膜形成工程Ｓ６と、ゲート形成工程Ｓ７と、層間絶縁膜形成工程Ｓ８と、コンタクトプラグ形成工程Ｓ９とを有している。半導体装置ＤＥＶ１の製造方法は、さらに、基板研磨工程Ｓ１０と、凹部形成工程Ｓ１１と、第１電極形成工程Ｓ１２と、第２電極形成工程Ｓ１３と、個片化工程Ｓ１４とを有している。なお、第１イオン注入工程Ｓ３及び第２イオン注入工程Ｓ４は、トレンチ形成工程Ｓ５、ゲート絶縁膜形成工程Ｓ６及びゲート形成工程Ｓ７の後に行われてもよい。
準備工程Ｓ１では、半導体基板ＳＵＢが準備される。図６は、準備工程Ｓ１における半導体装置ＤＥＶ１の断面図である。図６に示されるように、準備工程Ｓ１で準備される半導体基板ＳＵＢは、ドレイン領域ＤＲＡのみを有している。
エピタキシャル成長工程Ｓ２では、エピタキシャル層ＥＰＩが形成される。図７は、エピタキシャル成長工程Ｓ２における半導体装置ＤＥＶ１の断面図である。図７に示されるように、エピタキシャル層ＥＰＩは、ドレイン領域ＤＲＡ上に形成される。エピタキシャル層ＥＰＩは、第１導電型を有している。エピタキシャル層ＥＰＩは、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。
図８は、第１イオン注入工程Ｓ３における半導体装置ＤＥＶ１の断面図である。図８に示されるように、第１イオン注入工程Ｓ３では、ボディ領域ＢＲが形成される。図９は、第２イオン注入工程Ｓ４における半導体装置ＤＥＶ２の断面図である。図９に示されるように、第２イオン注入工程Ｓ４では、ソース領域ＳＲが形成される。ボディ領域ＢＲ及びソース領域ＳＲの形成は、イオン注入により行われる。ボディ領域ＢＲ及びソース領域ＳＲが形成されなかったエピタキシャル層ＥＰＩの部分は、ドリフト領域ＤＲＩとなる。
図１０は、トレンチ形成工程Ｓ５における半導体装置ＤＥＶ１の断面図である。図１０に示されるように、トレンチ形成工程Ｓ５では、ゲートトレンチＧＴＲが形成される。ゲートトレンチＧＴＲの形成は、例えば、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより行われる。図１１は、ゲート絶縁膜形成工程Ｓ６における半導体装置ＤＥＶ１の断面図である。図１１に示されるように、ゲート絶縁膜形成工程Ｓ６では、ゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩの形成は、例えば熱酸化により行われる。
図１２は、ゲート形成工程Ｓ７における半導体装置ＤＥＶ１の断面図である。図１２に示されるように、ゲート形成工程Ｓ７では、ゲートＧＡが形成される。ゲートＧＡの形成においては、第１に、ゲートＧＡを構成している材料が、ゲートトレンチＧＴＲ内に埋め込まれる。第２に、ゲートトレンチＧＴＲからはみ出したゲートＧＡを構成している材料が、エッチバック、ＣＭＰ（Chemical Mechanical Polishing）等により除去される。
図１３は、層間絶縁膜形成工程Ｓ８における半導体装置ＤＥＶ１の断面図である。図１３に示されるように、層間絶縁膜形成工程Ｓ８では、層間絶縁膜ＩＬＤが形成される。層間絶縁膜ＩＬＤの形成は、例えば、ＣＶＤ法により行われる。
コンタクトプラグ形成工程Ｓ９では、コンタクトプラグが形成される。コンタクトプラグの形成においては、第１に、層間絶縁膜ＩＬＤ中にコンタクトホールが形成される。コンタクトホールは、厚さ方向に沿って層間絶縁膜ＩＬＤを貫通している。コンタクトホールの形成は、例えば、ＲＩＥ等のドライエッチングにより行われる。第２に、コンタクトプラグを構成している材料が、ＣＶＤ法により、コンタクトホール内に埋め込まれる。第３に、コンタクトホールからはみ出したコンタクトプラグを構成している材料が、エッチバック、ＣＭＰ等により除去される。
図１４は、基板研磨工程Ｓ１０における半導体装置ＤＥＶ１の断面図である。図１４に示されるように、基板研磨工程Ｓ１０では、半導体基板ＳＵＢの第２面ＳＳ側に対して研磨が行われる。これにより、ドレイン領域ＤＲＡの厚さは、厚さＴ３となる。
図１５は、凹部形成工程Ｓ１１における半導体装置ＤＥＶ１の断面図である。図１５に示されるように、凹部形成工程Ｓ１１では、凹部ＲＰの形成が行われる。凹部ＲＰの形成においては、第１に、第２面ＳＳ上にマスクが形成される。マスクは、例えば、シリコン酸化物を第２面ＳＳ上にＣＶＤ等で成膜するとともに、成膜されたシリコン酸化物をパターンニングすることにより形成される。
第２に、マスクの開口から半導体基板ＳＵＢがエッチングされることにより、凹部ＲＰが形成される。このエッチングは、好ましくは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いたウェットエッチングにより行われる。ＴＭＡＨを用いたウェットエッチングを単結晶シリコンに対して行った場合には、結晶方位によりエッチング速度が著しく異なる。そのため、第２面ＳＳが単結晶シリコンの＜１００＞方向と直交している場合、凹部ＲＰの側壁からは単結晶シリコンの＜１１１＞方向に直交している面が露出し、角度θが５０°以上６０°以下となる。
凹部形成工程Ｓ１１が行われる結果、凹部ＲＰが形成されている部分において、ドレイン領域ＤＲＡが薄くなり、ドレイン領域ＤＲＡの厚さが厚さＴ３から厚さＴ２となる。すなわち、凹部形成工程Ｓ１１が行われる結果、ドレイン領域ＤＲＡの厚さは、凹部ＲＰが形成される位置において、凹部ＲＰが形成されていない位置（すなわち、外周領域Ｒ１）よりも薄くなる。
図１６は、第１電極形成工程Ｓ１２における半導体装置ＤＥＶ１の断面図である。図１６に示されるように、第１電極形成工程Ｓ１２においては、ソース電極ＥＬ１及びゲート電極ＥＬ２の形成が行われる。
ソース電極ＥＬ１及びゲート電極ＥＬ２の形成においては、第１に、ソース電極ＥＬ１（ゲート電極ＥＬ２）を構成している材料が、スパッタリング等により、層間絶縁膜ＩＬＤ上に成膜される。第２に、成膜されたソース電極ＥＬ１（ゲート電極ＥＬ２）を構成している材料がパターンニングされることにより、ソース電極ＥＬ１及びゲート電極ＥＬ２が形成される。
図１７は、第２電極形成工程Ｓ１３における半導体装置ＤＥＶ１の断面図である。図１７に示されるように、第２電極形成工程Ｓ１３では、ドレイン電極ＥＬ３が形成される。ドレイン電極ＥＬ３の形成は、例えば、スパッタリング法、めっき法等により行われる。個片化工程Ｓ１４では、半導体装置ＤＥＶ１の個片化が行われる。この個片化は、例えばダイシングブレードを用いて行われる。以上により、図１～図４に示される構造の半導体装置ＤＥＶ１が製造される。
＜半導体装置ＤＥＶ１の効果＞
半導体装置ＤＥＶ１では、凹部ＲＰが形成されている部分において、ドレイン領域ＤＲＡの厚さが薄くなっているため、オン抵抗が低減されている。例えば、ドリフト領域ＤＲＩの厚さを５μｍ、ドリフト領域ＤＲＩの抵抗率を０．１２Ω・ｃｍ、ドレイン領域ＤＲＡの抵抗率を０．８ｍΩ・ｃｍとし、凹部ＲＰを形成することによりドレイン領域ＤＲＡの厚さを１５０μｍから５μｍまで薄くすると、オン抵抗を２０パーセント程度低減することができる（ドレイン領域ＤＲＡの厚さが１５０μｍである場合のオン抵抗は０．１２Ω・ｃｍ×５μｍ＋０．８ｍΩ・ｃｍ×１５０μｍ≒７．２ｍΩ・ｍｍ２となり、ドレイン領域ＤＲＡの厚さを５μｍまで減少させた場合のオン抵抗は０．１２Ω・ｃｍ×５μｍ＋０．８ｍΩ×５μｍ≒６．０ｍΩ・ｍｍ２となる）。
他方で、凹部ＲＰが形成されていない部分、すなわち、外周領域Ｒ１において、ドレイン領域ＤＲＡの厚さが維持されているため、製造工程におけるハンドリング性が維持されている。
すなわち、外周領域Ｒ１においても凹部ＲＰの厚さが薄くなっている場合は、個片化工程Ｓ１４においてダイシングブレードを用いて半導体基板ＳＵＢを切断することは困難であるが、半導体装置ＤＥＶ１では、外周領域Ｒ１におけるドレイン領域ＤＲＡの厚さが維持されているため、ダイシングブレードを用いて半導体基板ＳＵＢを切断することができる。このように、半導体装置ＤＥＶ１によると、オン抵抗を低減しつつ、製造工程におけるハンドリング性を維持することができる。
第２面ＳＳが単結晶シリコンの＜１００＞方向と直交している場合、ＴＭＡＨを用いて凹部ＲＰのウェットエッチングを行うことにより、角度θを５０°以上６０°以下にすることができる。すなわち、この場合、テーパ形状の凹部ＲＰを形成することができる。その結果、ドレイン電極ＥＬ３を形成する際、局所的にドレイン電極ＥＬ３が薄くなる（ドレイン電極ＥＬ３に段切れが生じる）ことを抑制できる。
＜変形例１＞
図１８は、変形例１に係る半導体装置ＤＥＶ１の断面図である。図１８に示されるように、半導体基板ＳＵＢには、ゲートトレンチＧＴＲが形成されていなくてもよい。すなわち、半導体装置ＤＥＶ１は、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナゲート型のＭＯＳＦＥＴであってもよい。なお、変形例１では、第１面ＦＳに露出しているチャネル領域ＣＨ上にゲート絶縁膜ＧＩが配置されており、ゲート絶縁膜ＧＩ上にゲートＧＡが配置されている。
図１９は、変形例２に係る半導体装置ＤＥＶ１の断面図である。図１９に示されるように、半導体基板ＳＵＢは、ピラー領域ＰＲを有していてもよい。ピラー領域ＰＲは、ボディ領域ＢＲから第２面ＳＳ側に向かって延在している。ピラー領域ＰＲの導電型は、第２導電型（ｐ型）である。すなわち、半導体装置ＤＥＶ１は、スーパージャンクション構造を有するＭＯＳＦＥＴであってもよい。この場合、ドリフト領域ＤＲＩの不純物濃度が相対的に高く設定されるため、凹部ＲＰが形成されている位置においてドレイン領域ＤＲＡが薄くなっていることによるオン抵抗の低減効果が、相対的に大きくなる。
第１面ＦＳ及び第２面ＳＳは、単結晶シリコンの＜１１０＞方向と直交している。図２０は、変形例３に係る半導体装置ＤＥＶ１の断面図である。この場合、図２０に示されるように、ＴＭＡＨを用いて凹部ＲＰのウェットエッチングを行うことにより、角度θは、概ね９０°となる。
（第２実施形態）
以下に、第２実施形態に係る半導体装置（以下「半導体装置ＤＥＶ２」とする）を説明する。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。
＜半導体装置ＤＥＶ２の構成＞
図２１は、半導体装置ＤＥＶ２の底面図である。図２２は、図２１のＸＸＩＩ－ＸＸＩＩにおける断面図である。図２１及び図２２に示されるように、半導体装置ＤＥＶ２は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＩと、ゲートＧＡと、層間絶縁膜ＩＬＤと、ソース電極ＥＬ１と、ゲート電極ＥＬ２と、ドレイン電極ＥＬ３とを有している。セル領域Ｒ２において、第２面ＳＳには、凹部ＲＰが形成されている。これらの点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と共通している。
半導体装置ＤＥＶ２では、凹部ＲＰの数は、複数である。半導体装置ＤＥＶ２では、複数の凹部ＲＰが、平面視において、格子状に配列されている。この格子状の配列は、例えば、正方格子配列である。これらの点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と異なっている。なお、凹部ＲＰは、平面視において、例えば、矩形形状を有している。
隣り合う２つの凹部ＲＰとの間のピッチを、ピッチＰとする。互いに対向している凹部ＲＰの側壁の間の距離の最小値を、幅Ｗとする。ピッチＰは、好ましくは幅Ｗよりも大きい。幅ＷをピッチＰで除した値は、好ましくは、０．１以上０．４以下である。凹部ＲＰは、好ましくは、平面視においてゲート電極ＥＬ２と重ならない位置に形成されている。なお、ゲート電極ＥＬ２は、平面視においてセル領域と重ならない位置にある。
＜半導体装置ＤＥＶ２の効果＞
ソース電極ＥＬ１及びゲート電極ＥＬ２には、ワイヤボンディングが行われることがある。半導体装置ＤＥＶ１では、相対的に大きな凹部ＲＰが１つ形成されているため、このワイヤボンディングが行われる際に半導体基板ＳＵＢが撓むような荷重が加わり、半導体基板ＳＵＢが割れてしまうおそれがある。
他方で、半導体装置ＤＥＶ２では、相対的に小さな凹部ＲＰが格子状に複数形成されているため、凹部ＲＰの間にある第２面ＳＳにより、ワイヤボンディング時に加わる荷重を支持することができる。そのため、半導体装置ＤＥＶ２によると、ワイヤボンディング時に加わる荷重により半導体基板ＳＵＢが割れてしまうことを抑制できる。
幅ＷをピッチＰで除した値が０．１以上０．４以下である場合、凹部ＲＰ形成に伴うオン抵抗の低減を行いつつ、ワイヤボンディング時の荷重に対する強度確保を行うことができる。
凹部ＲＰがゲート電極ＥＬ２と平面視において重ならない位置に配置されている場合、ゲート電極ＥＬ２に対するワイヤボンディングが行われる際の荷重により、半導体基板ＳＵＢが割れてしまうことを抑制できる。なお、ゲート電極ＥＬ２は、セル領域Ｒ２と平面視において重ならない位置にあるため、ゲート電極ＥＬ２と平面視において重なる位置に凹部ＲＰが形成されていなくても、オン抵抗は殆ど増加しない。
＜変形例１＞
図２３は、変形例１に係る半導体装置ＤＥＶ２の底面図である。図２３に示されるように、凹部ＲＰは、正方格子状に配列されていなくてもよい。凹部ＲＰは、例えば、千鳥格子状に配列されていてもよい。
図２４は、変形例２に係る半導体装置ＤＥＶ２の底面図である。図２５は、変形例３に係る半導体装置ＤＥＶ２の底面図である。図２４及び図２５に示されるように、凹部ＲＰの平面形状は、矩形形状でなくてもよい。図２４に示されるように凹部ＲＰの平面形状は矩形形状以外の多角形形状であってもよく、図２５に示されるように凹部ＲＰの平面形状は円形（又は楕円）形状であってもよい。
（第３実施形態）
以下に、第３実施形態に係る半導体装置（以下「半導体装置ＤＥＶ３」とする）を説明する。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。
＜半導体装置ＤＥＶ３の構成＞
図２６は、半導体装置ＤＥＶ３の底面図である。図２７は、図２６のＸＸＶＩＩ－ＸＸＶＩＩにおける断面図である。図２６及び図２７に示されるように、半導体装置ＤＥＶ３は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＩと、ゲートＧＡと、層間絶縁膜ＩＬＤと、ソース電極ＥＬ１と、ゲート電極ＥＬ２と、ドレイン電極ＥＬ３とを有している。これらの点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と共通している。
半導体装置ＤＥＶ３では、凹部ＲＰとして、複数の溝ＴＲが形成されている。この点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と異なっている。
溝ＴＲは、平面視において、第１方向ＤＲ１に沿って延在している。複数の溝ＴＲは、第２方向ＤＲ２において互いに間隔を空けて配置されている。第２方向ＤＲ２は、第１方向ＤＲ１に直交している方向である。溝ＴＲは、好ましくは、平面視においてゲート電極ＥＬ２と重ならない位置に形成されている。
ゲートトレンチＧＴＲの延在方向は、平面視において、第１方向ＤＲ１に沿っていることが好ましい。すなわち、ゲートトレンチＧＴＲの延在方向は、溝ＴＲの延在方向と平行であることが好ましい。但し、ゲートトレンチＧＴＲの延在方向は、第２方向ＤＲ２に沿っていてもよい。
＜半導体装置ＤＥＶ３の効果＞
半導体装置ＤＥＶ３では、溝ＴＲが複数形成されているため、溝ＴＲの間にある第２面ＳＳにより、ワイヤボンディング時に加わる荷重を支持することができる。そのため、半導体装置ＤＥＶ３によると、ワイヤボンディング時に加わる荷重により半導体基板ＳＵＢが割れてしまうことを抑制できる。溝ＴＲの延在方向がゲートトレンチＧＴＲの延在方向に沿っている場合、オン抵抗をさらに低減することができる。
（第４実施形態）
以下に、第４実施形態に係る半導体装置（以下「半導体装置ＤＥＶ４」とする）を説明する。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。
＜半導体装置ＤＥＶ４の構成＞
図２８は、半導体装置ＤＥＶ４の断面図である。図２８に示されるように、半導体装置ＤＥＶ３は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＩと、ゲートＧＡと、層間絶縁膜ＩＬＤと、ソース電極ＥＬ１と、ゲート電極ＥＬ２と、ドレイン電極ＥＬ３とを有している。セル領域Ｒ２において、第２面ＳＳには、凹部ＲＰが形成されている。これらの点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と共通している。
半導体装置ＤＥＶ４は、導電体ＣＢをさらに有している。この点に関して、半導体装置ＤＥＶ４の構成は、半導体装置ＤＥＶ１の構成と異なっている。導電体ＣＢは、凹部ＲＰに埋め込まれている。導電体ＣＢは、例えば、銀粒子の焼結体により形成されている。但し、導電体ＣＢは、これに限られるものではない。
＜半導体装置ＤＥＶ４の効果＞
半導体装置ＤＥＶ３では、凹部ＲＰに導電体ＣＢが埋め込まれているため、ワイヤボンディング時に加わる荷重は、導電体ＣＢによっても支持される。そのため、半導体装置ＤＥＶ４によると、ワイヤボンディング時に加わる荷重により半導体基板ＳＵＢが割れてしまうことを抑制できる。
（第５実施形態）
以下に、第５実施形態に係る半導体パッケージ（以下「半導体パッケージＰＫＧ１」とする）を説明する。
＜半導体パッケージＰＫＧ１の構成＞
図２９は、半導体パッケージＰＫＧ１の断面図である。図２９に示されるように、半導体パッケージＰＫＧ１は、半導体装置ＤＥＶ１と、リードフレームＬＦとを有している。リードフレームＬＦは、ダイパッドＤＰを有している。ダイパッドＤＰは、凸部ＰＰを有している。リードフレームＬＦは、例えば、銅、銅合金等により形成されている。
半導体装置ＤＥＶ１は、第２面ＳＳがリードフレームＬＦ（ダイパッドＤＰ）に対向するように配置される。その結果、凹部ＲＰに、凸部ＰＰが挿入される。なお、図示されていないが、ドレイン電極ＥＬ３とリードフレームＬＦ（ダイパッドＤＰ）とは、例えばハンダにより接続されている。ソース電極ＥＬ１及びゲート電極ＥＬ２には、ボンディングワイヤＢＷが接続されている。
＜半導体パッケージＰＫＧ１の効果＞
半導体パッケージＰＫＧ１では、ボンディングワイヤＢＷのソース電極ＥＬ１及びゲート電極ＥＬ２に対するワイヤボンディングが行われる際の荷重が、凸部ＰＰによっても支持されているため、ワイヤボンディング時に加わる荷重により半導体基板ＳＵＢが割れてしまうことを抑制できる。
（第６実施形態）
以下に、第６実施形態に係る半導体パッケージ（以下「半導体パッケージＰＫＧ２」とする）を説明する。
＜半導体パッケージＰＫＧ２の構成＞
図３０は、半導体パッケージＰＫＧ２の断面図である。図３０に示されるように、半導体パッケージＰＫＧ１は、半導体装置ＤＥＶ１と、リードフレームＬＦとを有している。リードフレームＬＦは、ダイパッドＤＰを有している。ダイパッドＤＰは、第１部分ＤＰ１と、第２部分ＤＰ２とに分割されている。
半導体装置ＤＥＶ１は、第１面ＦＳがリードフレームＬＦ（ダイパッドＤＰ）と対向するように配置されている。ソース電極ＥＬ１及びゲート電極ＥＬ２は、それぞれ、第１部分ＤＰ１及び第２部分ＤＰ２に接続されている。ソース電極ＥＬ１と第１部分ＤＰ１との接続及びゲート電極ＥＬ２と第２部分ＤＰ２との接続は、例えば、ハンダ（図示せず）により行われている。ボンディングワイヤＢＷは、凹部ＲＰの底壁上に位置するドレイン電極ＥＬ３の部分に接続されている。
＜半導体パッケージＰＫＧ２の効果＞
半導体パッケージＰＫＧ２では、ソース電極ＥＬ１及びゲート電極ＥＬ２に対するワイヤボンディングが行われないため、ワイヤボンディング時の荷重により半導体基板ＳＵＢが割れてしまうことを抑制できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＲ ボディ領域、ＢＷ ボンディングワイヤ、ＣＢ 導電体、ＤＥＶ１，ＤＥＶ２，ＤＥＶ３，ＤＥＶ４ 半導体装置、ＤＰ ダイパッド、ＤＰ１ 第１部分、ＤＰ２ 第２部分、ＤＲ１ 第１方向、ＤＲ２ 第２方向、ＤＲＡ ドレイン領域、ＤＲＩ ドリフト領域、ＥＬ１ ソース電極、ＥＬ２ ゲート電極、ＥＬ３ ドレイン電極、ＥＰＩ エピタキシャル層、ＦＳ 第１面、ＧＡ ゲート、ＧＩ ゲート絶縁膜、ＧＴＲ ゲートトレンチ、ＩＩＩ 領域、ＩＬＤ 層間絶縁膜、ＬＦ リードフレーム、Ｐ ピッチ、ＰＫＧ１，ＰＫＧ２ 半導体パッケージ、ＰＰ 凸部、ＰＲ ピラー領域、Ｒ１ 外周領域、Ｒ２ セル領域、ＲＰ 凹部、Ｓ１ 準備工程、Ｓ２ エピタキシャル成長工程、Ｓ３ 第１イオン注入工程、Ｓ４ 第２イオン注入工程、Ｓ５ トレンチ形成工程、Ｓ６ ゲート絶縁膜形成工程、Ｓ７ ゲート形成工程、Ｓ８ 層間絶縁膜形成工程、Ｓ９ コンタクトプラグ形成工程、Ｓ１０ 基板研磨工程、Ｓ１１ 凹部形成工程、Ｓ１２ 第１電極形成工程、Ｓ１３ 第２電極形成工程、Ｓ１４ 個片化工程、ＳＲ ソース領域、ＳＳ 第２面、ＳＵＢ 半導体基板、Ｔ１ 厚さ、Ｔ２ 厚さ、Ｔ３ 厚さ、ＴＲ 溝、Ｗ 幅。

Claims (15)

  1. 第１面と、前記第１面の反対側の第２面とを有する半導体基板と、
    前記第１面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１面上に形成されたゲートと、
    前記半導体基板の前記第１面側に形成されたソース領域と、
    前記ソース領域に接するように形成され、かつチャネル領域を含むボディ領域と、
    前記半導体基板の前記第２面側に形成されたドレイン領域と、
    前記ボディ領域の前記第２面側及び前記ドレイン領域の前記第１面側に接するように形成されたドリフト領域とを備え、
    前記ゲートは、前記ゲート絶縁膜を介在させて前記チャネル領域と対向しており、
    前記半導体基板は、前記第２面において、前記第１面に向かって窪んでいる少なくとも１つの凹部が形成されている、半導体装置。
  2. 前記半導体基板は、単結晶シリコンにより形成されており、
    前記第１面及び前記第２面は、前記単結晶シリコンの＜１００＞方向と直交している、請求項１に記載の半導体装置。
  3. 前記少なくとも１つの凹部の側壁は、前記第２面に対して、５０°以上６０°以下の角度をなしている、請求項２に記載の半導体装置。
  4. 前記少なくとも１つの凹部の側壁は、前記単結晶シリコンの＜１１１＞方向に直交する面である、請求項２に記載の半導体装置。
  5. 前記少なくとも１つの凹部は、平面視において格子状に配列されている複数の凹部である、請求項１に記載の半導体装置。
  6. 前記複数の凹部の各々は、平面視において、多角形形状又は円形形状を有している、請求項５に記載の半導体装置。
  7. 前記第１面上に形成され、かつ前記ゲートに電気的に接続されているゲート電極をさらに備え、
    前記複数の凹部は、平面視において、前記ゲート電極と重ならない位置にある、請求項５に記載の半導体装置。
  8. 前記複数の凹部の互いに対向する側壁の間の距離の最小値を隣り合う２つの前記複数の凹部の間のピッチを除した値は、０．１以上０．４以下である、請求項５に記載の半導体装置。
  9. 前記少なくとも１つの凹部は、第１方向に沿って延在しており、かつ前記第１方向に交差している第２方向において互いに間隔を空けて配置されている複数の溝である、請求項１に記載の半導体装置。
  10. 前記第１面には、平面視において前記第１方向に沿って延在しているゲートトレンチが形成されており、
    前記ゲートトレンチの側壁からは、前記チャネル領域が露出しており、
    前記ゲートは、前記ゲート絶縁膜を介在させて前記チャネル領域と対向するように前記ゲートトレンチの内部に形成されている、請求項９に記載の半導体装置。
  11. 前記第１面上に形成され、かつ前記ゲートに電気的に接続されているゲート電極をさらに備え、
    前記複数の溝は、平面視において、前記ゲート電極と重ならない位置にある、請求項９に記載の半導体装置。
  12. 前記少なくとも１つの凹部に充填されている導電体をさらに備える、請求項１に記載の半導体装置。
  13. 前記少なくとも１つの凹部が形成されている位置においては、前記ドレイン領域の厚さが前記ドリフト領域の厚さよりも小さくなっている、請求項１に記載の半導体装置。
  14. リードフレームと、
    前記第２面が前記リードフレーム側を向くように配置されている請求項１に記載の前記半導体装置とを備え、
    前記リードフレームは、前記少なくとも１つの凹部の各々に挿入されている少なくとも１つの凸部を有する、半導体パッケージ。
  15. リードフレームと、
    前記第１面が前記リードフレーム側を向くように配置されている請求項１に記載の前記半導体装置とを備える、半導体パッケージ。
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