JP2020043126A - 炭化珪素半導体装置および炭化珪素半導体モジュール - Google Patents

炭化珪素半導体装置および炭化珪素半導体モジュール Download PDF

Info

Publication number
JP2020043126A
JP2020043126A JP2018167122A JP2018167122A JP2020043126A JP 2020043126 A JP2020043126 A JP 2020043126A JP 2018167122 A JP2018167122 A JP 2018167122A JP 2018167122 A JP2018167122 A JP 2018167122A JP 2020043126 A JP2020043126 A JP 2020043126A
Authority
JP
Japan
Prior art keywords
silicon carbide
main surface
carbide semiconductor
concave portion
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018167122A
Other languages
English (en)
Inventor
増田　健良
Takeyoshi Masuda
健良 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2018167122A priority Critical patent/JP2020043126A/ja
Publication of JP2020043126A publication Critical patent/JP2020043126A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】オン抵抗を低減するとともに基板割れといった不良の発生を抑制可能な炭化珪素半導体装置および炭化珪素半導体モジュールを提供する。【解決手段】炭化珪素半導体装置１００は、炭化珪素基板１１と、炭化珪素エピタキシャル層２と、第１電極１７とを備える。炭化珪素基板１１は、第１主面８と、第２主面２０とを有する。第２主面２０には、第２主面２０の外縁２９から離れて凹部２６が設けられる。第２主面２０に対して垂直な方向から見た、凹部２６が設けられた領域を含む第２主面２０の全面積をＳ、凹部２６の底面２４の面積をＳrec、とする。炭化珪素基板１１の厚さをＴsub、底面２４と第１主面８との間の最短距離をＴrec、とする。上記炭化珪素半導体装置１００は、０＜Ｓrec／Ｓ≦０．５ （１）０＜Ｔrec／Ｔsub≦１／３ （２）を満足する。【選択図】図２

Description

本開示は、炭化珪素半導体装置および炭化珪素半導体モジュールに関する。
国際公開第２０１３／１４６４４４号（特許文献１）には、基板強度を維持しつつオン抵抗を低減するため、炭化珪素基板の裏面側にダイシングラインが形成された炭化珪素半導体装置が記載されている。
国際公開第２０１３／１４６４４４号
本開示の目的は、オン抵抗を低減するとともに基板割れといった不良の発生を抑制可能な炭化珪素半導体装置および炭化珪素半導体モジュールを提供することである。
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、炭化珪素エピタキシャル層とを、第１電極と、第２電極とを備える。炭化珪素基板は、第１主面と、当該第１主面と反対側にある第２主面とを有する。炭化珪素エピタキシャル層は、第１主面に形成される。炭化珪素エピタキシャル層は、第１主面に接する面と反対側にある第３主面を有する。第１電極は、第３主面に設けられる。第２主面には、凹部が設けられる。凹部は、第２主面の外縁から離れて配置される。凹部は、第１主面側に位置する底面を含む。第２主面に対して垂直な方向から見た、凹部が設けられた領域を含む第２主面の全面積をＳ、底面の面積をＳrec、とする。炭化珪素基板の厚さをＴsub、底面と第１主面との間の最短距離をＴrec、とする。上記炭化珪素半導体装置は、
０＜Ｓrec／Ｓ≦０．５ （１）
０＜Ｔrec／Ｔsub≦１／３ （２）
を満足する。
本開示に係る炭化珪素半導体モジュールは、炭化珪素基板と、炭化珪素エピタキシャル層と、第１電極と、第２電極と、ベース部材と、接合材とを備える。炭化珪素基板は、第１主面と、当該第１主面と反対側にある第２主面とを有する。炭化珪素エピタキシャル層は、第１主面に形成される。炭化珪素エピタキシャル層は、第１主面に接する面と反対側にある第３主面を有する。第１電極は、第３主面に設けられる。第２電極は、第２主面に設けられる。接合材は、第２電極とベース部材とを接合する。第２主面には、凹部が設けられる。第２電極は、凹部の内部から当該凹部が形成されていない第２主面の領域にまで延在するように形成される。凹部は、第２主面の外縁から離れて配置される。凹部は、第１主面側に位置する底面を含む。第２主面に対して垂直な方向から見た、凹部が設けられた領域を含む第２主面の全面積をＳ、底面の面積をＳrec、とする。炭化珪素基板の厚さをＴsub、底面と第１主面との間の最短距離をＴrec、とする。上記炭化珪素半導体モジュールは、
０＜Ｓrec／Ｓ≦０．５ （１）
０＜Ｔrec／Ｔsub≦１／３ （２）
を満足する。
本開示によれば、オン抵抗を低減するとともに基板割れといった不良の発生を抑制可能な炭化珪素半導体装置および炭化珪素半導体モジュールを提供することができる。
実施の形態１に係る炭化珪素半導体装置の下面模式図である。 図１の線分ＩＩ−ＩＩにおける部分断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第１工程を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第２工程を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第３工程を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第４工程を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第５工程を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の第１の変形例を示す部分模式図である。 実施の形態１に係る炭化珪素半導体装置の第２の変形例を示す部分模式図である。 実施の形態１に係る炭化珪素半導体装置の第３の変形例を示す下面模式図である。 実施の形態１に係る炭化珪素半導体装置の第４の変形例を示す下面模式図である。 実施の形態１に係る炭化珪素半導体装置の第５の変形例を示す下面模式図である。 実施の形態２に係る炭化珪素半導体モジュールの側面模式図である。 実施の形態２に係る炭化珪素半導体モジュールの部分断面模式図である。 実施の形態２に係る炭化珪素半導体モジュールの第１の変形例を示す部分断面模式図である。 実施の形態２に係る炭化珪素半導体モジュールの第２の変形例を示す部分断面模式図である。
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（１） 本開示に係る炭化珪素半導体装置１００は、炭化珪素基板１１と、炭化珪素エピタキシャル層２と、第１電極１７とを備える。炭化珪素基板１１は、第１主面８と、当該第１主面８と反対側にある第２主面２０とを有する。炭化珪素エピタキシャル層２は、第１主面８に形成される。炭化珪素エピタキシャル層２は、第１主面８に接する面と反対側にある第３主面１０を有する。第１電極１７は、第３主面１０に設けられる。第２電極３０は、第２主面２０に設けられる。第２主面２０には、凹部２６が設けられる。凹部２６は、第２主面２０の外縁２９から離れて配置される。凹部２６は、第１主面８側に位置する底面２４を含む。第２主面２０に対して垂直な方向から見た、凹部２６が設けられた領域を含む第２主面２０の全面積をＳ、底面２４の面積をＳrec、とする。炭化珪素基板１１の厚さをＴsub、底面２４と第１主面８との間の最短距離をＴrec、とする。上記炭化珪素半導体装置は、
０＜Ｓrec／Ｓ≦０．５ （１）
０＜Ｔrec／Ｔsub≦１／３ （２）
を満足する。
上記によれば、炭化珪素基板１１の第２主面２０に凹部２６が形成されることで、当該凹部２６が形成された部分での炭化珪素基板１１の厚さＴrecを他の領域の炭化珪素基板１１の厚さＴsubより薄くし、炭化珪素半導体装置１００のオン抵抗を低減することができる。ここでは、凹部２６が形成されていない炭化珪素基板１１の基板抵抗に対して、凹部２６を形成した炭化珪素基板１１の基板抵抗がたとえば５０％以下となる状態を、オン抵抗が十分低減された状態であると考える。また、上述した炭化珪素半導体装置１００では、炭化珪素基板１１の第２主面２０全面について厚さを薄くするのではなく、局所的に凹部２６を形成して炭化珪素基板１１の当該部分の厚さＴrecを他の領域の厚さＴsubより薄くしている。したがって、炭化珪素基板１１の第２主面２０の全面を研削などにより薄くする場合より、炭化珪素基板１１の強度の低下を抑制できる。ここでは、炭化珪素基板１１の強度を十分に確保する観点から、第２主面２０の全面積Ｓに対する凹部２６の底面２４の面積Ｓrecの比である凹部面積率Ｘ＝Ｓrec／Ｓを０．５以下としている。この結果、炭化珪素半導体装置の製造工程において炭化珪素基板１１が強度不足により割れるといった不良の発生を抑制できる。
また、上述した凹部２６は第２主面２０の外縁２９から離れて配置されるので、当該第２主面２０の外縁２９近傍では炭化珪素基板１１が相対的に厚い厚さＴsubを有している。このため、炭化珪素基板１１の外縁２９は凹部２６が形成された領域より相対的に強度の高い補強リブのような機能を有する。この点からも、炭化珪素基板１１における割れなどの不良の発生を抑制できる。
次に、上述した式（１）および式（２）に示した条件について説明する。ここで、凹部２６が形成されていない炭化珪素基板１１の基板抵抗Ｒsub_allは、下記の式（３）により表される。
Figure 2020043126
ここで、Ｔsubは炭化珪素基板１１の厚さを示し、ρsubは炭化珪素基板１１の抵抗率を示す。なお厚さＴsubの単位はメートル（ｍ）であり、抵抗率ρsubの単位はΩ・ｍであり、基板抵抗Ｒsub_allの単位はΩである。
次に、凹部２６が形成された炭化珪素基板１１の基板抵抗Ｒallを求める。基板抵抗Ｒallの単位はΩである。まず、凹部２６が形成された領域の基板抵抗成分Ｒrecは以下の式（４）により表される。
Figure 2020043126
また、凹部２６が形成された領域以外の領域における基板抵抗成分Ｒsubは以下の式（５）により表される。
Figure 2020043126
また、第２主面２０の全面積Ｓに対する凹部２６の底面２４の面積Ｓrecの比である凹部面積率Ｘは、以下の式（６）により表される。
Figure 2020043126
上述した式を用い、凹部２６が形成された炭化珪素基板１１の基板抵抗Ｒallを、並列抵抗の和として求めると、以下の式（７）により表される。
Figure 2020043126
上述した式から、凹部２６無しの炭化珪素基板１１の基板抵抗Ｒsub_allに対する、凹部２６が形成された炭化珪素基板１１の基板抵抗Ｒallの比である基板抵抗比は、以下の式（８）により表される。
Figure 2020043126
凹部２６を形成することにより基板抵抗を凹部無しの基板抵抗の５０％以下にするためには、下記の式（９）を満足する必要がある。
Figure 2020043126
さらに、炭化珪素基板１１の強度を十分に確保する観点から、凹部面積率Ｘは５０%以下とする。この結果、上述した式（１）および式（２）が導かれる。
（２） 上記（１）に係る炭化珪素半導体装置１００において、凹部２６は、底面２４の外周部に連なり底面２４と交差する方向に延びる内周側面２３を含んでいてもよい。炭化珪素基板１１の第１主面８から第２主面２０に向かう方向に沿った断面において、底面２４を挟んで対向する内周側面２３の部分の間の距離は、底面２４から離れるにしたがって大きくなってもよい。
この場合、凹部２６の内周側面２３と第２主面２０の延在方向とのなす角度θが９０度未満となり、当該凹部２６の内部に第２電極３０を容易に形成できる。なお、当該角度θは８５度以下であってもよく、８０度以下であってもよい。
（３） 上記（１）または（２）に係る炭化珪素半導体装置１００において、最短距離Ｔrecは１μｍ以上５０μｍ以下であってもよい。この場合、炭化珪素基板１１の凹部２６が形成された領域の基板抵抗成分の値を十分に小さくできる。
（４） 上記（１）〜（３）に係る炭化珪素半導体装置１００において、凹部２６は、第２主面２０に対して垂直な方向から見て円形状であってもよい。
（５） 上記（１）〜（３）に係る炭化珪素半導体装置１００において、凹部２６は、第２主面２０に対して垂直な方向から見て多角形状であってもよい。
（６） 上記（１）〜（５）に係る炭化珪素半導体装置１００は、さらに、複数の凹部２６を備えていてもよい。この場合、炭化珪素基板１１の第２主面２０に２以上の凹部２６を分散配置することができる。このため、炭化珪素基板１１の広い領域において基板抵抗を低減することができる。
（７） 上記（６）に係る炭化珪素半導体装置１００において、複数の凹部２６の少なくとも１つは、第２主面２０に対して垂直な方向から見て円形状であってもよい。
（８） 上記（６）に係る炭化珪素半導体装置１００において、複数の凹部２６の少なくとも１つは、第２主面２０に対して垂直な方向から見て多角形状であってもよい。
（９） 上記（６）〜（８）に係る炭化珪素半導体装置１００は、さらに４つの凹部２６を備えていてもよい。第２主面２０において、４つの凹部２６は格子状に配置されていてもよい。この場合、第２主面２０に４つの凹部２６を規則的に配置することで、炭化珪素基板１１の主面における基板抵抗のばらつきを抑制できる。
（１０） 上記（６）に係る炭化珪素半導体装置１００は、さらに６つの凹部２６を備えていてもよい。第２主面２０において、６つの凹部２６は六角形の頂点位置に配置されていてもよい。この場合、第２主面２０に６つの凹部２６を規則的に配置することで、炭化珪素基板１１の主面における基板抵抗のばらつきを抑制できる。
（１１） 本開示に係る炭化珪素半導体モジュール２００は、炭化珪素基板１１と、炭化珪素エピタキシャル層２と、第１電極１７と、第２電極３０と、ベース部材６０と、接合材７とを備える。炭化珪素基板１１は、第１主面８と、当該第１主面８と反対側にある第２主面２０とを有する。炭化珪素エピタキシャル層２は、第１主面８に形成される。炭化珪素エピタキシャル層２は、第１主面８に接する面と反対側にある第３主面１０を有する。第１電極１７は、第３主面１０に設けられる。第２電極３０は、第２主面２０に設けられる。接合材７は、第２電極３０とベース部材６０とを接合する。第２主面２０には、凹部２６が設けられる。第２電極３０は、凹部２６の内部から当該凹部２６が形成されていない第２主面２０の領域にまで延在するように形成される。凹部２６は、第２主面２０の外縁２９から離れて配置される。凹部２６は、第１主面８側に位置する底面２４を含む。第２主面２０に対して垂直な方向から見た、凹部２６が設けられた領域を含む第２主面２０の全面積をＳ、底面２４の面積をＳrec、とする。炭化珪素基板１１の厚さをＴsub、底面２４と第１主面８との間の最短距離をＴrec、とする。上記炭化珪素半導体モジュールは、
０＜Ｓrec／Ｓ≦０．５ （１）
０＜Ｔrec／Ｔsub≦１／３ （２）
を満足する。
上述した炭化珪素半導体モジュール２００は、上記（１）に係る炭化珪素半導体装置１００をベース部材６０と接合材７を介して接続した構成であるため、炭化珪素基板１１におけるオン抵抗の低減と、炭化珪素基板１１の強度不足による割れといった不良の抑制とを両立できる。
（１２） 上記（１１）に係る炭化珪素半導体モジュール２００において、接合材７は、錫と、銅および銀の少なくともいずれか一方とを含む合金であってもよい。この場合、いわゆる鉛フリーはんだを接合材７として用いて炭化珪素半導体モジュール２００を形成できる。
（１３） 上記（１１）に係る炭化珪素半導体モジュール２００において、接合材７は、錫と鉛とを含む合金であってもよい。この場合、接合材７としてはんだを用いて炭化珪素半導体モジュール２００を形成できる。
（１４） 上記（１１）〜（１３）のいずれかに係る炭化珪素半導体モジュール２００において、接合材７の厚さは５０μｍ以上２００μｍ以下であってもよい。なお、接合材７の厚さとは、炭化珪素基板１１の第２主面２０において凹部２６が形成されていない領域上に位置する接合材７の厚さを意味する。
この場合、炭化珪素半導体装置の第２電極とベース部材６０との接続部の強度を十分に高くすることができる。
（１５） 上記（１１）〜（１４）のいずれかに係る炭化珪素半導体モジュール２００において、ベース部材６０は、リードフレームであってもよい。当該リードフレームは、表面を有する基体６２と、基体６２の表面に形成されためっき層６１とを含んでいてもよい。基体６２は、たとえば銅（Ｃｕ）または銅合金により構成されていてもよい。めっき層６１は金属であればどんな材料により構成されていてもよく、たとえばニッケル（Ｎｉ）またはニッケル合金により構成されていてもよい。
（１６） 上記（１１）〜（１４）のいずれかに係る炭化珪素半導体モジュール２００において、ベース部材６０は、絶縁基板６６と、第１導電体膜６５と、第２導電体膜６７とを含んでいてもよい。絶縁基板６６は、第１面と、当該第１面と反対側にある第２面とを有する。第１導電体膜６５は、第１面に形成されてもよい。第２導電体膜６７は、第２面に形成されてもよい。
（１７） 上記（１６）に係る炭化珪素半導体モジュール２００において、絶縁基板６６を構成する材料は、窒化珪素、窒化アルミニウム、酸化アルミニウムからなる群から選択される少なくともいずれか１つを含んでもよい。
（１８） 上記（１６）または（１７）に係る炭化珪素半導体モジュール２００において、第１導電体膜６５および第２導電体膜６７を構成する材料は、銅およびアルミニウムの少なくともいずれか一方を含んでいてもよい。
[本発明の実施形態の詳細]
以下、本開示の実施形態の詳細について図面に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
（実施の形態１）
＜炭化珪素半導体装置の構成＞
図１および図２に示されるように、本開示の実施の形態１に係る炭化珪素半導体装置１００は、炭化珪素基板１１と、炭化珪素エピタキシャル層２と、第１電極１７と、第２電極３０とを主に備える。炭化珪素の単結晶基板である炭化珪素基板１１は、第１主面８と、当該第１主面８と反対側にある第２主面２０とを有する。炭化珪素エピタキシャル層２は、第１主面８に形成される。炭化珪素エピタキシャル層２は、第１主面８に接する面と反対側にある第３主面１０を有する。
第３主面１０は、たとえば（０００−１）面または（０００−１）面に対して８°未満のオフ角で傾斜した面である。オフ角は、６°以下であってもよいし、４°以下であってもよい。オフ角は、２°以上であってもよい。炭化珪素基板１１および炭化珪素エピタキシャル層２は、たとえばポリタイプ４Ｈの六方晶炭化珪素である。炭化珪素基板１１は、たとえば窒素などのｎ型不純物を含みｎ型の導電型を有する。
第１電極１７は、第３主面１０に設けられる。第２電極３０は、第２主面２０に設けられる。第２主面２０には、凹部２６が設けられる。凹部２６は、第２主面２０の外縁２９から離れて配置される。凹部２６は、１つの凹部２６であってもよいが、図１に示すように２以上の凹部２６を含むことが好ましい。凹部２６の数は３でもよく、４以上の任意の数とすることができる。
凹部２６は、第１主面８側に位置する底面２４を含む。第２主面２０に対して垂直な方向から見た、凹部２６が設けられた領域を含む第２主面２０の全面積をＳ、凹部２６の底面２４の合計面積をＳrec、とする。図２に示すように、炭化珪素基板１１における凹部２６が設けられた領域以外の領域における厚さ、つまり炭化珪素基板１１の厚さをＴsub、凹部２６の底面２４と第１主面８との間の最短距離をＴrec、とする。上記炭化珪素半導体装置１００は、
０＜Ｓrec／Ｓ≦０．５ （１）
０＜Ｔrec／Ｔsub≦１／３ （２）
を満足する。
凹部２６は、図１に示すように第２主面２０に対して垂直な方向から見て平面形状が円形状の凹部２６を含んでいてもよいが、他の形状、たとえば図１の右側に示されるように平面形状が楕円形状の凹部２６を含んでいてもよい。炭化珪素基板１１の凹部２６が設けられた領域以外の領域における厚さＴsubはたとえば５０μｍ以上５００μｍ以下であってもよい。また、厚さＴsubは１００μｍ以上であってもよく、２００μｍ以上であってもよい。厚さＴsubは４００μｍ以下であってもよく、３００μｍ以下であってもよい。
上記最短距離Ｔrecの下限は１μｍでもよく、２μｍでもよく、３μｍでもよく、５μｍでもよく、１０μｍでもよい。上記最短距離Ｔrecの上限は５０μｍでもよく、４５μｍでもよく、４０μｍでもよく、３５μｍでもよく、３０μｍでもよい。
上記炭化珪素半導体装置１００において、凹部２６は、上記底面２４と、内周側面２３とを含む。内周側面２３は、底面２４の外周部に連なり底面２４と交差する方向に延びる。図２に示すように、炭化珪素基板１１の第１主面８から第２主面２０に向かう方向に沿った断面において、底面２４を挟んで対向する内周側面２３の部分の間の距離は、底面２４から離れるにしたがって大きくなっている。異なる観点から言えば、図２に示す断面において、底面２４と内周側面２３との一方の境界２７と、底面２４の中心から見て当該一方の境界２７と反対側に位置する他方の境界２８との間の距離よりも、第２主面２０において凹部２６が形成されていない領域２１と同じ平面内における凹部２６の開口幅の方が大きい。凹部２６の内周側面２３と第２主面２０の延在方向とのなす角度θは９０度未満である。当該角度θは８５度以下であってもよく、８０度以下であってもよい。第２電極３０は、凹部２６の内部から凹部２６が形成されていない領域２１上にまで延在するように形成されている。
図１に示す凹部２６の外径Ｄ１は、たとえば１０μｍ以上５００μｍ以下である。外径Ｄ１の下限は１５μｍでもよく、２０μｍでもよく、３０μｍでもよく、５０μｍでもよい。外径Ｄ１の上限は４５０μｍでもよく、４００μｍでもよく、３００μｍでもよく、２００μｍでもよい。図１に示すように、隣接する凹部２６の間の距離Ｄ２は、上述した凹部２６の外径Ｄ１以上であってもよい。
炭化珪素基板部１は、炭化珪素基板１１と炭化珪素エピタキシャル層２とを含む。炭化珪素エピタキシャル層２は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを主に含んでいる。ドリフト領域１２は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型（第１導電型）を有する。ドリフト領域１２のｎ型不純物の濃度は、たとえば７×１０15ｃｍ-3程度である。炭化珪素基板１１のｎ型不純物の濃度は、ドリフト領域１２のｎ型不純物の濃度よりも高くてもよい。
ボディ領域１３は、ドリフト領域１２上に配置されている。ボディ領域１３は、ドリフト領域１２に接している。ボディ領域１３は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型（第２導電型）を有する。ゲート絶縁膜１５と対向するボディ領域１３の領域において、チャネルが形成可能である。
ソース領域１４は、ボディ領域１３上にある。ソース領域１４は、ボディ領域１３と接する。ソース領域１４は、ボディ領域１３によってドリフト領域１２から隔てられている。ソース領域１４は、たとえば窒素またはリンなどのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１４は、第３主面１０の一部を構成している。ソース領域１４のｎ型不純物の濃度は、ドリフト領域１２のｎ型不純物の濃度よりも高くてもよい。
コンタクト領域１８は、たとえばボディ領域１３と、ソース領域１４とに接している。コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高くてもよい。コンタクト領域１８は、ボディ領域１３と第３主面１０とを繋いでいる。コンタクト領域１８は、第３主面１０の一部を構成していてもよい。なお、上記各不純物領域におけるｎ型不純物またはｐ型不純物の濃度は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定可能である。
図２に示されるように、第３主面１０には、ゲートトレンチ６が設けられていてもよい。第３主面１０は、たとえば、平坦部５と、側面３と、底面４とを有している。ゲートトレンチ６は、側面３と、底面４とにより規定されている。側面３は、平坦部５に連なる。側面３は、ボディ領域１３とソース領域１４を貫通してドリフト領域１２に至っている。底面４は、側面３と連なる。底面４は、ドリフト領域１２に位置している。
図２に示すように、断面視において、ゲートトレンチ６の幅が底面４に向かってテーパ状に狭まるように側面３が傾斜していてもよい。側面３は、たとえば（０００−１）面に対して５２°以上７２°以下傾斜している。側面３は、平坦部５に対してほぼ垂直であってもよい。底面４は、平坦部５とほぼ平行であってもよい。断面視において、ゲートトレンチ６は、Ｕ字状またはＶ字状の形状を有してもよい。ソース領域１４とボディ領域１３とドリフト領域１２とは、ゲートトレンチ６の側面３を構成している。ドリフト領域１２は、ゲートトレンチ６の底面４を構成している。
ゲート絶縁膜１５は、第３主面１０上に設けられている。ゲート絶縁膜１５は、たとえば熱酸化膜である。ゲート絶縁膜１５は、たとえば二酸化珪素を含む材料により構成されている。ゲート絶縁膜１５の厚みは、たとえば４５ｎｍ程度である。ゲート絶縁膜１５は、側面３において、ソース領域１４と、ボディ領域１３と、ドリフト領域１２と接している。ゲート絶縁膜１５は、底面４において、ドリフト領域１２と接している。ゲート絶縁膜１５は、第３主面１０においてソース領域１４と接していてもよい。
ゲート電極４７は、ゲートトレンチ６の内部においてゲート絶縁膜１５上に設けられている。ゲート電極４７は、たとえば不純物を含むポリシリコンにより構成されている。ゲート電極４７は、ソース領域１４と、ボディ領域１３と、ドリフト領域１２とに対面するように設けられている。ゲート絶縁膜１５は、ボディ領域１３とゲート電極４７との間に設けられている。層間絶縁膜４５は、ゲート電極４７およびゲート絶縁膜１５に接して設けられている。層間絶縁膜４５は、たとえば二酸化珪素を含む材料から構成されている。層間絶縁膜４５は、ゲートトレンチ６の内部において、ゲート電極４７上に設けられていてもよい。層間絶縁膜４５は、ゲート電極４７とソース電極１６とを電気的に絶縁している。
第１電極１７は、第３主面１０に設けられている。第１電極１７は、たとえば、ソース電極１６と、ソース配線１９とを有している。ソース電極１６は、第３主面１０に接している。具体的には、ソース電極１６は、第３主面１０においてソース領域１４に接している。ソース電極１６は、コンタクト領域１８と接していてもよい。ソース電極１６は、たとえばチタン（Ｔｉ）と、アルミニウム（Ａｌ）と、珪素（Ｓｉ）とを含む材料から構成されている。ソース電極１６は、たとえばソース領域１４とオーミック接合している。ソース配線１９は、ソース電極１６に接している。ソース配線１９は、たとえばアルミニウムを含む材料から構成されている。図２に示されるように、凹部２６はソース電極１６の下に位置する領域に形成されていてもよい。異なる観点から言えば、平面視において凹部２６は隣接するゲートトレンチ６の間の領域に形成されていてもよい。
＜炭化珪素半導体装置の製造方法＞
次に、図３〜図７を用いて、図１および図２に示した実施の形態１に係る炭化珪素半導体装置１００の製造方法について説明する。
まず、炭化珪素基板部１を準備する工程が実施される。たとえば昇華法を用いて炭化珪素基板１１が準備される。なお、炭化珪素基板部１には図１に示した炭化珪素半導体装置１００が複数個形成される。炭化珪素基板１１の最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。次に、炭化珪素基板１１上に炭化珪素エピタキシャル層２が形成される。たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用い、ドーパントガスとしてアンモニア（ＮＨ3）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素基板１１上にドリフト領域１２がエピタキシャル成長により形成される。ドリフト領域１２の厚みは、たとえば９μｍである。ドリフト領域１２が含む窒素原子の濃度は、たとえば７×１０15ｃｍ-3程度である。
次に、イオン注入工程が実施される。ドリフト領域１２の表面に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入される。これにより、ドリフト領域１２と接するボディ領域１３が形成される。ボディ領域１３の厚みは、たとえば０．９μｍである。次に、ボディ領域１３に対して、たとえばリンなどのｎ型不純物がイオン注入される。これにより、ｎ型の導電型を有するソース領域１４が形成される。ソース領域１４の厚みは、たとえば０．４μｍである。ソース領域１４は、第３主面１０を構成する。ソース領域１４が含むｎ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高い。次に、ソース領域１４に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されることにより、コンタクト領域１８が形成される（図３参照）。
次に、炭化珪素基板部１にイオン注入された不純物を活性化するため活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次に、ゲートトレンチを形成する工程が実施される。たとえば、図４に示すようにソース領域１４およびコンタクト領域１８から構成される第３主面１０上に、ゲートトレンチ６（図２）が形成される位置上に開口を有するマスク４０が形成される。マスク４０を用いて、ソース領域１４の一部と、ボディ領域１３の一部と、ドリフト領域の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとして六フッ化硫黄（ＳＦ6）またはＳＦ6と酸素（Ｏ2）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ６が形成されるべき領域に、第３主面１０に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第３主面１０とほぼ平行な底部とを有する凹部が形成される。
次に、凹部において熱エッチングが行われる。熱エッチングは、第３主面１０上にマスク４０が形成された状態で、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、塩素（Ｃｌ2）、三塩化ホウ素（ＢＣｌ3）、ＳＦ6または四フッ化炭素（ＣＦ4）を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
上記熱エッチングにより、炭化珪素基板部１の第３主面１０にゲートトレンチ６が形成される（図４参照）。ゲートトレンチ６は、側面３と、底面４とにより規定される。側面３は、ソース領域１４と、ボディ領域１３と、ドリフト領域１２とにより構成される。底面４は、ドリフト領域１２により構成される。側面３と、底面４に沿った面との間の角度は、たとえば５４．７°である。次に、マスク４０が第３主面１０から除去される。
次に、ゲート絶縁膜１５を形成する工程が実施される。たとえば、炭化珪素基板部１が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、底面４においてドリフト領域と接し、かつ側面３においてドリフト領域と、ボディ領域１３と、ソース領域１４とに接し、かつ第３主面１０においてソース領域１４と接するゲート絶縁膜１５が形成される。
炭化珪素基板部１を熱酸化することによりゲート絶縁膜１５を形成した後に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板部１に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板部１が、たとえば１１００℃以上１３００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜１５とボディ領域１３との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、窒素原子の導入が可能であれば、ＮＯガス以外のガス（たとえばＮ2Ｏ）が雰囲気ガスとして用いられてもよい。ＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜１５とボディ領域１３との界面領域における界面準位の形成がさらに抑制される。
次に、ゲート電極４７を形成する工程が実施される。たとえば、ゲートトレンチ６の内部においてゲート絶縁膜１５に接するゲート電極４７が形成される。ゲート電極４７は、ゲートトレンチ６の内部に配置され、ゲート絶縁膜１５上においてゲートトレンチ６の側面３および底面４の各々と対面するように形成される。ゲート電極４７は、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
次に、層間絶縁膜４５を形成する工程が形成される。たとえば、ゲート電極４７を覆い、かつゲート絶縁膜１５と接するように層間絶縁膜４５が形成される。好ましくは、層間絶縁膜４５は、たとえば化学気相成長法により形成される。層間絶縁膜４５は、たとえば二酸化珪素を含む材料からなる。次に、ソース領域１４およびコンタクト領域１８上に開口部が形成されるように、層間絶縁膜４５およびゲート絶縁膜１５の一部がエッチングされる。これにより、コンタクト領域１８およびソース領域１４がゲート絶縁膜１５から露出する。
次に、第１電極１７を形成する工程が実施される。具体的には、第３主面１０においてソース領域１４およびコンタクト領域１８に接するソース電極１６が形成される。ソース電極１６は、たとえばスパッタリング法により形成される。ソース電極１６は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。次に、合金化アニールが実施される。具体的には、ソース領域１４およびコンタクト領域１８と接するソース電極１６が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極１６の少なくとも一部が、炭化珪素基板部１が含む珪素と反応してシリサイド化する。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。次に、ソース電極１６と電気的に接続されるソース配線１９が形成される。ソース配線１９は、ソース電極１６および層間絶縁膜４５上に形成される。以上により、ソース電極１６と、ソース配線１９とを含む第１電極１７が形成される（図５参照）。
次に、裏面研磨工程が実施される。具体的には、第２主面２０において、炭化珪素基板部１が研磨される。具体的には、炭化珪素基板１１の一部が研磨によって除去される。これにより、炭化珪素基板１１が薄くされる（図６参照）。なお、炭化珪素基板１１が十分に薄い場合には、この工程は省略される。
次に、凹部２６を形成する工程が実施される。たとえば、第２主面２０上に凹部２６（図２参照）が形成される位置上に開口を有するマスク４１が形成される。マスク４１を用いて、炭化珪素基板１１の一部がエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、凹部２６が形成されるべき領域に、第２主面２０に対してほぼ垂直な側部と、側部と連続的に設けられかつ第２主面２０とほぼ平行な底部とを有する凹部が形成される。
次に、凹部において熱エッチングが行われる。熱エッチングは、第２主面２０上にマスク４１が形成された状態で、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素原子およびフッ素原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6またはＣＦ4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
上記熱エッチングにより、炭化珪素基板１１の第２主面２０に凹部２６が形成される（図７参照）。凹部２６は、第２主面２０において、図１に示すように互いに間隔を隔てて複数個形成されてもよい。第２主面２０は、たとえば、凹部２６が形成された領域と、当該凹部２６が形成されていない領域２１とにより構成される。凹部２６は、底面２４と内周側面２３とにより規定されている。次に、マスク４１が第２主面２０から除去される。
上記熱エッチングによる凹部２６の形成工程は、第１電極１７を形成する工程後に実施してもよく、ゲートトレンチ６を形成する工程と同時またはゲートトレンチ６を形成する工程の前後で実施してもよい。また、凹部２６の形成工程は、第３主面１０側におけるデバイスの形成プロセスより前に実施してもよい。裏面研磨工程を実施しない場合には、凹部２６形成の工程の自由度が大きくなる。
次に、第２電極３０を形成する工程が実施される。具体的には、第２主面２０において、第２電極３０が形成される。第２電極３０は凹部２６の内部から凹部２６が形成されていない領域２１上にまで延在する。つまり第２電極３０は第２主面２０の表面を覆うように形成されている。
第２電極３０は、たとえばドレイン電極を含む。ドレイン電極は、たとえばＮｉＳｉを含む材料により構成されている。ドレイン電極を構成する材料は、たとえばスパッタリングにより形成される。次に、スパッタリングにより形成された材料に対してレーザーアニールが行われる。これにより、ドレイン電極を構成する材料が合金化する。なお、レーザーアニールによる合金化のかわりに、加熱処理、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）による処理による合金化が行われてもよい。
本実施形態においては、平面視において、ドレイン電極が第２主面２０の全面を覆っており、炭化珪素基板１１がドレイン電極から露出していない。そのため、平面視において、反射率が均一となるため、ドレイン電極は均一に合金化される。その後、炭化珪素基板部１をダイシングにより個片化することで、図１および図２に示した炭化珪素半導体装置１００を得ることができる。
＜変形例＞
図８に示すように、第２主面２０に対して垂直な方向から見て凹部２６の平面形状は四角形状であってもよい。また、凹部２６は、底面２４の平面形状と凹部２６の上端開口部の平面形状とが相似形となっていてもよい。凹部２６の平面形状は、四角形状以外の五角形状、六角形状など任意の多角形状であってもよい。
図９に示すように、凹部２６の平面形状は三角形状であってもよい。また、凹部２６の平面形状における角部２５は曲線状になっていてもよい。また、凹部２６の平面形状が三角形状以外の多角形状である場合においても、当該平面形状の角部は曲面状になっていてもよい。
図１０に示すように、炭化珪素半導体装置１００の第２主面２０（図２参照）において、４つ以上の複数の凹部２６は格子状に配置されてもよい。また、図１１に示すように、６つ以上の複数の凹部２６ａは仮想の六角形の頂点位置に配置されてもよい。また、仮想の六角形の中央に他の凹部２６ｂが配置されてもよい。また、図１２に示すように、複数の凹部２６は斜方格子状または六角格子状に配置されていてもよい。
図１０〜図１２に示した炭化珪素半導体装置１００では、複数の凹部２６，２６ａ、２６ｂの平面形状がすべて円形状であるが、図８または図９に示した凹部２６と同様の平面形状を有していてもよい。また、複数の凹部２６、２６ａ、２６ｂが互いに異なる平面形状を有する凹部を含んでいてもよい。また、凹部２６，２６ａ、２６ｂのうちの少なくともいずれか２つの深さ（領域２１から底面２４までの深さ）が互いに異なっていてもよい。
＜作用効果＞
上述した実施の形態１に係る炭化珪素半導体装置１００では、炭化珪素基板１１の第２主面２０に凹部２６が形成される。このため、当該凹部２６が形成された部分での炭化珪素基板１１の厚さＴrecを他の領域の炭化珪素基板１１の厚さＴsubより薄くし、炭化珪素半導体装置１００のオン抵抗を低減することができる。また、炭化珪素基板１１の第２主面２０の全面を研削などにより薄くする場合より、凹部２６が形成された領域以外では炭化珪素基板１１の厚さＴsubが相対的に厚くなっているので、炭化珪素基板１１の強度の低下を抑制できる。この結果、炭化珪素半導体装置の製造工程において炭化珪素基板１１が強度不足により割れるといった不良の発生を抑制できる。
また、上記のように凹部２６を第２主面２０に形成することでオン抵抗を低減しているので、炭化珪素基板１１の第２主面２０の研削膜厚を低減する、あるいは研削工程自体を省略することができる。この結果、炭化珪素半導体装置１００の製造プロセスを、上述した研削工程を実施する場合より簡略化できる。
また、凹部２６の形成にエッチングを用いることにより、たとえばダイシング等の機械加工により凹部を形成する場合より凹部２６の形状や底面２４の位置などの制御を高精度に行うことができる。また、オン抵抗の低減のため炭化珪素基板１１の第２主面２０全体を研削する場合に比べて、炭化珪素基板１１のサイズが大きくなっても当該炭化珪素基板１１の割れなどの不良の発生を抑制しつつ、オン抵抗の低減を図ることができる。
また、上述した実施の形態１に係る炭化珪素半導体装置１００では、凹部２６において内周側面２３の対向する部分間の距離が、底面２４から離れるにしたがって大きくなっているので、凹部２６の内部に容易に第２電極３０を形成できる。
また、上述した実施の形態１に係る炭化珪素半導体装置１００では、凹部２６の底面２４と第１主面８との間の最短距離Ｔrecが１μｍ以上５０μｍ以下とされているので、当該凹部２６が形成された領域における炭化珪素基板１１の基板抵抗成分の値を十分小さくできる。
また、上述した実施の形態１に係る炭化珪素半導体装置１００では、複数の凹部２６が炭化珪素基板１１の第２主面２０に分散して配置されているため、炭化珪素基板１１の広い領域において基板抵抗を低減できる。また、第２主面２０において複数の凹部２６がほぼ一定の間隔で並ぶように分散配置されているので、炭化珪素基板１１における基板抵抗の局所的なばらつきを抑制できる。
（実施の形態２）
＜炭化珪素半導体モジュールの構成＞
図１３および図１４に示されるように、本開示の実施の形態２に係る炭化珪素半導体モジュール２００は、本開示の実施の形態１に係る炭化珪素半導体装置１００と、ベース部材６０と、当該炭化珪素半導体装置１００とベース部材６０とを接続する接合材７とを備える。より具体的には、炭化珪素半導体モジュール２００は、炭化珪素基板１１と、炭化珪素エピタキシャル層２と、第１電極１７と、第２電極３０と、ベース部材６０と、接合材７とを主に備える。炭化珪素基板１１は、第１主面８と、当該第１主面８と反対側にある第２主面２０とを有する。炭化珪素エピタキシャル層２は、第１主面８に形成される。炭化珪素エピタキシャル層２は、第１主面８に接する面と反対側にある第３主面１０を有する。炭化珪素エピタキシャル層２は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを主に含んでいる。第３主面１０には、ゲートトレンチ６が設けられている。ソース領域１４とボディ領域１３とドリフト領域１２とは、ゲートトレンチ６の側面３を構成している。ドリフト領域１２は、ゲートトレンチ６の底面４を構成している。ゲート絶縁膜１５はゲートトレンチ６の内周面上に形成されている。ゲート電極４７はゲート絶縁膜１５上に形成されている。層間絶縁膜４５は、ゲート電極４７およびゲート絶縁膜１５に接して設けられている。第１電極１７は、第３主面１０に設けられる。第１電極１７は、たとえば、ソース電極１６と、ソース配線１９とを有している。層間絶縁膜４５は、ゲート電極４７とソース電極１６とを電気的に絶縁している。ソース配線１９は層間絶縁膜４５上からソース電極１６上にまで延びている。
第２電極３０は、第２主面２０に設けられる。接合材７は、第２電極３０とベース部材６０とを接合する。接合材７は、錫と、銅および銀の少なくともいずれか一方とを含む合金であってもよい。接合材７は、錫と鉛とを含む合金であってもよい。接合材７の厚さＴ３は５０μｍ以上２００μｍ以下であってもよい。
第２主面２０には、凹部２６が設けられる。第２電極３０は、凹部２６の内部から当該凹部２６が形成されていない第２主面２０の領域にまで延在するように形成される。凹部２６は、第２主面２０の外縁２９（図１参照）から離れて配置される。凹部２６は、第１主面８側に位置する底面２４を含む。第２主面２０に対して垂直な方向から見た、凹部２６が設けられた領域を含む第２主面２０の全面積をＳ、凹部２６の底面２４の合計面積をＳrec、とする。炭化珪素基板１１の厚さをＴsub、底面２４と第１主面８との間の最短距離をＴrec、とする。上記炭化珪素半導体モジュールは、
０＜Ｓrec／Ｓ≦０．５ （１）
０＜Ｔrec／Ｔsub≦１／３ （２）
を満足する。
ベース部材６０は、炭化珪素半導体装置１００を固定する任意の構成の部材である。たとえば、図１５に示すように、ベース部材６０はリードフレーム本体である基体６２とめっき層６１とを含むリードフレームであってもよい。この場合、ベース部材６０の厚さＴ４はたとえば１ｍｍ以上２ｍｍ以下、あるいは１．３ｍｍ以上１．７ｍｍ以下、あるいは１．５ｍｍであってもよい。基体６２の材料はたとえば銅または銅合金により構成されていてもよい。基体６２の表面および裏面を覆うめっき層６１は、たとえばニッケルまたはニッケル合金により構成されていてもよい。
また、図１６に示すように、ベース部材６０は、絶縁基板６６と、第１導電体膜６５と、第２導電体膜６７とを含んでいてもよい。絶縁基板６６は、第１面と、当該第１面と反対側にある第２面とを有する。第１導電体膜６５は、第１面に形成されてもよい。第２導電体膜６７は、第２面に形成されてもよい。第１導電体膜６５は接合材７と接触している。絶縁基板６６を構成する材料は、窒化珪素、窒化アルミニウム、および酸化アルミニウムのうちのいずれかを含んでいてもよい。であってもよい。第１導電体膜６５および第２導電体膜６７を構成する材料は、銅およびアルミニウムの少なくともいずれか一方を含んでいてもよい。
絶縁基板６６の厚さは、たとえば０．３２ｍｍ以上０．６４ｍｍ以下であってもよく、０．４ｍｍ以上０．６ｍｍ以下であってもよい。第１導電体膜６５および第２導電体膜６７の厚さは、たとえば０．１５ｍｍ以上０．３ｍｍ以下であってもよく、０．２ｍｍ以上０．２５ｍｍ以下であってもよい。
＜作用効果＞
上記の炭化珪素半導体モジュール２００では、本開示の実施の形態１に係る炭化珪素半導体装置１００と同様に炭化珪素基板１１の第２主面２０に凹部２６を形成することで、炭化珪素基板１１における基板抵抗の低減、すなわち炭化珪素半導体モジュール２００のオン抵抗の低減と、炭化珪素基板１１の強度不足による割れといった不良の抑制とを両立できる。
また、接合材７として、錫と、銅および銀の少なくともいずれか一方とを含む合金、いわゆる鉛フリーはんだを用いることで、環境負荷の低い炭化珪素半導体モジュール２００を実現できる。また、接合材７として錫と鉛とを含む合金、いわゆる一般的なはんだを用いる場合、第２電極３０とベース部材６０とを確実に接続できる。
（実施例）
上述した式（８）を用いて、凹部面積率Ｘの値と、炭化珪素基板１１の厚さＴsubに対する凹部２６の底面２４と第１主面８との間の最短距離Ｔrecとの比率（Ｔrec／Ｔsub）の値とを変化させた場合の基板抵抗比（Ｒall／Ｒsub_all）の値を求めた。具体的には、凹部面積率Ｘを０．３５％、３．５％、７．０％、１７．５％、３４．９％、４９．９％、６９．８％、８７．３％と変化させるとともに、比率Ｔrec／Ｔsubの値を１／１００、１／２０、１／１０、１／６、１／３、１／２と変化させた場合の基板抵抗比を式（８）により求めた。その結果を以下の表１に示す。
Figure 2020043126
表１からわかるように、凹部面積率Ｘが大きくなるほど、つまり凹部２６の専有する面積の割合が高くなるほど、基板抵抗比は小さくなる傾向がある。また、比率Ｔrec／Ｔsubの値が小さくなるほど、つまり凹部２６の深さが深くなり凹部２６の底面２４と第１主面８との間の最短距離Ｔrecの値が小さくなるほど、基板抵抗比は小さくなる傾向がある。
表１において、凹部面積率Ｘが５０％（０．５）を超えると炭化珪素基板１１の強度が不足し当該炭化珪素基板１１の割れなどが懸念される。そのため、凹部面積率Ｘは０．５以下とすることが好ましい。また、凹部面積率Ｘが０．３５％以上である範囲ではいずれも基板抵抗比は１００％より小さい。つまり凹部２６を形成することで炭化珪素基板１１の基板抵抗を低減できる。さらに、基板抵抗比が５０％以下となるのは比率Ｔrec／Ｔsubの値が１／３以下の場合である。
表１からわかるように、炭化珪素半導体装置１００のオン抵抗を左右する基板抵抗比を１００％未満とし、炭化珪素基板１１の割れなどの不良の発生を抑制する条件の一例としては、凹部面積率Ｘが０を越え５０％以下、比率Ｔrec／Ｔsubの値が０を越え１／２以下、という条件が考えられる。また、より好ましい条件の例としては、凹部面積率Ｘが３％以上５０％以下、比率Ｔrec／Ｔsubの値が０を越え１／３以下、という条件が考えられる。
また、基板抵抗比が５０%以下かつ凹部面積率Ｘが０．５以下という条件を満たす凹部面積率Ｘと比率Ｔrec／Ｔsubとの組合せ条件としては、
（ａ）凹部面積率Ｘが０を越え３．５％以下の場合に比率Ｔrec／Ｔsubの値が０を越え１／１００以下、
（ｂ）凹部面積率Ｘが３．５％を越え７．０％以下の場合に比率Ｔrec／Ｔsubの値が０を越え１／２０以下、
（ｃ）凹部面積率Ｘが７．０％を越え１７．５％以下の場合に比率Ｔrec／Ｔsubの値が０を越え１／１０以下、
（ｄ）凹部面積率Ｘが１７．５％を越え３４．９％以下の場合に比率Ｔrec／Ｔsubの値が０を越え１／６以下、
（ｅ）凹部面積率Ｘが３４．９％を越え４９．９％以下の場合に比率Ｔrec／Ｔsubの値が０を越え１／３以下、
という条件が考えられる。
また、基板抵抗比が２０%以下かつ凹部面積率Ｘが０．５以下という条件を満たす凹部面積率Ｘと比率Ｔrec／Ｔsubとの組合せ条件としては、
（ｆ）凹部面積率Ｘが７．０％を越え１７．５％以下の場合に比率Ｔrec／Ｔsubの値が０を越え１／１００以下、
（ｄ）凹部面積率Ｘが１７．５％を越え３４．９％以下の場合に比率Ｔrec／Ｔsubの値が０を越え１／２０以下、
（ｅ）凹部面積率Ｘが３４．９％を越え４９．９％以下の場合に比率Ｔrec／Ｔsubの値が０を越え１／１０以下、
という条件が考えられる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素基板部
２ 炭化珪素エピタキシャル層
３ 側面
４，２４ 底面
５ 平坦部
６ ゲートトレンチ
７ 接合材
８ 第１主面
１０ 第３主面
１１ 炭化珪素基板
１２ ドリフト領域
１３ ボディ領域
１４ ソース領域
１５ ゲート絶縁膜
１６ ソース電極
１７ 第１電極
１８ コンタクト領域
１９ ソース配線
２０ 第２主面
２１ 領域
２３ 内周側面
２５ 角部
２６，２６ａ，２６ｂ 凹部
２７，２８ 境界
２９ 外縁
３０ 第２電極
４０，４１ マスク
４５ 層間絶縁膜
４７ ゲート電極
６０ ベース部材
６１ めっき層
６２ 基体
６５ 第１導電体膜
６６ 絶縁基板
６７ 第２導電体膜
１００ 炭化珪素半導体装置
２００ 炭化珪素半導体モジュール

Claims (18)

  1. 第１主面と、前記第１主面と反対側にある第２主面とを有する炭化珪素基板と、
    前記第１主面に形成された炭化珪素エピタキシャル層と、を備え、前記炭化珪素エピタキシャル層は、前記第１主面に接する面と反対側にある第３主面を有し、さらに、
    前記第３主面に設けられた第１電極を備え、
    前記第２主面には、凹部が設けられ、
    前記凹部は、前記第２主面の外縁から離れて配置され、
    前記凹部は、前記第１主面側に位置する底面を含み、
    前記第２主面に対して垂直な方向から見た、前記凹部が設けられた領域を含む前記第２主面の全面積をＳ、前記底面の面積をＳrec、とし、
    前記炭化珪素基板の厚さをＴsub、前記底面と前記第１主面との間の最短距離をＴrec、としたときに、
    ０＜Ｓrec／Ｓ≦０．５ （１）
    ０＜Ｔrec／Ｔsub≦１／３ （２）
    を満足する、炭化珪素半導体装置。
  2. 前記凹部は、前記底面の外周部に連なり前記底面と交差する方向に延びる内周側面を含み、
    前記炭化珪素基板の前記第１主面から前記第２主面に向かう方向に沿った断面において、前記底面を挟んで対向する前記内周側面の部分の間の距離は、前記底面から離れるにしたがって大きくなる、請求項１に記載の炭化珪素半導体装置。
  3. 前記最短距離Ｔrecは１μｍ以上５０μｍ以下である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記凹部は、前記第２主面に対して垂直な方向から見て円形状である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記凹部は、前記第２主面に対して垂直な方向から見て多角形状である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  6. さらに、複数の前記凹部を備える、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記複数の凹部の少なくとも１つは、前記第２主面に対して垂直な方向から見て円形状である、請求項６に記載の炭化珪素半導体装置。
  8. 前記複数の凹部の少なくとも１つは、前記第２主面に対して垂直な方向から見て多角形状である、請求項６に記載の炭化珪素半導体装置。
  9. さらに、４つの前記凹部を備え、
    前記第２主面において、前記４つの凹部は格子状に配置されている、請求項６〜請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. さらに、６つの前記凹部を備え、
    前記第２主面において、前記６つの凹部は六角形の頂点位置に配置されている、請求項６〜請求項８のいずれか１項に記載の炭化珪素半導体装置。
  11. 第１主面と、前記第１主面と反対側にある第２主面とを有する炭化珪素基板と、
    前記第１主面に形成された炭化珪素エピタキシャル層と、を備え、前記炭化珪素エピタキシャル層は、前記第１主面に接する面と反対側にある第３主面を有し、さらに、
    前記第３主面に設けられた第１電極と、
    前記第２主面に設けられた第２電極と、
    ベース部材と、
    前記第２電極と前記ベース部材とを接合する接合材とを備え、
    前記第２主面には、凹部が設けられ、
    前記第２電極は、前記凹部の内部から前記凹部が形成されていない前記第２主面の領域にまで延在するように形成され、
    前記凹部は、前記第２主面の外縁から離れて配置され、
    前記凹部は、前記第１主面側に位置する底面を含み、
    前記第２主面に対して垂直な方向から見た、前記凹部が設けられた領域を含む前記第２主面の全面積をＳ、前記底面の面積をＳrec、とし、
    前記炭化珪素基板の厚さをＴsub、前記底面と前記第１主面との間の最短距離をＴrec、としたときに、
    ０＜Ｓrec／Ｓ≦０．５ （１）
    ０＜Ｔrec／Ｔsub≦１／３ （２）
    を満足する、炭化珪素半導体モジュール。
  12. 前記接合材は、錫と、銅および銀の少なくともいずれか一方とを含む合金である、請求項１１に記載の炭化珪素半導体モジュール。
  13. 前記接合材は、錫と鉛とを含む合金である、請求項１１に記載の炭化珪素半導体モジュール。
  14. 前記接合材の厚さは５０μｍ以上２００μｍ以下である、請求項１１〜請求項１３のいずれか１項に記載の炭化珪素半導体モジュール。
  15. 前記ベース部材は、表面を有する基体と、前記基体の前記表面に形成されためっき層とを含むリードフレームである、請求項１１〜請求項１４のいずれか１項に記載の炭化珪素半導体モジュール。
  16. 前記ベース部材は、
    第１面と、前記第１面と反対側にある第２面とを有する絶縁基板と、
    前記第１面に形成された第１導電体膜と、
    前記第２面に形成された第２導電体膜と、を含む、請求項１１〜請求項１４のいずれか１項に記載の炭化珪素半導体モジュール。
  17. 前記絶縁基板を構成する材料は、窒化珪素、窒化アルミニウム、酸化アルミニウムからなる群から選択される少なくともいずれか１つを含む、請求項１６に記載の炭化珪素半導体モジュール。
  18. 前記第１導電体膜および前記第２導電体膜を構成する材料は、銅およびアルミニウムの少なくともいずれか一方を含む、請求項１６または請求項１７に記載の炭化珪素半導体モジュール。
JP2018167122A 2018-09-06 2018-09-06 炭化珪素半導体装置および炭化珪素半導体モジュール Pending JP2020043126A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018167122A JP2020043126A (ja) 2018-09-06 2018-09-06 炭化珪素半導体装置および炭化珪素半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018167122A JP2020043126A (ja) 2018-09-06 2018-09-06 炭化珪素半導体装置および炭化珪素半導体モジュール

Publications (1)

Publication Number Publication Date
JP2020043126A true JP2020043126A (ja) 2020-03-19

Family

ID=69798740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018167122A Pending JP2020043126A (ja) 2018-09-06 2018-09-06 炭化珪素半導体装置および炭化珪素半導体モジュール

Country Status (1)

Country Link
JP (1) JP2020043126A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4044254A3 (en) * 2021-01-22 2022-10-26 Renesas Electronics Corporation Semiconductor device and semiconductor package
CN116093139A (zh) * 2023-03-07 2023-05-09 杭州朋声科技有限公司 一种低导通电阻的mosfet功率器件、制造方法及芯片

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2008066694A (ja) * 2006-03-16 2008-03-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20130049100A1 (en) * 2011-08-23 2013-02-28 Yi Su Method of making a low-rdson vertical power mosfet device
JP2013199415A (ja) * 2012-03-26 2013-10-03 Kyocera Corp セラミック焼結体およびこれを用いた電子部品実装用基板ならびに電子装置
WO2013187518A1 (ja) * 2012-06-14 2013-12-19 日立化成株式会社 接着剤組成物及びそれを用いた半導体装置
JP2015002266A (ja) * 2013-06-14 2015-01-05 新電元工業株式会社 炭化ケイ素半導体装置及び炭化ケイ素半導体装置の製造方法
JP2018078177A (ja) * 2016-11-09 2018-05-17 Tdk株式会社 ショットキーバリアダイオード及びこれを備える電子回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2008066694A (ja) * 2006-03-16 2008-03-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20130049100A1 (en) * 2011-08-23 2013-02-28 Yi Su Method of making a low-rdson vertical power mosfet device
JP2013199415A (ja) * 2012-03-26 2013-10-03 Kyocera Corp セラミック焼結体およびこれを用いた電子部品実装用基板ならびに電子装置
WO2013187518A1 (ja) * 2012-06-14 2013-12-19 日立化成株式会社 接着剤組成物及びそれを用いた半導体装置
JP2015002266A (ja) * 2013-06-14 2015-01-05 新電元工業株式会社 炭化ケイ素半導体装置及び炭化ケイ素半導体装置の製造方法
JP2018078177A (ja) * 2016-11-09 2018-05-17 Tdk株式会社 ショットキーバリアダイオード及びこれを備える電子回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4044254A3 (en) * 2021-01-22 2022-10-26 Renesas Electronics Corporation Semiconductor device and semiconductor package
JP7556798B2 (ja) 2021-01-22 2024-09-26 ルネサスエレクトロニクス株式会社 半導体装置及び半導体パッケージ
CN116093139A (zh) * 2023-03-07 2023-05-09 杭州朋声科技有限公司 一种低导通电阻的mosfet功率器件、制造方法及芯片

Similar Documents

Publication Publication Date Title
CN109952656B (zh) 碳化硅半导体器件
US9691608B2 (en) Silicon carbide substrate, silicon carbide semiconductor device, and methods for manufacturing silicon carbide substrate and silicon carbide semiconductor device
JP2015060859A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10014376B2 (en) Silicon carbide semiconductor device having a trench with side walls and method for manufacturing same
KR20140049986A (ko) 반도체 장치의 제조 방법
JP6183200B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2020043126A (ja) 炭化珪素半導体装置および炭化珪素半導体モジュール
JP5870672B2 (ja) 半導体装置
JP6950398B2 (ja) 炭化珪素半導体装置
JP2017028219A (ja) 炭化珪素半導体装置およびその製造方法
US20220384566A1 (en) Silicon carbide semiconductor device
JP7255343B2 (ja) 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
JP7255344B2 (ja) 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
JP7395972B2 (ja) 炭化珪素半導体装置
JP7156313B2 (ja) 炭化珪素半導体装置
JP6658257B2 (ja) 炭化珪素半導体装置
US9966437B2 (en) Method for manufacturing silicon carbide semiconductor device
WO2023167147A1 (ja) 炭化珪素半導体装置
JP6866809B2 (ja) 炭化珪素半導体ウエハおよび炭化珪素半導体装置
US20240332414A1 (en) Silicon carbide semiconductor device and method for producing silicon carbide semiconductor device
JP7563180B2 (ja) 炭化珪素半導体チップおよび炭化珪素半導体装置
WO2023100500A1 (ja) 炭化珪素半導体装置
JP2023104658A (ja) 炭化珪素半導体装置
JP2019192699A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220203

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220531