CN116529852A - 碳化硅半导体器件 - Google Patents

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Abstract

碳化硅半导体器件具备具有第一主面和第二主面的碳化硅衬底，在第一主面上设置有栅极沟槽，所述栅极沟槽由贯通源极区及体区而到达漂移区的侧面和与侧面相连的底面规定，并在与第一主面平行的第一方向上延伸，碳化硅衬底进一步具有：电场缓和区，设置于底面与第二主面之间，在第一方向上延伸，具有第二导电型；以及连接区，将接触区与电场缓和区电连接，具有第二导电型，在从与第一主面垂直的方向俯视观察时，栅极沟槽及电场缓和区位于在第一方向上延伸的假想直线上，接触区具有：第一区域，在假想直线上与连接区相接；以及第二区域，在与第一方向垂直的第二方向上，设置于在与栅极沟槽之间夹着源极区的位置。

Description

碳化硅半导体器件
技术领域
本公开涉及碳化硅半导体器件。
本申请主张以2020年11月30日申请的日本申请第2020-198539号为基础的优先权，引用所述日本申请中记载的全部记载内容。
背景技术
作为碳化硅半导体器件之一，公开了一种在形成于层间绝缘膜的接触孔的内侧，与体区连接的接触区沿着栅极沟槽断续地配置的沟槽栅型MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)(例如，专利文献1)。
在先技术文献
专利文献
专利文献1：日本特开2012-23291号公报
发明内容
本公开的碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，所述碳化硅衬底具有：漂移区，具有第一导电型；体区，设置于所述漂移区上，具有与所述第一导电型不同的第二导电型；源极区，以与所述漂移区隔开的方式设置于所述体区上，并且具有所述第一导电型；以及接触区，设置于所述体区上，并且具有所述第二导电型，在所述第一主面上设置有栅极沟槽，所述栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并在与所述第一主面平行的第一方向上延伸，所述碳化硅半导体器件进一步具有与所述源极区及所述接触区连接的源电极，所述碳化硅衬底进一步具有：电场缓和区，设置于所述底面与所述第二主面之间，在所述第一方向上延伸，具有所述第二导电型；以及连接区，将所述接触区与所述电场缓和区电连接，具有所述第二导电型，在从与所述第一主面垂直的方向俯视观察时，所述栅极沟槽及所述电场缓和区位于在所述第一方向上延伸的假想直线上，所述连接区在所述假想直线上与所述电场缓和区相接，所述接触区具有：第一区域，在所述假想直线上与所述连接区相接；以及第二区域，在与所述第一方向垂直的第二方向上，设置于在与所述栅极沟槽之间夹着所述源极区的位置。
附图说明
图1是示出实施方式所涉及的碳化硅半导体器件的结构的立体截面图(其1)。
图2是示出实施方式所涉及的碳化硅半导体器件的结构的立体截面图(其2)。
图3是示出实施方式所涉及的碳化硅半导体器件中的层间绝缘膜及第一主面的结构的图。
图4是示出实施方式所涉及的碳化硅半导体器件中的第一主面的结构的图。
图5是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其1)。
图6是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其2)。
图7是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其3)。
图8是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其4)。
图9是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其1)。
图10是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其2)。
图11是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其3)。
图12是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其4)。
图13是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其5)。
图14是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其6)。
图15是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其7)。
图17是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其8)。
图17是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其9)。
图18是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其10)。
图19是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其11)。
图20是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其12)。
图21是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其13)。
图22是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其14)。
图23是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其15)。
图24是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其16)。
图25是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其17)。
图26是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其18)。
图27是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其19)。
图28是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其20)。
图29是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其21)。
图30是示出短路电流的路径的一例的图。
图31是示出实施方式的变形例所涉及的碳化硅半导体器件的结构的截面图。
具体实施方式
本公开要解决的技术问题
在现有的接触区断续地配置的MOSFET中，不能得到充分的短路耐量。
本公开的目的在于提供一种能够提高短路耐量的碳化硅半导体器件。
本公开的效果
根据本公开，能够提高短路耐量。
以下对用于实施的方式进行说明。
本公开的实施方式的说明
首先，列出本公开的实施方式进行说明。在以下的说明中，对相同或对应的要素标注相同的附图标记，对它们不重复相同的说明。在本说明书中的结晶学的记载中，分别用[]表示单独的晶向，用<>表示组晶向，用()表示单独面，用{}表示组面。另外，结晶学上的指数为负通常通过将“-”(横杠)标注在数字之上来表现，但在本说明书中，在数字之前标注负的符号。
(1)本公开的一方式所涉及的碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，所述碳化硅衬底具有：漂移区，具有第一导电型；体区，设置于所述漂移区上，具有与所述第一导电型不同的第二导电型；源极区，以与所述漂移区隔开的方式设置于所述体区上，并且具有所述第一导电型；以及接触区，设置于所述体区上，并且具有所述第二导电型，在所述第一主面上设置有栅极沟槽，所述栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并在与所述第一主面平行的第一方向上延伸，所述碳化硅半导体器件进一步具有与所述源极区及所述接触区连接的源电极，所述碳化硅衬底进一步具有：电场缓和区，设置于所述底面与所述第二主面之间，在所述第一方向上延伸，具有所述第二导电型；以及连接区，将所述接触区与所述电场缓和区电连接，具有所述第二导电型，在从与所述第一主面垂直的方向俯视观察时，所述栅极沟槽及所述电场缓和区位于在所述第一方向上延伸的假想直线上，所述连接区在所述假想直线上与所述电场缓和区相接，所述接触区具有：第一区域，在所述假想直线上与所述连接区相接；以及第二区域，在与所述第一方向垂直的第二方向上，设置于在与所述栅极沟槽之间夹着所述源极区的位置。
当碳化硅半导体器件成为短路状态时，短路电流的一部分从源极区的在第二方向上被栅极沟槽和第二区域夹着的部分(狭窄部分)沿着栅极沟槽的侧面向漂移区流动。当短路电流流动时，在比栅极沟槽更靠第二主面一侧产生热，由于该热，第一主面附近的温度上升。其结果，特别是狭窄部分的电阻上升，短路电流难以流动，能够提高短路耐量。
(2)在(1)中，也可以是，所述栅极沟槽以第一周期与所述假想直线重叠地设置有多个，在从与所述第一主面垂直的方向俯视观察时，所述连接区设置于在所述第一方向上相邻的所述栅极沟槽之间。在这种情况下，容易确保较大的连接区，容易降低连接区中的电阻。
(3)在(2)中，所述第二区域的所述第一方向的第一尺寸也可以是所述第一周期的0.20倍以上且0.50倍以下。在这种情况下，容易同时实现导通电流的确保和短路耐量的提高。
(4)在(1)～(3)中，在从与所述第一主面垂直的方向俯视观察时，所述源极区的在所述第二方向上位于所述栅极沟槽与所述第二区域之间的部分也可以与所述源电极分离。在这种情况下，防止源电极与源极区的狭窄部分之间的直接接触，容易得到基于狭窄部分的电阻的上升的短路耐量的提高的效果。
(5)在(1)～(4)中，在从与所述第一主面垂直的方向俯视观察时，所述电场缓和区的一部分与所述第二区域的一部分也可以重合。在这种情况下，进一步限定短路电流的路径，容易得到基于狭窄部分的电阻的上升的短路耐量的提高的效果。
(6)在(1)～(5)中，所述接触区也可以在所述第二方向上在所述栅极沟槽的两侧具有所述第二区域。在这种情况下，容易抑制源电极与电场缓和区之间的电阻。
(7)在(1)～(6)中，所述第一区域也可以在所述第二方向上延伸。在这种情况下，容易将第一区域与源电极连接。
(8)在(1)～(7)中，所述源电极也可以与所述第一区域及所述第二区域连接。在这种情况下，容易从源电极经由第一区域向电场缓和区供给载流子，另外，容易经由第二区域向体区供给载流子。
(9)在(1)～(8)中，所述电场缓和区也可以与所述栅极沟槽的所述底面分离。在这种情况下，导通电阻降低，导通电流容易流动。
(10)在(1)～(9)中，在从与所述第一主面垂直的方向俯视观察时，所述栅极沟槽的下端也可以位于所述电场缓和区的内侧。在这种情况下，容易缓和栅极沟槽的下端中的电场集中。
(11)在(10)中，在从与所述第一主面垂直的方向俯视观察时，所述栅极沟槽的上端也可以位于所述电场缓和区的内侧。在这种情况下，容易进一步缓和栅极沟槽的下端中的电场集中。
(12)在(1)～(11)中，所述栅极沟槽的所述侧面也可以包括{0-33-8}面。在这种情况下，在栅极沟槽的侧面得到良好的迁移率，能够降低沟道电阻。
本公开的实施方式
本公开的实施方式涉及所谓的纵型的MOSFET(碳化硅半导体器件)。图1及图2是示出实施方式所涉及的碳化硅半导体器件的结构的立体截面图。图2透视示出碳化硅半导体器件的内部结构的一部分。图3是示出实施方式所涉及的碳化硅半导体器件中的层间绝缘膜及第一主面的结构的图。图4是示出实施方式所涉及的碳化硅半导体器件中的第一主面的结构的图。图5～图8是示出实施方式所涉及的碳化硅半导体器件的结构的截面图。图5相当于沿着图3及图4中的V-V线的截面图。图6相当于沿着图3及图4中的VI-VI线的截面图。图7相当于沿着图3及图4中的VII-VII线的截面图。图8相当于沿着图3及图4中的VIII-VIII线的截面图。
如图1～图8所示，本实施方式所涉及的MOSFET100主要具有碳化硅衬底10、栅极绝缘膜81、栅电极82、层间绝缘膜83、源电极60、漏电极70、阻挡金属膜84和钝化膜85。碳化硅衬底10包括碳化硅单晶衬底50和位于碳化硅单晶衬底50上的碳化硅外延层40。碳化硅衬底10具有第一主面1和与第一主面1相对的第二主面2。碳化硅外延层40构成第一主面1，碳化硅单晶衬底50构成第二主面2。碳化硅单晶衬底50及碳化硅外延层40例如由多型4H的六方晶碳化硅构成。碳化硅单晶衬底50包含例如氮(N)等n型杂质，具有n型(第一导电型)。
第一主面1是{0001}面或{0001}面向偏离方向倾斜8°以下的偏离角的面。优选第一主面1是(000-1)面或(000-1)面向偏离方向倾斜8°以下的偏离角的面。偏离方向例如可以是<11-20>方向，也可以是<1-100>方向。偏离角例如可以为1°以上，也可以为2°以上。偏离角可以为6°以下，也可以为4°以下。
碳化硅外延层40主要具有漂移区11、体区12、源极区13、电场缓和区16、连接区17和接触区18。
漂移区11包含例如氮或磷(P)等n型杂质，具有n型的导电型。漂移区11主要具有例如第三区域11C、第四区域11D和第五区域11E。
体区12设置于漂移区11上。体区12包含例如铝(Al)等p型杂质，具有p型(第二导电型)的导电型。体区12中的p型杂质的有效浓度为5×1017cm-3以上。短沟道效应(穿通)可通过耗尽层从pn结区向沟道区内扩展，整个沟道区成为耗尽层而产生。通过提高体区12中的p型杂质的有效浓度，能够降低形成于沟道区的耗尽层的扩展。体区12的厚度例如也可以比0.7μm小。体区12的p型杂质的有效浓度例如为1×1018cm-3左右。
源极区13以被体区12与漂移区11隔开的方式设置于体区12上。源极区13包含例如氮或磷等n型杂质，具有n型的导电型。源极区13构成第一主面1。源极区13的n型杂质的有效浓度也可以比体区12的p型杂质的有效浓度高。源极区13的n型杂质的有效浓度例如为1×1019cm-3左右。
接触区18包含例如铝等p型杂质，具有p型的导电型。接触区18构成第一主面1。接触区18主要具有例如第一区域18A和第二区域18B。接触区18的p型杂质的有效浓度例如比体区12的p型杂质的有效浓度及连接区17的p型杂质的有效浓度高。接触区18贯通源极区13，与体区12或连接区17相接。接触区18的p型杂质的有效浓度例如为1×1018cm-3以上且1×1020cm-3以下。
在第一主面1上设置有由侧面3和底面4规定的栅极沟槽5。侧面3贯通源极区13及体区12而到达漂移区11。底面4与侧面3相连。底面4位于漂移区11。底面4例如是与第二主面2平行的平面。侧面3相对于包括底面4的平面的角度θ1例如为45°以上且65°以下。角度θ1例如也可以为50°以上。角度θ1例如也可以为60°以下。侧面3优选具有{0-33-8}面。{0-33-8}面是能够得到优异的迁移率的晶面。
特别是如图3及图4所示，在从与第一主面1垂直的方向俯视观察时，栅极沟槽5与在与第一主面1平行的第一方向上延伸的假想直线L1重叠。在从与第一主面1垂直的方向俯视观察时，栅极沟槽5位于假想直线L1上。在假想直线L1上以一定的间隔设置有多个栅极沟槽5。例如，多个栅极沟槽5以第一周期F1与假想直线L1重叠地设置。另外，在从与第一主面1垂直的方向俯视观察时，多个栅极沟槽5在与第一方向垂直的第二方向上也以一定的间隔设置。多个栅极沟槽5例如也可以设置成阵列状。
电场缓和区16包含例如Al等p型杂质，具有p型的导电型。电场缓和区16位于栅极沟槽5的底面4与第二主面2之间。即，电场缓和区16与栅极沟槽5的底面4分离。电场缓和区16与栅极沟槽5同样地，在从与第一主面1垂直的方向俯视观察时与假想直线L1重叠。在从与第一主面1垂直的方向俯视观察时，电场缓和区16位于假想直线L1上。在假想直线L1上，电场缓和区16也可以对多个栅极沟槽5共同设置。另外，在从与第一主面1垂直的方向俯视观察时，多个电场缓和区16在第二方向上以一定的间隔设置。在从与第一主面1垂直的方向俯视观察时，电场缓和区16的一部分与第二区域18B的一部分也可以重合。多个电场缓和区16也可以设置成条纹状。电场缓和区16的p型杂质的有效浓度例如为5×1017cm-3以上且5×1018cm-3以下。
漂移区11的第五区域11E位于比电场缓和区16更靠第二主面2一侧的位置。第五区域11E与电场缓和区16相接。第五区域11E位于比碳化硅单晶衬底50更靠第一主面1一侧的位置。第五区域11E也可以被电场缓和区16和碳化硅单晶衬底50夹着。第五区域11E也可以与碳化硅单晶衬底50相连。第五区域11E的n型杂质的有效浓度例如为5×1015cm-3以上且5×1016cm-3以下。
第四区域11D位于比第五区域11E更靠第一主面1一侧的位置。第四区域11D与第五区域11E相连。第四区域11D在与第二主面2平行的方向上与电场缓和区16相接。第四区域11D和电场缓和区16也可以位于与第二主面2平行的相同平面上。第四区域11D的n型杂质的有效浓度也可以比第五区域11E的n型杂质的有效浓度高。第四区域11D的n型杂质的有效浓度例如为5×1016cm-3以上且5×1017cm-3以下。
第三区域11C位于比体区12更靠第二主面2一侧的位置，并位于比电场缓和区16及第四区域11D更靠第一主面1一侧的位置。第三区域11C与第四区域11D相连。第三区域11C被体区12、电场缓和区16及第四区域11D夹着。第三区域11C分别与体区12、电场缓和区16及第四区域11D相接。第三区域11C的上端面例如包括栅极沟槽5的底面4。第三区域11C的n型杂质的有效浓度也可以比第四区域11D的n型杂质的有效浓度低。第三区域11C的n型杂质的有效浓度例如为5×1015cm-3以上且5×1016cm-3以下。
栅极绝缘膜81例如是氧化膜。栅极绝缘膜81例如由包含二氧化硅的材料构成。栅极绝缘膜81与侧面3及底面4相接。栅极绝缘膜81在底面4上与电场缓和区16相接。栅极绝缘膜81在侧面3上分别与源极区13、体区12及漂移区11相接。栅极绝缘膜81也可以在第一主面1上与源极区13相接。
栅电极82设置于栅极绝缘膜81上。栅电极82例如由包含导电性杂质的多晶硅(poly-Si)构成。栅电极82配置在栅极沟槽5的内部。栅电极82的一部分也可以配置在第一主面1上。
层间绝缘膜83与栅电极82及栅极绝缘膜81相接地设置。层间绝缘膜83例如由包含二氧化硅的材料构成。层间绝缘膜83将栅电极82与源电极60电绝缘。层间绝缘膜83的一部分也可以设置于栅极沟槽5的内部。
层间绝缘膜83与栅极沟槽5及电场缓和区16同样地，在从与第一主面1垂直的方向俯视观察时与假想直线L1重叠。在假想直线L1上，层间绝缘膜83也可以对多个栅极沟槽5共同设置。在从与第一主面1垂直的方向俯视观察时，在层间绝缘膜83及栅极绝缘膜81上，在第二方向上以一定的间隔形成有接触孔90。接触孔90以在从与第一主面1垂直的方向俯视观察时，栅极沟槽5位于在第二方向上相邻的接触孔90之间的方式设置。接触孔90在第一方向上延伸。通过接触孔90，源极区13及接触区18从层间绝缘膜83及栅极绝缘膜81暴露。
特别是如图3及图4所示，接触区18的第一区域18A通过在第一方向上相邻的栅极沟槽5之间并在第二方向上延伸，与假想直线L1交叉。第一区域18A的一部分也可以在第一方向上相邻的栅极沟槽5之间被层间绝缘膜83及阻挡金属膜84覆盖，在厚度方向上在第一区域18A与层间绝缘膜83之间夹着栅极绝缘膜81及栅电极82。第一区域18A的另一部分在第二方向上相邻的两条假想直线L1之间通过接触孔90从层间绝缘膜83暴露。
第二区域18B通过接触孔90从层间绝缘膜83暴露。第二区域18B设置于在第二方向上相邻的栅极沟槽5之间。第二区域18B在第二方向上设置于栅极沟槽5的两侧。在第二方向上，在栅极沟槽5与第二区域18B之间夹着源极区13的一部分(狭窄部分)。例如，第二区域18B在第一方向上与第一区域18A分离地设置，也可以设置于在第一方向上相邻的第一区域18A的中间附近。在第一区域18A与第二区域18B之间存在源极区13。换言之，在从与第一主面1垂直的方向俯视观察时，第二区域18B被设置于在第二方向上相邻的栅极沟槽5之间的源极区13包围。
特别是如图3所示，第一区域18A、第二区域18B和源极区13通过接触孔90从层间绝缘膜83暴露。源极区13的夹在栅极沟槽5与第二区域18B之间的部分(狭窄部分)被层间绝缘膜83覆盖。即，在从与第一主面1垂直的方向俯视观察时，源极区13的狭窄部分与源电极60分离。
连接区17包含例如Al等p型杂质，具有p型的导电型。连接区17将接触区18的第一区域18A与电场缓和区16电连接。连接区17在假想直线L1上与电场缓和区16相接。连接区17与第一区域18A同样地，也可以在第二方向上延伸。在从与第一主面1垂直的方向俯视观察时，连接区17也可以设置于在第一方向上相邻的栅极沟槽5之间。连接区17与第一区域18A或体区12相接。连接区17也可以分别与体区12及第一区域18A相接。连接区17也可以与第一区域18A直接相接。也可以体区12与第一区域18A直接相接，连接区17与体区12直接相接。连接区17在与第二主面2垂直的方向上位于电场缓和区16与第一区域18A之间。连接区17位于比第一区域18A更靠第二主面2一侧的位置。连接区17位于比电场缓和区16更靠第一主面1一侧的位置。例如，连接区17也可以分别与第一区域18A及电场缓和区16相接。当连接区17在与第二主面2垂直的方向上位于电场缓和区16与第一区域18A之间，并分别与第一区域18A及电场缓和区16相接时，第一区域18A与电场缓和区16之间的串联电阻降低。连接区17的p型杂质的有效浓度也可以与电场缓和区16的p型杂质的有效浓度大致相同。连接区17的p型杂质的有效浓度例如为5×1017cm-3以上且5×1018cm-3以下。
如果将在第一方向上排列的多个栅极沟槽5假定为一个栅极沟槽集合体，则能够认为栅极沟槽集合体被第一区域18A及连接区17分割为多个栅极沟槽5。
阻挡金属膜84覆盖层间绝缘膜83的上表面及侧面、以及栅极绝缘膜81的侧面。阻挡金属膜84分别与层间绝缘膜83及栅极绝缘膜81相接。阻挡金属膜84例如由包含氮化钛(TiN)的材料构成。
源电极60与第一主面1相接。源电极60具有接触电极61和源极布线62。接触电极61在第一主面1上与源极区13、以及接触区18的第一区域18A及第二区域18B相接。接触电极61例如由包含硅化镍(NiSi)的材料构成。接触电极61也可以由包含钛(Ti)、Al和Si的材料构成。接触电极61与源极区13、以及接触区18的第一区域18A及第二区域18B欧姆接合。源极布线62覆盖阻挡金属膜84的上表面及侧面、以及接触电极61的上表面。源极布线62分别与阻挡金属膜84及接触电极61相接。源极布线62例如由包含Al的材料构成。
钝化膜85覆盖源极布线62的上表面。钝化膜85与源极布线62相接。钝化膜85例如由包含聚酰亚胺的材料构成。
漏电极70与第二主面2相接。漏电极70在第二主面2上与碳化硅单晶衬底50相接。漏电极70与漂移区11电连接。漏电极70例如由包含NiSi的材料构成。漏电极70也可以由包含Ti、Al、Si的材料构成。漏电极70与碳化硅单晶衬底50欧姆接合。
在碳化硅单晶衬底50与第五区域11E之间，也可以设置缓冲层，该缓冲层包含例如氮等n型杂质，具有n型的导电型。缓冲层的n型杂质的有效浓度也可以比第五区域11E的n型杂质的有效浓度高。
需要说明的是，上述各杂质区域中的杂质的有效浓度例如能够通过使用了扫描型静电电容显微镜(scanning capacitance microscope：SCM)的测定或二次离子质谱(secondary ion mass spectrometry：SIMS)等来测定。
接着，对实施方式所涉及的MOSFET100的制造方法进行说明。图9～图29是示出实施方式所涉及的MOSFET100的制造方法的截面图。图9～图12示出图5所示的截面及图6所示的截面的共同的变化。图13、图15、图18、图20、图22、图24、图26及图28示出图6所示的截面的变化。图14、图16、图17、图19、图21、图23、图25、图27及图29示出图5所示的截面的变化。
首先，如图9所示，实施制备碳化硅单晶衬底50的工序。例如通过对通过升华法制造的碳化硅锭块(未图示)进行切片，来制备碳化硅单晶衬底50。也可以在碳化硅单晶衬底50上形成缓冲层(未图示)。缓冲层能够通过使用例如硅烷(SiH4)和丙烷(C3H8)的混合气体作为原料气体，使用例如氢(H2)作为载气的化学气相沉积(Chemical Vapor Deposition：CVD)法来形成。在缓冲层的外延生长时，例如也可以将氮等n型杂质导入缓冲层。
接着，同样如图9所示，实施形成第一外延层21的工序。例如通过使用硅烷和丙烷的混合气体作为原料气体，使用例如氢作为载气的CVD法，在碳化硅单晶衬底50上形成第一外延层21。在外延生长时，例如将氮等n型杂质导入第一外延层21。第一外延层21具有n型的导电型。第一外延层21的n型杂质的有效浓度也可以比缓冲层的n型杂质的有效浓度低。
接着，如图10所示，实施形成电场缓和区16的工序。例如，形成在形成电场缓和区16的区域上具有开口部的掩模层(未图示)。接着，将例如铝离子等能够赋予p型的p型杂质离子注入第一外延层21。由此，形成电场缓和区16。
接着，如图11所示，实施形成第四区域11D的工序。例如，形成在形成第四区域11D的区域、即在与第二主面2平行的方向上在电场缓和区16的侧方的区域上具有开口部的掩模层(未图示)。接着，对第一外延层21注入氮等能够赋予n型的n型杂质离子。由此，形成第四区域11D。第一外延层21中的比电场缓和区16更靠碳化硅单晶衬底50一侧的部分和比第四区域11D更靠碳化硅单晶衬底50一侧的部分成为第五区域11E。第四区域11D的n型杂质的有效浓度比第五区域11E的n型杂质的有效浓度高。
接着，如图12所示，实施形成第二外延层22的工序。例如，通过使用硅烷和丙烷的混合气体作为原料气体，使用例如氢作为载气的CVD法，在第一外延层21上形成第二外延层22。在外延生长时，例如将氮等n型杂质导入第二外延层22。第二外延层22具有n型的导电型。第二外延层22的厚度例如为0.8μm以上且1.2μm以下。例如，第二外延层22的n型杂质的有效浓度比第四区域11D的n型杂质的有效浓度低。
接着，如图13及图14所示，实施形成连接区17的工序。例如，形成在形成连接区17的区域上具有开口部的掩模层(未图示)。接着，对第二外延层22的整个表面注入例如铝离子等能够赋予p型的p型杂质离子。由此，形成连接区17。
接着，同样如图13及图14所示，实施形成体区12的工序。对第二外延层22的整个表面注入例如铝离子等能够赋予p型的p型杂质离子。由此，形成体区12。
接着，同样如图13及图14所示，实施形成源极区13的工序。对第二外延层22的整个表面注入例如磷等能够赋予n型的n型杂质离子。由此，形成源极区13。
接着，如图15及图16所示，实施形成接触区18的工序。例如，形成在形成接触区18的区域上具有开口部的掩模层(未图示)。接着，对第二外延层22的整个表面注入例如铝离子等能够赋予p型的p型杂质离子。由此，形成接触区18。接触区18包括第一区域18A及第二区域18B。
接着，为了活化碳化硅衬底10中注入的杂质离子，实施活化退火。活化退火的温度优选为1500℃以上且1900℃以下，例如为1700℃左右。活化退火的时间例如为30分钟左右。活化退火的气氛优选为惰性气体气氛，例如Ar气氛。
接着，如图17所示，实施形成栅极沟槽5的工序。例如，在由源极区13及接触区18构成的第一主面1上，形成在形成栅极沟槽5的位置上具有开口的掩模层(未图示)。使用掩模层，通过蚀刻除去源极区13的一部分、体区12的一部分、漂移区11的一部分。作为蚀刻的方法，例如能够使用反应性离子蚀刻，特别是电感耦合等离子体反应性离子蚀刻。具体而言，能够使用例如使用六氟化硫(SF6)或SF6和氧(O2)的混合气体作为反应气体的电感耦合等离子体反应性离子蚀刻。通过蚀刻，在应该形成栅极沟槽5的区域形成凹部(未图示)，该凹部具有相对于第一主面1大致垂直的侧部、以及与侧部连续地设置并且与第一主面1大致平行的底部。
接着，在凹部中进行热蚀刻。热蚀刻可在第一主面1上形成有掩模层的状态下，例如通过在包含具有至少一种以上的卤素原子的反应性气体的气氛中的加热来进行。至少一种以上的卤素原子包含氯(Cl)原子及氟(F)原子中的至少任一种。该气氛例如包含氯(Cl2)、三氯化硼(BCl3)、SF6或四氟化碳(CF4)。例如，使用氯气和氧气的混合气体作为反应气体，使热处理温度例如为800℃以上且900℃以下，进行热蚀刻。需要说明的是，反应气体除了上述的氯气和氧气之外，也可以包含载气。作为载气，能够使用例如氮气、氩气或氦气等。
通过上述热蚀刻，在碳化硅衬底10的第一主面1上形成栅极沟槽5。栅极沟槽5由侧面3和底面4规定。侧面3由源极区13、体区12和漂移区11构成。底面4由漂移区11构成。侧面3与包括底面4的平面之间的角度θ1例如为45°以上且65°以下。接着，从第一主面1除去掩模层。
接着，如图18及图19所示，实施形成栅极绝缘膜81的工序。例如通过对碳化硅衬底10进行热氧化，形成与源极区13、体区12、漂移区11、电场缓和区16、接触区18相接的栅极绝缘膜81。具体而言，在包含氧的气氛中，例如以1300℃以上且1400℃以下的温度加热碳化硅衬底10。由此，形成与第一主面1、侧面3及底面4相接的栅极绝缘膜81。需要说明的是，在通过热氧化形成栅极绝缘膜81的情况下，严格而言，碳化硅衬底10的一部分进入栅极绝缘膜81。因此，在以后的处理中，假设第一主面1、侧面3及底面4向热氧化后的栅极绝缘膜81与碳化硅衬底10之间的界面稍微移动。
接着，也可以在一氧化氮(NO)气体气氛中对碳化硅衬底10进行热处理(NO退火)。在NO退火中，碳化硅衬底10例如在1100℃以上且1400℃以下的条件下保持1小时左右。由此，向栅极绝缘膜81与体区12的界面区域导入氮原子。其结果，通过抑制界面区域中的界面态的形成，能够提高沟道迁移率。
接着，如图20及图21所示，实施形成栅电极82的工序。栅电极82形成在栅极绝缘膜81上。栅电极82例如通过减压CVD(Low Pressure-Chemical Vapor Deposition：LP-CVD)法形成。栅电极82形成为分别与源极区13、体区12和漂移区11相对。
接着，如图22及图23所示，实施形成层间绝缘膜83的工序。具体而言，层间绝缘膜83形成为覆盖栅电极82，并且与栅极绝缘膜81相接。层间绝缘膜83例如通过CVD法形成。层间绝缘膜83例如由包含二氧化硅的材料构成。层间绝缘膜83的一部分也可以形成于栅极沟槽5的内部。
接着，如图24及图25所示，实施形成阻挡金属膜84、接触电极61及漏电极70的工序。例如，通过以在层间绝缘膜83及栅极绝缘膜81上形成接触孔90的方式进行蚀刻，从而在接触孔90处，源极区13及接触区18从层间绝缘膜83及栅极绝缘膜81暴露。接着，形成覆盖层间绝缘膜83的上表面及侧面、以及栅极绝缘膜81的侧面的阻挡金属膜84。阻挡金属膜84例如由包含TiN的材料构成。阻挡金属膜84例如通过基于溅射法的成膜及反应性离子蚀刻(Reactive Ion Etching：RIE)形成。接着，在第一主面1上形成与源极区13及接触区18的从接触孔90暴露的部分相接的接触电极61用的金属膜(未图示)。接触电极61用的金属膜例如通过溅射法形成。接触电极61用的金属膜例如由包含Ni的材料构成。接着，在第二主面2上形成与碳化硅单晶衬底50相接的漏电极70用的金属膜(未图示)。漏电极70用的金属膜例如通过溅射法形成。漏电极70用的金属膜例如由包含Ni的材料构成。
接着，实施合金化退火。接触电极61用的金属膜及漏电极70用的金属膜例如在900℃以上且1100℃以下的温度下保持5分钟左右。由此，接触电极61用的金属膜的至少一部分及漏电极70用的金属膜的至少一部分与碳化硅衬底10中包含的硅反应而硅化物化。由此，形成与源极区13及接触区18欧姆接合的接触电极61、以及与碳化硅单晶衬底50欧姆接合的漏电极70。接触电极61也可以由包含Ti、Al、Si的材料构成。漏电极70也可以由包含Ti、Al、Si的材料构成。
接着，如图26及图27所示，实施形成源极布线62的工序。具体而言，形成覆盖接触电极61及阻挡金属膜84的源极布线62。源极布线62例如通过基于溅射法的成膜及RIE形成。源极布线62例如由包含铝的材料构成。像这样，形成具有接触电极61和源极布线62的源电极60。
接着，如图28及图29所示，实施形成钝化膜85的工序。具体而言，形成覆盖源极布线62的钝化膜85。钝化膜85例如由包含聚酰亚胺的材料构成。钝化膜85例如通过涂布法形成。也可以通过等离子体CVD法形成钝化膜85。
像这样，完成实施方式所涉及的MOSFET100。
接着，对本实施方式所涉及的MOSFET的作用效果进行说明。图30是示出短路电流的路径的一例的图。
在本实施方式所涉及的MOSFET100中，当成为短路状态时，如图30所示，短路电流9的一部分从源极区13的在第二方向上被栅极沟槽5和第二区域18B夹着的部分(狭窄部分)沿着栅极沟槽5的侧面3向漂移区11流动。当短路电流9流动时，在比栅极沟槽5更靠第二主面2一侧产生热，由于该热，第一主面1附近的温度上升。其结果，特别是狭窄部分的电阻上升，短路电流9难以流动，能够提高短路耐量。
多个栅极沟槽5以第一周期F1与假想直线L1重叠地设置，在从与第一主面1垂直的方向俯视观察时，在第一方向上相邻的栅极沟槽5之间设置有连接区17。在从与第一主面1垂直的方向俯视观察时，连接区17也可以与栅极沟槽5重叠地设置，但在设置于栅极沟槽5之间时，能够增大连接区17的体积，能够降低连接区17中的电阻。另外，如果在栅极沟槽5的第一方向的端部与第一区域18A之间存在源极区13、体区12及漂移区11，则在第一方向上，在栅极沟槽5与第一区域18A之间的区域，漏极电流也能够流动。
另外，在从与第一主面1垂直的方向俯视观察时，源极区13的狭窄部分与源电极60分离，从而防止源电极60与狭窄部分之间的直接接触，容易得到基于狭窄部分的电阻的上升的短路耐量的提高的效果。
在从与第一主面1垂直的方向俯视观察时，优选电场缓和区16的一部分与第二区域18B的一部分重合。当电场缓和区16的一部分与第二区域18B的一部分重合时，短路电流的路径被进一步限定。因此，容易得到基于狭窄部分的电阻的上升的短路耐量的提高的效果。
第二区域18B在第二方向上设置于栅极沟槽5的两侧。因此，与第二区域18B在第二方向上仅设置于栅极沟槽5的单侧的情况相比，能够降低源电极60与电场缓和区16之间的电阻。
由于第一区域18A在第二方向上延伸，因此容易通过接触孔90使源电极60与第一区域18A连接。
源电极60与第一区域18A连接。另外，第一区域18A和电场缓和区16通过连接区17电连接。因此，电场缓和区16与源电极60电连接。因此，能够从源电极60向电场缓和区16供给载流子，能够降低反馈电容。通过降低反馈电容，能够降低开关损耗，提高开关速度。另外，源电极60与第二区域18B连接，第二区域18B与体区12连接。因此，能够从源电极60向体区12供给载流子。
由于电场缓和区16与栅极沟槽5的底面4分离，因此导通电流容易在源电极60与漏电极70之间流动。
在从与第一主面1垂直的方向俯视观察时，优选栅极沟槽5的下端位于电场缓和区16的内侧。这是因为容易缓和栅极沟槽5的下端中的电场集中。在从与第一主面1垂直的方向俯视观察时，更优选栅极沟槽5的上端位于电场缓和区16的内侧。这是因为容易进一步缓和栅极沟槽5的下端中的电场集中。
第二区域18B的第一方向的第一尺寸W1优选为第一周期F1的0.20倍以上且0.50倍以下。当第一尺寸W1小于第一周期F1的0.20倍时，狭窄部分变小，有可能难以提高短路耐量。另一方面，当第一尺寸W1超过第一周期F1的0.50倍时，源极区13变小，导通电阻有可能变高。第一尺寸W1更优选为第一周期F1的0.22倍以上且0.48倍以下，进一步优选为0.25倍以上且0.45倍以下。
变形例
接着，对实施方式的变形例进行说明。变形例主要在栅极沟槽的形状方面与实施方式不同。图31是示出实施方式的变形例所涉及的MOSFET(碳化硅半导体器件)的结构的截面图。图31示出与沿着图3及图4中的V-V线的截面相同的截面。
如图31所示，在变形例所涉及的MOSFET110中，栅极沟槽5是垂直沟槽。即，侧面3相对于包括底面4的平面的角度θ1也可以为90°。其他结构与实施方式相同。
根据这样的变形例，也能够得到与实施方式相同的效果。
以上，对实施方式进行了详细说明，但并不限定于特定的实施方式，在权利要求书所记载的范围内，能够进行各种变形及变更。
附图标记说明
1第一主面；2第二主面；3侧面；4底面；5栅极沟槽；9短路电流；10碳化硅衬底；11漂移区；11C第三区域；11D第四区域；11E第五区域；12体区；13源极区；16电场缓和区；17连接区；18接触区；18A第一区域；18B第二区域；21第一外延层；22第二外延层；40碳化硅外延层；50碳化硅单晶衬底；60源电极；61接触电极；62源极布线；70漏电极；81栅极绝缘膜；82栅电极；83层间绝缘膜；84阻挡金属膜；85钝化膜；90接触孔；100MOSFET；110MOSFET；L1假想直线。

Claims (12)

1.一种碳化硅半导体器件，
所述碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，
所述碳化硅衬底具有：
漂移区，具有第一导电型；
体区，设置于所述漂移区上，具有与所述第一导电型不同的第二导电型；
源极区，以与所述漂移区隔开的方式设置于所述体区上，并且具有所述第一导电型；以及
接触区，设置于所述体区上，并且具有所述第二导电型，
在所述第一主面上设置有栅极沟槽，所述栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并在与所述第一主面平行的第一方向上延伸，
所述碳化硅半导体器件进一步具有与所述源极区及所述接触区连接的源电极，
所述碳化硅衬底进一步具有：
电场缓和区，设置于所述底面与所述第二主面之间，在所述第一方向上延伸，具有所述第二导电型；以及
连接区，将所述接触区与所述电场缓和区电连接，具有所述第二导电型，
在从与所述第一主面垂直的方向俯视观察时，
所述栅极沟槽及所述电场缓和区位于在所述第一方向上延伸的假想直线上，
所述连接区在所述假想直线上与所述电场缓和区相接，
所述接触区具有：
第一区域，在所述假想直线上与所述连接区相接；以及
第二区域，在与所述第一方向垂直的第二方向上，设置于在与所述栅极沟槽之间夹着所述源极区的位置。
2.根据权利要求1所述的碳化硅半导体器件，其中，
所述栅极沟槽以第一周期与所述假想直线重叠地设置有多个，
在从与所述第一主面垂直的方向俯视观察时，所述连接区设置于在所述第一方向上相邻的所述栅极沟槽之间。
3.根据权利要求2所述的碳化硅半导体器件，其中，
所述第二区域的所述第一方向的第一尺寸是所述第一周期的0.20倍以上且0.50倍以下。
4.根据权利要求1至3中任一项所述的碳化硅半导体器件，其中，
在从与所述第一主面垂直的方向俯视观察时，
所述源极区的在所述第二方向上位于所述栅极沟槽与所述第二区域之间的部分与所述源电极分离。
5.根据权利要求1至4中任一项所述的碳化硅半导体器件，其中，
在从与所述第一主面垂直的方向俯视观察时，
所述电场缓和区的一部分与所述第二区域的一部分重合。
6.根据权利要求1至5中任一项所述的碳化硅半导体器件，其中，
所述接触区在所述第二方向上在所述栅极沟槽的两侧具有所述第二区域。
7.根据权利要求1至6中任一项所述的碳化硅半导体器件，其中，
所述第一区域在所述第二方向上延伸。
8.根据权利要求1至7中任一项所述的碳化硅半导体器件，其中，
所述源电极与所述第一区域及所述第二区域连接。
9.根据权利要求1至8中任一项所述的碳化硅半导体器件，其中，
所述电场缓和区与所述栅极沟槽的所述底面分离。
10.根据权利要求1至9中任一项所述的碳化硅半导体器件，其中，
在从与所述第一主面垂直的方向俯视观察时，
所述栅极沟槽的下端位于所述电场缓和区的内侧。
11.根据权利要求10所述的碳化硅半导体器件，其中，
在从与所述第一主面垂直的方向俯视观察时，
所述栅极沟槽的上端位于所述电场缓和区的内侧。
12.根据权利要求1至11中任一项所述的碳化硅半导体器件，其中，
所述栅极沟槽的所述侧面包括{0-33-8}面。
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