JP2023104658A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】電界強度の緩和とクラックの抑制とを両立できる炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置は、第１主面を有する炭化珪素基板と、前記第１主面の上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられ、前記第１絶縁膜よりも密度が高い第２絶縁膜と、前記第２絶縁膜の上に設けられ、前記第２絶縁膜よりも比誘電率が小さい第３絶縁膜と、を有し、前記炭化珪素基板は、複数の半導体素子が形成される素子領域と、前記第１主面に垂直な方向から見たときに、前記素子領域の周囲に設けられた環状の１又は２以上の保護領域を含む終端領域と、を有し、前記保護領域は、終端接合拡張又はガードリングであり、前記第１主面に垂直な方向から見たときに、前記第３絶縁膜は、前記終端領域の上方において、前記保護領域の前記素子領域から離れる側の縁と重なる第１領域と、前記第１領域に隣接する第２領域と、を有し、前記第１領域の第１厚さは、前記第２領域の第２厚さよりも大きい。【選択図】図２

Description

本開示は、炭化珪素半導体装置に関する。

終端領域における電界強度の緩和のために炭化珪素基板の一方の主面の上に窒化珪素膜が形成された炭化珪素半導体装置が開示されている（例えば、特許文献１、２）。

国際公開第２０１１／０２７５２３号 特開２０１６－１５４８２号公報

炭化珪素半導体装置がより高い電圧で使用されるようになると、より高い耐圧が要求される。窒化珪素膜を厚くすることで終端領域における電界強度を高めることができるが、窒化珪素膜を厚くすると窒化珪素膜等にクラックが生じやすくなる。

本開示は、電界強度の緩和とクラックの抑制とを両立できる炭化珪素半導体装置を提供することを目的とする。

本開示の炭化珪素半導体装置は、第１主面を有する炭化珪素基板と、前記第１主面の上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられ、前記第１絶縁膜よりも密度が高い第２絶縁膜と、前記第２絶縁膜の上に設けられ、前記第２絶縁膜よりも比誘電率が小さい第３絶縁膜と、を有し、前記炭化珪素基板は、複数の半導体素子が形成される素子領域と、前記第１主面に垂直な方向から見たときに、前記素子領域の周囲に設けられた環状の１又は２以上の保護領域を含む終端領域と、を有し、前記保護領域は、終端接合拡張又はガードリングであり、前記第１主面に垂直な方向から見たときに、前記第３絶縁膜は、前記終端領域の上方において、前記保護領域の前記素子領域から離れる側の縁と重なる第１領域と、前記第１領域に隣接する第２領域と、を有し、前記第１領域の第１厚さは、前記第２領域の第２厚さよりも大きい。

本開示によれば、電界強度の緩和とクラックの抑制とを両立できる。

図１は、第１実施形態に係る炭化珪素半導体装置を示す上面図である。 図２は、第１実施形態に係る炭化珪素半導体装置を示す断面図である。 図３は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１）である。 図４は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２）である。 図５は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その３）である。 図６は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その４）である。 図７は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その５）である。 図８は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その６）である。 図９は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その７）である。 図１０は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その８）である。 図１１は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その９）である。 図１２は、第１実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１０）である。 図１３は、第２実施形態に係る炭化珪素半導体装置を示す断面図である。 図１４は、第３実施形態に係る炭化珪素半導体装置を示す断面図である。

実施するための形態について、以下に説明する。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。本明細書及び図面中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、"－"（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。

〔１〕 本開示の一態様に係る炭化珪素半導体装置は、第１主面を有する炭化珪素基板と、前記第１主面の上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられ、前記第１絶縁膜よりも密度が高い第２絶縁膜と、前記第２絶縁膜の上に設けられ、前記第２絶縁膜よりも比誘電率が小さい第３絶縁膜と、を有し、前記炭化珪素基板は、複数の半導体素子が形成される素子領域と、前記第１主面に垂直な方向から見たときに、前記素子領域の周囲に設けられた環状の１又は２以上の保護領域を含む終端領域と、を有し、前記保護領域は、終端接合拡張又はガードリングであり、前記第１主面に垂直な方向から見たときに、前記第３絶縁膜は、前記終端領域の上方において、前記保護領域の前記素子領域から離れる側の縁と重なる第１領域と、前記第１領域に隣接する第２領域と、を有し、前記第１領域の第１厚さは、前記第２領域の第２厚さよりも大きい。

第２絶縁膜の密度が第１絶縁膜の密度よりも高く、第３絶縁膜の比誘電率が第２絶縁膜の比誘電率よりも低い。また、第３絶縁膜が第１領域及び第２領域を有し、第１主面に垂直な方向から見たときに、第１領域は保護領域の素子領域から離れる側の縁と重なり、第１領域の第１厚さが第２領域の第２厚さよりも大きい。このため、第３絶縁膜の表面における電界強度を緩和しながら、クラックを抑制できる。

〔２〕 〔１〕において、前記第１絶縁膜は、珪素及び酸素を含み、前記第２絶縁膜は、窒化珪素膜であり、前記第３絶縁膜は、ポリイミド膜であってもよい。この場合、第１絶縁膜、第２絶縁膜及び第３絶縁膜を形成しやすく、良好なパッシベーション性能を得やすい。

〔３〕 〔１〕又は〔２〕において、前記第１厚さは、前記第２厚さの１．５倍以上であってもよい。この場合、電界強度の緩和とクラックの抑制とを両立しやすい。

〔４〕 〔１〕～〔３〕において、前記第２絶縁膜の厚さは、０．１μｍ以上１．０μｍ以下であってもよい。第２絶縁膜が薄すぎる場合、電界強度を緩和しにくくなるおそれがあり、第２絶縁膜が厚すぎる場合、クラックを抑制しにくくなるおそれがある。

〔５〕 〔１〕～〔４〕において、前記第１厚さは、６．０μｍ以上２０．０μｍ以下であってもよい。第１厚さが小さすぎる場合、電界強度を緩和しにくくなるおそれがあり、第１厚さが大きすぎる場合、クラックを抑制しにくくなるおそれがある。

〔６〕 〔１〕～〔５〕において、前記第２厚さは、３．０μｍ以上１０．０μｍ以下であってもよい。第２厚さが小さすぎる場合、電界強度を緩和しにくくなるおそれがあり、第２厚さが大きすぎる場合、クラックを抑制しにくくなるおそれがある。

〔７〕 〔１〕～〔６〕において、前記第３絶縁膜の前記素子領域の上方での厚さは、３．０μｍ以上１０．０μｍ以下であってもよい。素子領域の上方においても、第３厚さが小さすぎる場合、電界強度を緩和しにくくなるおそれがあり、第３厚さが大きすぎる場合、クラックを抑制しにくくなるおそれがある。

〔８〕 〔１〕～〔７〕において、前記第１領域は、前記保護領域の前記縁毎に設けられていてもよい。この場合、電界強度の緩和とクラックの抑制とを両立しやすい。

〔９〕 〔１〕～〔７〕において、２以上の前記保護領域の前記縁にわたって設けられた前記第１領域を有してもよい。保護領域の幅が狭い場合等では、２以上の保護領域の縁にわたって第１領域が設けられていても、電界強度の緩和とクラックの抑制とを両立できる。

［本開示の実施形態］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書及び図面において、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向を含む面をＸＹ面と記載し、Ｙ１－Ｙ２方向及びＺ１－Ｚ２方向を含む面をＹＺ面と記載し、Ｚ１－Ｚ２方向及びＸ１－Ｘ２方向を含む面をＺＸ面と記載する。なお、便宜上、Ｚ１－Ｚ２方向を上下方向とし、Ｚ１側を上側、Ｚ２側を下側とする。また、平面視とは、Ｚ１側から対象物を視ることをいい、平面形状とは、対象物をＺ１側から視た形状のことをいう。

（第１実施形態）
第１実施形態について説明する。第１実施形態は、いわゆる縦型のＭＯＳＦＥＴ（炭化珪素半導体装置）に関する。図１は、第１実施形態に係る炭化珪素半導体装置を示す上面図である。図２は、第１実施形態に係る炭化珪素半導体装置を示す断面図である。図２は、図１中のII-II線に沿った断面図に相当する。

図１～図４に示されるように、第１実施形態に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜８１と、ゲート電極８２と、ソース電極６０と、ドレイン電極７０と、層間絶縁膜８３と、バリアメタル膜８４と、第１パッシベーション膜３２と、第２パッシベーション膜３３とを主に有する。

炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素基板１０は、第１主面１と、第１主面１とは反対側の第２主面２とを有する。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０及び炭化珪素エピタキシャル層４０は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、例えば窒素（Ｎ）等のｎ型不純物を含み、ｎ型の導電型（第１導電型）を有する。炭化珪素基板１０に半導体素子が形成されている。

第１主面１は、｛０００１｝面又は｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面又は（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、例えば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。

ＭＯＳＦＥＴ１００は、第１主面１に垂直な方向から平面視したときに、素子領域６と、素子領域６の周囲に設けられた終端領域７とを有する。

炭化珪素エピタキシャル層４０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、第１コンタクト領域１４と、第２コンタクト領域１５と、シールド領域１６と、第１埋込接合終端拡張（junction termination extension：ＪＴＥ）領域２１と、第２ＪＴＥ領域２２とを主に有する。ボディ領域１２、ソース領域１３、第１コンタクト領域１４、第２コンタクト領域１５及びシールド領域１６は素子領域６内に設けられている。第１ＪＴＥ領域２１及び第２ＪＴＥ領域２２は終端領域７に設けられている。ドリフト領域１１は素子領域６及び終端領域７にわたって設けられている。

ドリフト領域１１は炭化珪素単結晶基板５０上に設けられている。ドリフト領域１１は炭化珪素単結晶基板５０よりも第１主面１側にある。ドリフト領域１１は炭化珪素単結晶基板５０に連なっていてもよい。ドリフト領域１１は、例えば窒素又はリン（Ｐ）等のｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１が第１主面１側の面の近傍に電流拡散領域を含んでいてもよい。

ボディ領域１２はドリフト領域１１上に設けられている。ボディ領域１２は、例えばアルミニウム（Ａｌ）等のｐ型不純物を含み、ｐ型の導電型（第２導電型）を有する。ボディ領域１２はドリフト領域１１よりも第１主面１側にある。ドリフト領域１１はボディ領域１２よりも第２主面２側にある。ボディ領域１２はドリフト領域１１に接している。

ソース領域１３はボディ領域１２上に設けられている。ソース領域１３はボディ領域１２によってドリフト領域１１から隔てられている。ソース領域１３は、例えば窒素又はリン等のｎ型不純物を含み、ｎ型の導電型を有する。ソース領域１３はボディ領域１２よりも第１主面１側にある。ボディ領域１２はソース領域１３よりも第２主面２側にある。ソース領域１３はボディ領域１２に接している。ソース領域１３は第１主面１を構成する。ソース領域１３はゲート絶縁膜８１に覆われている。ソース領域１３はゲート絶縁膜８１に直接接している。

第１コンタクト領域１４は、ソース領域１３を貫通し、ボディ領域１２に接する。第１コンタクト領域１４は第１主面１を構成する。第１コンタクト領域１４は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。第１コンタクト領域１４のｐ型不純物の実効濃度は、例えばボディ領域１２のｐ型不純物の実効濃度よりも高い。

シールド領域１６は素子領域６の終端領域７の近傍でドリフト領域１１上に設けられている。例えば、第１主面１に垂直な方向から平面視したときに、シールド領域１６は環状の平面形状を有する。シールド領域１６は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。シールド領域１６におけるｐ型不純物の実効濃度は、例えば１．０×１０^１８ｃｍ^－３～４．０×１０^１８ｃｍ^－３程度である。シールド領域１６はドリフト領域１１よりも第１主面１側にある。ドリフト領域１１はシールド領域１６よりも第２主面２側にある。シールド領域１６はドリフト領域１１に接している。シールド領域１６の一部が第１主面１を構成してもよい。

第２コンタクト領域１５はシールド領域１６上に設けられている。第２コンタクト領域１５は第１主面１を構成する。第２コンタクト領域１５の終端領域７側の縁がシールド領域１６の終端領域７側の縁よりも内側にあってもよい。第２コンタクト領域１５は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。第２コンタクト領域１５のｐ型不純物の実効濃度は、例えばシールド領域１６のｐ型不純物の実効濃度よりも高い。第２コンタクト領域１５のｐ型不純物の実効濃度が第１コンタクト領域１４のｐ型不純物の実効濃度と同程度であってもよい。第２コンタクト領域１５におけるｐ型不純物の実効濃度は、例えば１．０×１０^１９ｃｍ^－３～４．０×１０^１９ｃｍ^－３程度である。

第１ＪＴＥ領域２１は第１主面１に平行な方向でシールド領域１６に接している。例えば、第１主面１に垂直な方向から平面視したときに、第１ＪＴＥ領域２１は環状の平面形状を有する。第１ＪＴＥ領域２１は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。第１ＪＴＥ領域２１のｐ型不純物の実効濃度は、例えばシールド領域１６のｐ型不純物の実効濃度よりも低い。第１ＪＴＥ領域２１におけるｐ型不純物の実効濃度は、例えば６．０×１０^１７ｃｍ^－３～９．０×１０^１７ｃｍ^－３程度である。第１ＪＴＥ領域２１は第１主面１を構成する。第１ＪＴＥ領域２１は保護領域の一例である。

第２ＪＴＥ領域２２は第１主面１に平行な方向で第１ＪＴＥ領域２１に接している。例えば、第１主面１に垂直な方向から平面視したときに、第２ＪＴＥ領域２２は環状の平面形状を有する。第１ＪＴＥ領域２１がシールド領域１６と第２ＪＴＥ領域２２との間にある。第２ＪＴＥ領域２２の下端面は、例えば第１ＪＴＥ領域２１の下端面よりも第１主面１側にある。第２ＪＴＥ領域２２の下端面が、第１ＪＴＥ領域２１の下端面と面一であってもよい。第２ＪＴＥ領域２２は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。第２ＪＴＥ領域２２のｐ型不純物の実効濃度は、第１ＪＴＥ領域２１のｐ型不純物の実効濃度よりも低い。第２ＪＴＥ領域２２におけるｐ型不純物の実効濃度は、例えば１．０×１０^１７ｃｍ^－３～４．０×１０^１７ｃｍ^－３程度である。第２ＪＴＥ領域２２は第１主面１を構成する。第２ＪＴＥ領域２２は保護領域の他の一例である。

第１主面１には、側面３と底面４とにより規定されるゲートトレンチ５が設けられている。側面３は、ソース領域１３、ボディ領域１２及びドリフト領域１１の一部を貫通する。底面４は、側面３と連なる。側面３に、ソース領域１３、ボディ領域１２及びドリフト領域１１が接している。底面４は、ドリフト領域１１に位置する。底面４は、例えば第２主面２と平行な平面である。底面４を含む平面に対する側面３の角度θ１は、例えば４５°以上６５°以下である。角度θ１は、例えば５０°以上であってもよい。角度θ１は、例えば６０°以下であってもよい。側面３は、好ましくは、｛０－３３－８｝面を有する。｛０－３３－８｝面は、優れた移動度が得られる結晶面である。

ゲート絶縁膜８１は、例えば酸化膜である。ゲート絶縁膜８１は、例えば二酸化珪素を含む材料により構成されている。ゲート絶縁膜８１は、側面３及び底面４に接する。ゲート絶縁膜８１は、底面４においてドリフト領域１１と接する。ゲート絶縁膜８１は、側面３においてソース領域１３、ボディ領域１２及びドリフト領域１１の各々と接している。ゲート絶縁膜８１は、第１主面１においてソース領域１３、第１コンタクト領域１４、第２コンタクト領域１５、シールド領域１６、第１ＪＴＥ領域２１及び第２ＪＴＥ領域２２と接している。

ゲート電極８２は、ゲート絶縁膜８１上に設けられている。ゲート電極８２は、例えば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極８２は、ゲートトレンチ５の内部に配置されている。ゲート電極８２の一部は、第１主面１上に配置されていてもよい。

層間絶縁膜８３は、ゲート電極８２及びゲート絶縁膜８１に接して設けられている。層間絶縁膜８３は、例えば酸化膜である。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成されている。層間絶縁膜８３は、ゲート電極８２とソース電極６０とを電気的に絶縁している。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に設けられていてもよい。

層間絶縁膜８３及びゲート絶縁膜８１には、コンタクトホール８６が形成されている。コンタクトホール８６を通じて、ソース領域１３、第１コンタクト領域１４及び第２コンタクト領域１５が層間絶縁膜８３及びゲート絶縁膜８１から露出している。ゲート絶縁膜８１及び層間絶縁膜８３から絶縁膜３１が構成されている。絶縁膜３１は第１絶縁膜の一例である。

バリアメタル膜８４は、層間絶縁膜８３の上面及び側面と、ゲート絶縁膜８１の側面とを覆う。バリアメタル膜８４は、層間絶縁膜８３及びゲート絶縁膜８１の各々と接している。バリアメタル膜８４は、例えば窒化チタン（ＴｉＮ）を含む材料から構成されている。

ソース電極６０は、第１主面１に接する。ソース電極６０は、コンタクト電極６１と、ソースパッド電極６２とを有する。コンタクト電極６１は、第１主面１において、ソース領域１３、第１コンタクト領域１４及び第２コンタクト領域１５に接していてもよい。コンタクト電極６１は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。コンタクト電極６１が、チタンと、アルミニウムと、シリコンとを含む材料から構成されていてもよい。コンタクト電極６１は、ソース領域１３、第１コンタクト領域１４及び第２コンタクト領域１５とオーミック接合している。ソースパッド電極６２は、バリアメタル膜８４の上面及び側面と、コンタクト電極６１の上面とを覆う。ソースパッド電極６２は、バリアメタル膜８４及びコンタクト電極６１の各々と接している。ソースパッド電極６２は、例えばアルミニウムを含む材料から構成されている。

第１パッシベーション膜３２はソースパッド電極６２及び層間絶縁膜８３を覆う。第１パッシベーション膜３２はソースパッド電極６２及び層間絶縁膜８３上に設けられている。第１パッシベーション膜３２はソースパッド電極６２及び層間絶縁膜８３と接している。第１パッシベーション膜３２の密度が絶縁膜３１の密度よりも高い。第１パッシベーション膜３２は、例えば窒化珪素を含む材料から構成されている。第１パッシベーション膜３２が窒化珪素膜であってもよい。第１パッシベーション膜３２には、ソースパッド電極６２の上面の一部を露出する第１開口部３４が形成されている。第１パッシベーション膜３２は第２絶縁膜の一例である。

第２パッシベーション膜３３は、第１パッシベーション膜３２を覆う。第２パッシベーション膜３３は第１パッシベーション膜３２上に設けられている。第２パッシベーション膜３３は第１パッシベーション膜３２と接している。第２パッシベーション膜３３の比誘電率は第１パッシベーション膜３２の比誘電率よりも低い。第２パッシベーション膜３３は、例えばポリイミドを含む材料から構成されている。第２パッシベーション膜３３がポリイミド膜であってもよい。第２パッシベーション膜３３には、ソースパッド電極６２の上面の一部を露出する第２開口部３５が形成されている。第２開口部３５は第１開口部３４につながる。第２パッシベーション膜３３は第３絶縁膜の一例である。

第２パッシベーション膜３３は、凸状領域３６Ａと、凸状領域３６Ｂと、凹状領域３７Ａと、凹状領域３７Ｂと、凹状領域３７Ｃとを有する。平面視で、凸状領域３６Ａ、凸状領域３６Ｂ、凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃは環状に設けられている。平面視で、凸状領域３６Ａは第１ＪＴＥ領域２１の素子領域６から離れる側の縁２１Ｅと重なり、凸状領域３６Ｂは第２ＪＴＥ領域２２の素子領域６から離れる側の縁２２Ｅと重なる。

平面視で、凸状領域３６Ａは凸状領域３６Ｂの素子領域６側にある。また、平面視で、凹状領域３７Ａは凸状領域３６Ａの素子領域６側にあり、凹状領域３７Ｂは凸状領域３６Ａと凸状領域３６Ｂとの間にあり、凹状領域３７Ｃは凸状領域３６Ｂの素子領域６から離れる側にある。平面視で、凸状領域３６Ａは凹状領域３７Ａと凹状領域３７Ｂとの間にあり、凸状領域３６Ｂは凹状領域３７Ｂと凹状領域３７Ｃとの間にある。凸状領域３６Ａは凹状領域３７Ａに隣接し、凹状領域３７Ｂは凸状領域３６Ａに隣接し、凸状領域３６Ｂは凹状領域３７Ｂに隣接し、凹状領域３７Ｃは凸状領域３６Ｂに隣接する。凸状領域３６Ａ及び凸状領域３６Ｂは第１領域の一例である。凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃは第２領域の一例である。

凸状領域３６Ａ及び凸状領域３６Ｂの第１厚さＴ１は、凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃの第２厚さＴ２よりも大きい。第１厚さＴ１は、例えば第２厚さＴ２の１．５倍以上である。例えば、第１厚さＴ１は６．０μｍ～２０．０μｍ程度であり、第２厚さＴ２は３．０μｍ～１０．０μｍ程度である。

凸状領域３６Ａの、直近の素子領域６と終端領域７との境界に垂直な方向の寸法（幅）は、例えば５．０μｍ～１０．０μｍ程度である。平面視で、第１ＪＴＥ領域２１の縁２１Ｅは凸状領域３６Ａの幅方向の中心と重なることが好ましく、第２ＪＴＥ領域２２の縁２２Ｅは凸状領域３６Ｂの幅方向の中心と重なることが好ましい。

ドレイン電極７０は、第２主面２に接する。ドレイン電極７０は、第２主面２において炭化珪素単結晶基板５０と接している。ドレイン電極７０は、ドリフト領域１１と電気的に接続されている。ドレイン電極７０は、例えばニッケルシリサイドを含む材料から構成されている。ドレイン電極７０がチタンと、アルミニウムと、シリコンとを含む材料から構成されていてもよい。ドレイン電極７０は、炭化珪素単結晶基板５０とオーミック接合している。

炭化珪素単結晶基板５０とドリフト領域１１との間に、例えば窒素等のｎ型不純物を含み、ｎ型の導電型を有するバッファ層が設けられていてもよい。

次に、第１実施形態に係る炭化珪素半導体装置（ＭＯＳＦＥＴ１００）の製造方法について説明する。図３～図１２は、第１実施形態に係るＭＯＳＦＥＴ１００の製造方法を示す断面図である。図３～図１２は、図２と同様に、図１中のII-II線に沿った断面図に相当する。

まず、図３に示されるように、炭化珪素単結晶基板５０が準備される。例えば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板５０が準備される。炭化珪素単結晶基板５０上にバッファ層（図示せず）が形成されてもよい。バッファ層は、例えば原料ガスとしてシラン（ＳｉＨ_４）とプロパン（Ｃ_３Ｈ_８）との混合ガスを用い、キャリアガスとして例えば水素（Ｈ_２）を用いた化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により形成することができる。バッファ層のエピタキシャル成長の際に、例えば窒素等のｎ型不純物がバッファ層に導入されてもよい。

次に、同じく図３に示されるように、ドリフト領域１１としてエピタキシャル層が形成される。例えば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとして例えば水素を用いたＣＶＤ法により、炭化珪素単結晶基板５０上にドリフト領域１１が形成される。エピタキシャル成長の際、例えば窒素等のｎ型不純物がドリフト領域１１に導入される。ドリフト領域１１は、ｎ型の導電型を有する。

次に、図４に示されるように、ボディ領域１２、ソース領域１３、第１コンタクト領域１４、第２コンタクト領域１５、シールド領域１６、第１ＪＴＥ領域２１及び第２ＪＴＥ領域２２が形成される。例えば、これら領域は、形成しようとする領域上に開口部を有するマスク層（図示せず）を用いたｎ型不純物又はｐ型不純物のイオン注入により形成される。

次に、炭化珪素基板１０に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、例えば１７００℃程度である。活性化アニールの時間は、例えば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、例えばアルゴン（Ａｒ）雰囲気である。

次に、図５に示されるように、ゲートトレンチ５が形成される。例えば、第１主面１上に、ゲートトレンチ５が形成される位置上に開口を有するマスク層（図示せず）が形成される。マスク層を用いて、ソース領域１３の一部と、ボディ領域１２の一部と、ドリフト領域１１の一部とがエッチングにより除去される。エッチングの方法としては、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、例えば反応ガスとして六フッ化硫黄（ＳＦ_６）又はＳＦ_６と酸素（Ｏ_２）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ５が形成されるべき領域に、第１主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１とほぼ平行な底部とを有する凹部（図示せず）が形成される。

次に、凹部において熱エッチングが行われる。熱エッチングは、第１主面１上にマスク層が形成された状態で、例えば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子及びフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、例えば、塩素（Ｃｌ_２）、三塩化ホウ素（ＢＣｌ_３）、ＳＦ_６又は四フッ化炭素（ＣＦ_４）を含む。例えば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、例えば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、例えば窒素ガス、アルゴンガス又はヘリウムガス等を用いることができる。

上記熱エッチングにより、炭化珪素基板１０の第１主面１にゲートトレンチ５が形成される。ゲートトレンチ５は、側面３と、底面４とにより規定される。側面３は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１とにより構成される。底面４は、ドリフト領域１１により構成される。側面３と、底面４を含む平面との間の角度θ１は、例えば４５°以上６５°以下である。次に、マスク層が第１主面１から除去される。

次に、図６に示されるように、ゲート絶縁膜８１が形成される。ゲート絶縁膜８１の厚さは、例えば５０ｎｍ以上７０ｎｍ以下である。例えば炭化珪素基板１０を熱酸化することにより、ソース領域１３、ボディ領域１２、ドリフト領域１１、第１コンタクト領域１４、第２コンタクト領域１５、シールド領域１６、第１ＪＴＥ領域２１及び第２ＪＴＥ領域２２に接するゲート絶縁膜８１が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、例えば１３００℃以上１４００℃以下の温度で加熱される。これにより、第１主面１と、側面３及び底面４に接するゲート絶縁膜８１が形成される。なお、ゲート絶縁膜８１が熱酸化により形成された場合、厳密には、炭化珪素基板１０の一部がゲート絶縁膜８１に取り込まれる。このため、以降の処理では、熱酸化後のゲート絶縁膜８１と炭化珪素基板１０との間の界面に第１主面１、側面３及び底面４が若干移動したものとする。

次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、例えば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。

ＮＯアニール後、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、例えば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、例えば１時間程度である。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガス等の他の不活性ガスが用いられてもよい。

次に、図７に示されるように、ゲート電極８２が形成される。ゲート電極８２は、ゲート絶縁膜８１上に形成される。ゲート電極８２は、例えば減圧ＣＶＤ（Low Pressure - Chemical Vapor Deposition：ＬＰ－ＣＶＤ）法により形成される。ゲート電極８２は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１との各々に対面するように形成される。

次に、図８に示されるように、層間絶縁膜８３が形成される。層間絶縁膜８３の厚さは、例えば３００ｎｍ以上１０００ｎｍ以下である。具体的には、ゲート電極８２を覆い、かつゲート絶縁膜８１と接するように層間絶縁膜８３が形成される。層間絶縁膜８３は、例えば、ＣＶＤ法により形成される。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成される。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に形成されてもよい。このようにして、ゲート絶縁膜８１と層間絶縁膜８３とを有する絶縁膜３１が形成される。

次に、同じく図８に示されるように、層間絶縁膜８３及びゲート絶縁膜８１にコンタクトホール８６が形成される。コンタクトホール８６にソース領域１３、第１コンタクト領域１４及び第２コンタクト領域１５が層間絶縁膜８３及びゲート絶縁膜８１から露出する。

次に、図９に示されるように、バリアメタル膜８４、コンタクト電極６１及びソースパッド電極６２が形成される。例えば、層間絶縁膜８３の上面及び側面と、ゲート絶縁膜８１の側面とを覆うバリアメタル膜８４が形成される。バリアメタル膜８４は、例えば窒化チタンを含む材料から構成される。バリアメタル膜８４は、例えばスパッタリング法による成膜及びＲＩＥより形成される。

コンタクト電極６１の形成では、まず、第１主面１において第１コンタクト領域１４又は第２コンタクト領域１５に接するコンタクト電極６１用の金属膜（図示せず）が形成される。コンタクト電極６１用の金属膜は、例えばスパッタリング法により形成される。コンタクト電極６１用の金属膜は、例えばニッケルを含む材料から構成される。次に、合金化アニールが実施される。コンタクト電極６１用の金属膜が、例えば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、コンタクト電極６１用の金属膜の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化し、第１コンタクト領域１４又は第２コンタクト領域１５とオーミック接合するコンタクト電極６１が形成される。コンタクト電極６１の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。

ソースパッド電極６２の形成では、まず、ソースパッド電極６２用の金属膜（図示せず）が形成される。具体的には、コンタクト電極６１及びバリアメタル膜８４を覆うように、ソースパッド電極６２用の金属膜が形成される。ソースパッド電極６２用の金属膜の厚さは、例えばフィールド絶縁膜８８の厚さは、例えば３０００ｎｍ以上５０００ｎｍ以下である。ソースパッド電極６２用の金属膜は、例えばスパッタリング法により形成される。ソースパッド電極６２用の金属膜は、例えばアルミニウムを含む材料から構成される。次に、ソースパッド電極６２用の金属膜上に、ソースパッド電極６２が形成される領域を覆うマスク層（図示せず）が形成される。マスク層を用いて、ソースパッド電極６２用の金属膜の一部がエッチングにより除去される。エッチングの方法としては、例えばＲＩＥを用いることができる。このようにして、コンタクト電極６１とソースパッド電極６２とを有するソース電極６０が形成される。次に、マスク層がソースパッド電極６２から除去される。

次に、図１０に示されるように、第１パッシベーション膜３２が形成される。第１パッシベーション膜３２の厚さは、例えば１００ｎｍ以上８００ｎｍ以下である。具体的には、ソースパッド電極６２を覆う第１パッシベーション膜３２が形成される。第１パッシベーション膜３２は、例えば窒化珪素を含む材料から構成される。次に、第１パッシベーション膜３２に第１開口部３４が形成される。

次に、図１１に示されるように、第２パッシベーション膜３３の一部となる絶縁膜３３Ｘが形成される。絶縁膜３３Ｘは第１パッシベーション膜３２の上に形成される。絶縁膜３３Ｘは、平面視で、第１ＪＴＥ領域２１の縁２１Ｅと重なる領域と、第２ＪＴＥ領域２２の縁２２Ｅと重なる領域とに形成される。つまり、絶縁膜３３Ｘは、凸状領域３６Ａが形成される領域と、凸状領域３６Ｂが形成される領域とに形成される。絶縁膜３３Ｘは、形成しようとする凸状領域３６Ａ及び凸状領域３６Ｂの第１厚さＴ１の半分程度の厚さを有する。例えば、絶縁膜３３Ｘの厚さは３．０μｍ～１０．０μｍ程度とする。絶縁膜３３Ｘは、例えばポリイミドを含む材料から構成される。絶縁膜３３Ｘは、例えば感光性材料の塗布、現像及び露光を通じて形成される。

次に、図１２に示されるように、絶縁膜３３Ｘを一部に含む第２パッシベーション膜３３が第１パッシベーション膜３２の上に形成される。第２パッシベーション膜３３は、絶縁膜３３Ｘが形成されていた領域に凸状領域３６Ａ及び凸状領域３６Ｂを含む。また、第２パッシベーション膜３３は、凸状領域３６Ａの素子領域６側に凹状領域３７Ａを含み、凸状領域３６Ａと凸状領域３６Ｂとの間に凹状領域３７Ｂを含み、凸状領域３６Ｂの素子領域６から離れる側に凹状領域３７Ｃを含む。例えば、凸状領域３６Ａ及び凸状領域３６Ｂの第１厚さＴ１は６．０μｍ～２０．０μｍ程度とし、凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃの第２厚さＴ２は３．０μｍ～１０．０μｍ程度とする。第２パッシベーション膜３３は、例えばポリイミドを含む材料から構成される。第２パッシベーション膜３３は、例えば感光性材料の塗布、現像及び露光を通じて形成される。第２パッシベーション膜３３には、第１開口部３４につながる第２開口部３５が形成される。

次に、同じく図１２に示されるように、ドレイン電極７０が形成される。例えば、第２主面２において炭化珪素単結晶基板５０に接するドレイン電極７０用の金属膜（図示せず）が形成される。ドレイン電極７０用の金属膜は、例えばスパッタリング法により形成される。ドレイン電極７０用の金属膜は、例えばニッケルを含む材料から構成される。次に、合金化アニールが実施される。ドレイン電極７０用の金属膜が、例えば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ドレイン電極７０用の金属膜の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化し、炭化珪素単結晶基板５０とオーミック接合するドレイン電極７０とが形成される。コンタクト電極６１用の金属膜の形成とソースパッド電極６２用の金属膜６２Ａの形成との間の合金化アニールを省略し、ドレイン電極７０用の金属膜の形成後のアニールでコンタクト電極６１用の金属膜をシリサイド化してもよい。

このようにして、実施形態に係るＭＯＳＦＥＴ１００が完成する。

次に、本実施形態に係るＭＯＳＦＥＴの作用効果について説明する。

本実施形態に係るＭＯＳＦＥＴ１００では、第１パッシベーション膜３２の密度が絶縁膜３１の密度よりも高い。このため、外部からの水分の侵入等を抑制できる。また、第２パッシベーション膜３３の比誘電率が第１パッシベーション膜３２の比誘電率よりも低い。このため、第２パッシベーション膜３３の表面における電界強度を緩和し、金属イオンの付着による特性の変動等を抑制しやすい。なお、ポリイミドの比誘電率は３．０～３．５程度であり、窒化珪素の比誘電率は７．３～１０．０程度である。

更に、第２パッシベーション膜３３が凸状領域３６Ａ及び凸状領域３６Ｂを有する。このため、電界が強くなりやすい縁２１Ｅ及び縁２２Ｅの上方での第２パッシベーション膜３３の表面における電界強度を緩和できる。また、第２パッシベーション膜３３の全体が厚い場合には、動作時の熱応力等により第２パッシベーション膜３３等にクラックが生じやすくなるおそれがあるが、第２パッシベーション膜３３が凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃを有するため、クラックを抑制できる。

このように、第１実施形態によれば、電界強度の緩和とクラックの抑制とを両立できる。特に、凸状領域３６Ａ及び凸状領域３６Ｂが縁２１Ｅ及び縁２２Ｅ毎に設けられているため、電界強度の緩和とクラックの抑制とを両立しやすい。

なお、絶縁膜３１、第１パッシベーション膜３２及び第２パッシベーション膜３３の材料は特に限定されないが、絶縁膜３１が珪素及び酸素を含み、第１パッシベーション膜３２が窒化珪素膜であり、第２パッシベーション膜３３がポリイミド膜であることが好ましい。成膜しやすく、良好なパッシベーション性能が得られるためである。絶縁膜３１の材料は、例えば二酸化珪素、酸窒化珪素等である。絶縁膜３１にリンがドーピングされていてもよく、絶縁膜３１にリン及び硼素がドーピングされていてもよい。

第１厚さＴ１は第２厚さＴ２の、好ましくは１．５倍以上であり、より好ましくは１．７倍以上であり、更に好ましくは２．０倍以上である。この倍率が低い場合、電界強度の緩和とクラックの抑制とを両立しにくくなるおそれがあるためである。なお、凸状領域３６Ａ及び凸状領域３６Ｂの表面が平坦でない場合、凸状領域３６Ａ及び凸状領域３６Ｂの第１厚さＴ１とは、それぞれ最も厚い部分における厚さである。また、凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃの表面が平坦でない場合、凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃの第２厚さＴ２とは、それぞれ最も薄い部分の厚さである。

第１厚さＴ１は、好ましくは６．０μｍ以上２０．０μｍ以下であり、より好ましくは８．０μｍ以上１８．０μｍ以下であり、更に好ましくは１０．０μｍ以上１６．０μｍ以下である。凸状領域３６Ａ及び凸状領域３６Ｂが薄すぎる場合、電界強度を緩和しにくくなるおそれがあり、凸状領域３６Ａ及び凸状領域３６Ｂが厚すぎる場合、クラックを抑制しにくくなるおそれがあるためである。

第２厚さＴ２は、好ましくは３．０μｍ以上１０．０μｍ以下であり、より好ましくは４．０μｍ以上９．０μｍ以下であり、更に好ましくは５．０μｍ以上１８．０μｍ以下である。凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃが薄すぎる場合、電界強度を緩和しにくくなるおそれがあり、凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃが厚すぎる場合、クラックを抑制しにくくなるおそれがあるためである。

第２パッシベーション膜３３の素子領域６の上方での厚さＴ３は、好ましくは３．０μｍ以上１０．０μｍ以下であり、より好ましくは４．０μｍ以上９．０μｍ以下であり、更に好ましくは５．０μｍ以上１８．０μｍ以下である。厚さＴ３が凹状領域３７Ａ、凹状領域３７Ｂ及び凹状領域３７Ｃの厚さと同程度であると第２パッシベーション膜３３を成膜しやすいためである。また、素子領域６の上方においても、第２パッシベーション膜３３が薄すぎる場合、電界強度を緩和しにくくなるおそれがあり、第２パッシベーション膜３３が厚すぎる場合、クラックを抑制しにくくなるおそれがある。

第１パッシベーション膜３２の厚さは、好ましくは０．１μｍ以上１．０μｍ以下であり、より好ましくは０．２μｍ以上０．９μｍ以下であり、更に好ましくは０．３μｍ以上０．８μｍ以下である。第１パッシベーション膜３２が薄すぎる場合、電界強度を緩和しにくくなるおそれがあり、第１パッシベーション膜３２が厚すぎる場合、クラックを抑制しにくくなるおそれがあるためである。

（第２実施形態）
第２実施形態について説明する。第２実施形態は、主として、第２パッシベーション膜３３の構成の点で第１実施形態と相違する。図１３は、第２実施形態に係る炭化珪素半導体装置を示す断面図である。図１３は、図２と同様に、図１中のII-II線に沿った断面図に相当する。

図１３に示されるように、第２実施形態に係る炭化珪素半導体装置２００では、第２パッシベーション膜３３が、凸状領域３６Ａ、凸状領域３６Ｂ及び凹状領域３７Ｂに代えて凸状領域３６Ｃを有する。平面視で、凸状領域３６Ｃは第１ＪＴＥ領域２１の縁２１Ｅ及び第２ＪＴＥ領域２２の縁２２Ｅと重なる。つまり、凸状領域３６Ｃが第１ＪＴＥ領域２１の縁２１Ｅ及び第２ＪＴＥ領域２２の縁２２Ｅにわたって設けられている。平面視で、凸状領域３６Ｃは第２ＪＴＥ領域２２の全体と重なる。

他の構成は第１実施形態と同様である。

第２実施形態によっても、第１実施形態と同様に、電界強度の緩和とクラックの抑制とを両立できる。第２実施形態は、特に縁２１Ｅと縁２２Ｅとの間の距離が小さい場合に有効である。

（第３実施形態）
第３実施形態について説明する。第３実施形態は、主として、保護領域及び第２パッシベーション膜３３の構成の点で第１実施形態と相違する。図１４は、第３実施形態に係る炭化珪素半導体装置を示す断面図である。図１４は、図２と同様に、図１中のII-II線に沿った断面図に相当する。

図１４に示されるように、第３実施形態に係る炭化珪素半導体装置３００では、第２ＪＴＥ領域２２に代えて、第１ガードリング（guard ring：ＧＲ）領域２３と、第２ＧＲ領域２４と、第３ＧＲ領域２５とが設けられている。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５は終端領域７に設けられている。例えば、第１主面１に垂直な方向から平面視したときに、第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５は環状の平面形状を有する。平面視で、第２ＧＲ領域２４は第３ＧＲ領域２５の素子領域６側にあり、第１ＧＲ領域２３は第２ＧＲ領域２４の素子領域６側にある。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５は互いに離れている。

第１ＧＲ領域２３は第１主面１に平行な方向で第１ＪＴＥ領域２１に接している。第１ＪＴＥ領域２１がシールド領域１６と第１ＧＲ領域２３との間にある。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５の下端面は、例えば第１ＪＴＥ領域２１の下端面よりも第１主面１側にある。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５のｐ型不純物の実効濃度は、第１ＪＴＥ領域２１のｐ型不純物の実効濃度よりも低い。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５におけるｐ型不純物の実効濃度は、例えば５×１０^１６ｃｍ^－３～１×１０^１８ｃｍ^－３程度である。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５のｐ型不純物の実効濃度は互いに等しくてもよい。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５は第１主面１を構成する。第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５は保護領域の他の一例である。

また、第２パッシベーション膜３３が、凸状領域３６Ａ、凸状領域３６Ｂ及び凹状領域３７Ｂに代えて凸状領域３６Ｄを有する。平面視で、凸状領域３６Ｄは、第１ＪＴＥ領域２１の縁２１Ｅと、第１ＧＲ領域２３の素子領域６から離れる側の縁２３Ｅと、第２ＧＲ領域２４の素子領域６から離れる側の縁２４Ｅと、第３ＧＲ領域２５の素子領域６から離れる側の縁２５Ｅと重なる。つまり、凸状領域３６Ｄが第１ＪＴＥ領域２１の縁２１Ｅ、第１ＧＲ領域２３の縁２３Ｅ、第２ＧＲ領域２４の縁２４Ｅ及び第３ＧＲ領域２５の縁２５Ｅにわたって設けられている。平面視で、第１ＧＲ領域２３、第２ＧＲ領域２４及び第３ＧＲ領域２５の全体と重なる。

他の構成は第１実施形態と同様である。

第３実施形態によっても、第１実施形態と同様に、電界強度の緩和とクラックの抑制とを両立できる。第３実施形態は、特に縁２１Ｅと縁２３Ｅとの間の距離、縁２３Ｅと縁２４Ｅとの間の距離、及び縁２４Ｅと縁２５Ｅとの間の距離が小さい場合に有効である。

なお、第３実施形態において、縁２１Ｅ、縁２３Ｅ、縁２４Ｅ及び縁２５Ｅごとに凸状領域が設けられていてもよい。

各実施形態において、終端領域にＪＴＥ領域が設けられているが、ＪＴＥ領域が設けられずにＧＲ領域が設けられていてもよい。また、ＪＴＥ領域及びＧＲ領域の数は特に限定されない。

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

１ 第１主面
２ 第２主面
３ 側面
４ 底面
５ ゲートトレンチ
６ 素子領域
７ 終端領域
１０ 炭化珪素基板
１１ ドリフト領域
１２ ボディ領域
１３ ソース領域
１４ 第１コンタクト領域
１５ 第２コンタクト領域
１６ シールド領域
２１ 第１ＪＴＥ領域
２１Ｅ、２２Ｅ、２３Ｅ、２４Ｅ、２５Ｅ 縁
２２ 第２ＪＴＥ領域
２３ 第１ＧＲ領域
２４ 第２ＧＲ領域
２５ 第３ＧＲ領域
３１ 絶縁膜
３２ 第１パッシベーション膜
３３ 第２パッシベーション膜
３３Ｘ 絶縁膜
３４ 第１開口部
３５ 第２開口部
３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ 凸状領域
３７Ａ、３７Ｂ、３７Ｃ 凹状領域
４０ 炭化珪素エピタキシャル層
５０ 炭化珪素単結晶基板
６０ ソース電極
６１ コンタクト電極
６２ ソースパッド電極
６２Ａ 金属膜
７０ ドレイン電極
８１ ゲート絶縁膜
８２ ゲート電極
８３ 層間絶縁膜
８４ バリアメタル膜
８６ コンタクトホール
８８ フィールド絶縁膜
１００、２００、３００ ＭＯＳＦＥＴ（炭化珪素半導体装置）

Claims (9)

1. 第１主面を有する炭化珪素基板と、
   前記第１主面の上に設けられた第１絶縁膜と、
   前記第１絶縁膜の上に設けられ、前記第１絶縁膜よりも密度が高い第２絶縁膜と、
   前記第２絶縁膜の上に設けられ、前記第２絶縁膜よりも比誘電率が小さい第３絶縁膜と、
   を有し、
   前記炭化珪素基板は、
   複数の半導体素子が形成される素子領域と、
   前記第１主面に垂直な方向から見たときに、前記素子領域の周囲に設けられた環状の１又は２以上の保護領域を含む終端領域と、
   を有し、
   前記保護領域は、終端接合拡張又はガードリングであり、
   前記第１主面に垂直な方向から見たときに、前記第３絶縁膜は、前記終端領域の上方において、
   前記保護領域の前記素子領域から離れる側の縁と重なる第１領域と、
   前記第１領域に隣接する第２領域と、
   を有し、
   前記第１領域の第１厚さは、前記第２領域の第２厚さよりも大きい炭化珪素半導体装置。
2. 前記第１絶縁膜は、珪素及び酸素を含み、
   前記第２絶縁膜は、窒化珪素膜であり、
   前記第３絶縁膜は、ポリイミド膜である請求項１に記載の炭化珪素半導体装置。
3. 前記第１厚さは、前記第２厚さの１．５倍以上である請求項１又は請求項２に記載の炭化珪素半導体装置。
4. 前記第２絶縁膜の厚さは、０．１μｍ以上１．０μｍ以下である請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
5. 前記第１厚さは、６．０μｍ以上２０．０μｍ以下である請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
6. 前記第２厚さは、３．０μｍ以上１０．０μｍ以下である請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
7. 前記第３絶縁膜の前記素子領域の上方での厚さは、３．０μｍ以上１０．０μｍ以下である請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
8. 前記第１領域は、前記保護領域の前記縁毎に設けられている請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
9. ２以上の前記保護領域の前記縁にわたって設けられた前記第１領域を有する請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。

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