WO2018088063A1 - 炭化珪素半導体装置 - Google Patents

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光亮 内田
透 日吉
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住友電気工業株式会社
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    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present disclosure relates to a silicon carbide semiconductor device.
  • This application claims priority based on Japanese Patent Application No. 2016-220389, which is a Japanese patent application filed on November 11, 2016. All the descriptions described in the Japanese patent application are incorporated herein by reference.
  • Patent Document 1 describes a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) that can deplete the outer peripheral region.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a silicon carbide semiconductor device includes a silicon carbide substrate and a gate insulating film.
  • the silicon carbide substrate has a first main surface and a second main surface opposite to the first main surface.
  • the gate insulating film is provided on the first main surface.
  • the silicon carbide substrate includes an active region and a termination region that surrounds the active region when viewed from a direction perpendicular to first main surface 1.
  • the active region is provided with one or more gate trenches defined by a side surface continuous with the first main surface and a bottom surface continuous with the side surface.
  • the active region is on the drift region having the first conductivity type, the body region having the second conductivity type provided on the drift region and different from the first conductivity type, and on the body region.
  • a source region having a first conductivity type is provided, and a first impurity region having a second conductivity type is located between a plane including a bottom surface and a second main surface.
  • the termination region includes a second impurity region that surrounds the active region when viewed from a direction perpendicular to the first main surface and has the second conductivity type.
  • the gate insulating film is in contact with the drift region, the body region, and the source region on the side surface, and in contact with the drift region on the bottom surface.
  • the side surface has a first outer end surface facing the inner end surface of the second impurity region.
  • the bottom surface has a first bottom portion that is continuous with the first outer end surface, and a second bottom portion that is continuous with the first bottom portion and is opposite to the inner end surface with respect to the first bottom portion.
  • the first impurity region has a first region and a second region that are located between the one or more gate trenches and the second main surface and are spaced apart from each other with the drift region interposed therebetween. In the direction parallel to the first outer end surface, the distance between the first region and the second region located between the first bottom portion and the second principal surface is the first region located between the second bottom portion and the second principal surface. It is smaller than the interval between the first region and the second region.
  • a silicon carbide semiconductor device includes a silicon carbide substrate and a gate insulating film.
  • the silicon carbide substrate has a first main surface and a second main surface opposite to the first main surface.
  • the gate insulating film is provided on the first main surface.
  • the silicon carbide substrate includes an active region and a termination region surrounding the active region when viewed from a direction perpendicular to the first main surface.
  • the active region is provided with one or more gate trenches defined by a side surface continuous with the first main surface and a bottom surface continuous with the side surface.
  • the active region is on the drift region having the first conductivity type, the body region having the second conductivity type provided on the drift region and different from the first conductivity type, and on the body region.
  • the termination region includes a second impurity region that surrounds the active region when viewed from a direction perpendicular to the first main surface and has the second conductivity type.
  • the gate insulating film is in contact with the drift region, the body region, and the source region on the side surface, and in contact with the drift region on the bottom surface.
  • the side surface has a first outer end surface facing the inner end surface of the second impurity region.
  • the bottom surface has a first bottom portion that is continuous with the first outer end surface, and a second bottom portion that is continuous with the first bottom portion and is opposite to the inner end surface with respect to the first bottom portion.
  • the width of the first impurity region located between the first bottom portion and the second main surface is equal to the first impurity region located between the second bottom portion and the second main surface. Greater than the width of
  • FIG. 1 shows a configuration of the silicon carbide semiconductor device according to the first embodiment, and is a schematic cross-sectional view taken along the line II of FIG.
  • FIG. 2 is a schematic plan view showing the configuration of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 3 is an enlarged view of region III in FIG.
  • FIG. 4 shows a configuration of the silicon carbide semiconductor device according to the first embodiment, and is a schematic cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is an enlarged view of a region V in FIG.
  • FIG. 6 is a schematic cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a schematic sectional view taken along line VII-VII in FIG.
  • FIG. 1 shows a configuration of the silicon carbide semiconductor device according to the first embodiment, and is a schematic cross-sectional view taken along the line II of FIG.
  • FIG. 2 is a schematic plan view showing the configuration of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 8 is a schematic plan view showing the configuration of a modified example of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 9 is an enlarged view of a region IX in FIG.
  • FIG. 10 is an enlarged view of region X in FIG.
  • FIG. 11 is an enlarged view of a region XI in FIG.
  • FIG. 12 is a flowchart schematically showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 13 is a schematic cross-sectional view showing a first step of the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 14 is a schematic cross-sectional view showing a second step of the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 15 is a schematic cross-sectional view showing a third step of the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 16 is a schematic cross-sectional view showing a fourth step of the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 17 is a schematic cross-sectional view showing a fifth step of the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 18 is a schematic cross-sectional view showing a sixth step of the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 19 shows a configuration of the silicon carbide semiconductor device according to the second embodiment, and is a schematic cross-sectional view taken along line XIX-XIX in FIG. FIG.
  • FIG. 20 is a schematic plan view showing the configuration of the silicon carbide semiconductor device according to the second embodiment.
  • FIG. 21 shows a configuration of the silicon carbide semiconductor device according to the second embodiment, and is a schematic cross-sectional view taken along line XXI-XXI in FIG.
  • FIG. 22 is a schematic cross-sectional view showing a configuration of a modified example of the silicon carbide semiconductor device according to the second embodiment and corresponding to a region along line XIX-XIX in FIG.
  • FIG. 23 is a schematic cross-sectional view showing a configuration of a modified example of the silicon carbide semiconductor device according to the second embodiment and corresponding to a region along line XXI-XXI in FIG.
  • FIG. 21 shows a configuration of the silicon carbide semiconductor device according to the second embodiment, and is a schematic cross-sectional view taken along line XXI-XXI in FIG.
  • FIG. 22 is a schematic cross-sectional view showing a configuration of a modified example of the silicon carb
  • FIG. 24 is a schematic plan view showing a configuration of the silicon carbide semiconductor device according to the second embodiment and in a region corresponding to region IX in FIG.
  • FIG. 25 is a schematic plan view showing a configuration of the silicon carbide semiconductor device according to the second embodiment and in a region corresponding to region X in FIG.
  • FIG. 26 shows a configuration of the silicon carbide semiconductor device according to the second embodiment, and is a schematic plan view in a region corresponding to region XI in FIG.
  • FIG. 27 is a schematic cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the third embodiment and corresponding to the region along the line II in FIG. FIG.
  • FIG. 28 shows a configuration of the silicon carbide semiconductor device according to the third embodiment, and is a schematic cross-sectional view corresponding to a region along line IV-IV in FIG.
  • FIG. 29 is a schematic plan view showing the configuration of the silicon carbide semiconductor device according to the fourth embodiment.
  • FIG. 30 is a schematic plan view showing the configuration of the silicon carbide semiconductor device according to the fifth embodiment.
  • a silicon carbide semiconductor device 100 includes a silicon carbide substrate 10 and a gate insulating film 15.
  • Silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 on the opposite side of first main surface 1.
  • Gate insulating film 15 is provided on first main surface 1.
  • Silicon carbide substrate 10 includes an active region 101 and a termination region 102 that surrounds active region 101 when viewed from a direction perpendicular to first main surface 1.
  • the active region 101 is provided with one or more gate trenches 6 defined by a side surface 3 continuous with the first main surface 1 and a bottom surface 4 continuous with the side surface 3.
  • the active region 101 is on the drift region 12 having the first conductivity type, the body region 13 provided on the drift region 12 and having the second conductivity type different from the first conductivity type, and on the body region 13.
  • the source region 14 is separated from the drift region 12 by the region 13 and has the first conductivity type, and is located between the plane including the bottom surface 4 and the second main surface 2 and has the second conductivity type.
  • 1 impurity region 50 is located between the plane including the bottom surface 4 and the second main surface 2 and has the second conductivity type.
  • Termination region 102 includes second impurity region 60 that surrounds active region 101 when viewed from the direction perpendicular to first main surface 1 and has the second conductivity type.
  • the gate insulating film 15 is in contact with the drift region 12, the body region 13, and the source region 14 on the side surface 3, and in contact with the drift region 12 on the bottom surface 4.
  • the side surface 3 has a first outer end surface 31 facing the inner end surface 62 of the second impurity region 60.
  • the bottom surface 4 includes a first bottom portion 41 that is continuous with the first outer end surface 31, and a second bottom portion 42 that is continuous with the first bottom portion 41 and is opposite to the inner end surface 62 with respect to the first bottom portion 41.
  • the first impurity region 50 includes a first region 51 and a second region 52 that are located between the one or more gate trenches 6 and the second main surface 2 and are spaced apart from each other with the drift region 12 interposed therebetween. In the direction parallel to the first outer end surface 31, the distance between the first region 51 and the second region 52 located between the first bottom 41 and the second main surface 2 is the second bottom 42 and the second main surface 2. Is smaller than the interval between the first region 51 and the second region 52 located between the first region 51 and the second region 52.
  • the interval between first region 51 and second region 52 located between first bottom portion 41 located on the outer peripheral side and second main surface 2 is: It is smaller than the distance between the first region 51 and the second region 52 located between the second bottom portion 42 located on the inner peripheral side and the second main surface 2.
  • the width of first bottom portion 41 in the direction perpendicular to inner end surface 62 may be 50 ⁇ m or more.
  • the width of first bottom portion 41 in the direction perpendicular to inner end surface 62 may be 100 ⁇ m or more.
  • the width of first bottom portion 41 in the direction perpendicular to inner end surface 62 may be 150 ⁇ m or more.
  • the silicon carbide semiconductor device 100 may further include a gate pad 92 located on the active region 101.
  • the side surface 3 may have a second outer end surface 35 facing the first side end surface 94 of the gate pad 92.
  • the bottom surface 4 includes a third bottom portion 43 that is continuous with the second outer end surface 35, and a fourth bottom portion 44 that is continuous with the third bottom portion 43 and is opposite to the first side end surface 94 with respect to the third bottom portion 43. It may be.
  • the first impurity region 50 may include a third region 53 and a fourth region 54 that are located between the one or more gate trenches 6 and the second main surface 2 and are separated from each other with the drift region 12 interposed therebetween. Good.
  • the distance between the third region 53 and the fourth region 54 positioned between the third bottom portion 43 and the second main surface 2 is the fourth bottom portion 44 and the second main surface 2. It may be smaller than the interval between the third region 53 and the fourth region 54 located between the two regions.
  • third region 53 and fourth region 54 that are located between third bottom portion 43 and second main surface 2 that are proximal to gate pad 92 are provided.
  • the interval is smaller than the interval between the third region 53 and the fourth region 54 located between the fourth bottom portion 44 and the second main surface 2 that are distal to the gate pad 92.
  • the silicon carbide semiconductor device 100 according to the above (5) may further include a gate runner 93 electrically connected to the gate pad 92.
  • the side surface 3 may have a third outer end surface 39 that faces the second side end surface 95 of the gate runner 93.
  • the bottom surface 4 has a fifth bottom portion 45 that is continuous with the third outer end surface 39, and a sixth bottom portion 46 that is continuous with the fifth bottom portion 45 and is opposite to the second side end surface 95 with respect to the fifth bottom portion 45. It may be.
  • the first impurity region 50 may include a fifth region 55 and a sixth region 56 that are located between the one or more gate trenches 6 and the second major surface 2 and are spaced apart from each other with the drift region 12 interposed therebetween. Good.
  • the interval between the fifth region 55 and the sixth region 56 located between the fifth bottom 45 and the second main surface 2 is the same as the sixth bottom 46 and the second main surface 2. It may be smaller than the interval between the fifth region 55 and the sixth region 56 located between the two regions.
  • fifth region 55 and sixth region 56 that are located between fifth bottom portion 45 and second main surface 2 that are proximal to gate runner 93 are provided.
  • the interval is smaller than the interval between the fifth region 55 and the sixth region 56 located between the sixth bottom portion 46 and the second main surface 2 located at the distal side of the gate runner 93.
  • one or more gate trenches 6 may include a plurality of gate trenches 6.
  • Each of the plurality of gate trenches 6 may have a rectangular bottom surface 4.
  • the bottom surface 4 includes a first short side 97, a second short side 96 opposite to the first short side 97, a seventh bottom portion 47 continuous with the first short side 97, and an eighth bottom portion continuous with the seventh bottom portion 47. 48 and a ninth bottom portion 49 connected to both the eighth bottom portion 48 and the second short side 96.
  • the distance between the first area 51 and the second area 52 located between the first area 51 and the second area 52 is smaller than the distance between the first area 51 and the second area 52 located between the eighth bottom portion 48 and the second main surface 2. May be.
  • active region 101 is located between bottom surface 4 and second main surface 2 so as to face bottom surface 4.
  • a third impurity region 70 having the second conductivity type may be further included.
  • the width of the third impurity region 70 located between the first bottom portion 41 and the second main surface 2 is between the second bottom portion 42 and the second main surface 2. It may be larger than the width of the third impurity region 70 located.
  • the silicon carbide semiconductor device 100 includes the silicon carbide substrate 10 and the gate insulating film 15.
  • Silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 on the opposite side of first main surface 1.
  • Gate insulating film 15 is provided on first main surface 1.
  • Silicon carbide substrate 10 includes an active region 101 and a termination region 102 that surrounds active region 101 when viewed from a direction perpendicular to first main surface 1.
  • the active region 101 is provided with one or more gate trenches 6 defined by a side surface 3 continuous with the first main surface 1 and a bottom surface 4 continuous with the side surface 3.
  • the active region 101 is on the drift region 12 having the first conductivity type, the body region 13 provided on the drift region 12 and having the second conductivity type different from the first conductivity type, and on the body region 13.
  • the source region 14 separated from the drift region 12 by the region 13 and having the first conductivity type is located between the bottom surface 4 and the second main surface 2 so as to face the bottom surface 4, and the second conductivity And a first impurity region 50 having a mold.
  • Termination region 102 includes second impurity region 60 that surrounds active region 101 when viewed from the direction perpendicular to first main surface 1 and has the second conductivity type.
  • the gate insulating film 15 is in contact with the drift region 12, the body region 13, and the source region 14 on the side surface 3, and in contact with the drift region 12 on the bottom surface 4.
  • the side surface 3 has a first outer end surface 31 facing the inner end surface 62 of the second impurity region 60.
  • the bottom surface 4 includes a first bottom portion 41 that is continuous with the first outer end surface 31, and a second bottom portion 42 that is continuous with the first bottom portion 41 and is opposite to the inner end surface 62 with respect to the first bottom portion 41. .
  • the width of the first impurity region 50 located between the first bottom portion 41 and the second main surface 2 is between the second bottom portion 42 and the second main surface 2. It is larger than the width of the first impurity region 50 located.
  • the width of first impurity region 50 located between first bottom portion 41 located on the outer peripheral side and second main surface 2 is on the inner peripheral side.
  • the width is larger than the width of the first impurity region 50 located between the second bottom portion 42 located and the second main surface 2.
  • first impurity region 50 may be in contact with bottom surface 4.
  • the width of first bottom portion 41 in the direction perpendicular to inner end surface 62 may be 50 ⁇ m or more.
  • the width of first bottom portion 41 in the direction perpendicular to inner end surface 62 may be 100 ⁇ m or more.
  • the width of first bottom portion 41 in the direction perpendicular to inner end surface 62 may be 150 ⁇ m or more.
  • Silicon carbide semiconductor device 100 may further include a gate pad 92 located on active region 101.
  • the side surface 3 may have a second outer end surface 35 facing the first side end surface 94 of the gate pad 92.
  • the bottom surface 4 includes a third bottom portion 43 that is continuous with the second outer end surface 35, and a fourth bottom portion 44 that is continuous with the third bottom portion 43 and is opposite to the first side end surface 94 with respect to the third bottom portion 43. It may be.
  • the width of the first impurity region 50 located between the third bottom portion 43 and the second main surface 2 is between the fourth bottom portion 44 and the second main surface 2. It may be larger than the width of the first impurity region 50 located.
  • the width of first impurity region 50 located between third bottom portion 43 and second main surface 2 that is proximal to gate pad 92 is the gate The width is larger than the width of the first impurity region 50 located between the fourth bottom portion 44 distal to the pad 92 and the second main surface 2. Increasing the width of the first impurity region 50 in the vicinity of the gate pad 92 where the electric field strength is relatively high can alleviate the electric field concentration in the gate trench 6.
  • Silicon carbide semiconductor device 100 according to (14) may further include a gate runner 93 electrically connected to gate pad 92.
  • the side surface 3 may have a third outer end surface 39 that faces the second side end surface 95 of the gate runner 93.
  • the bottom surface 4 has a fifth bottom portion 45 that is continuous with the third outer end surface 39, and a sixth bottom portion 46 that is continuous with the fifth bottom portion 45 and is opposite to the second side end surface 95 with respect to the fifth bottom portion 45. It may be.
  • the width of the first impurity region 50 located between the fifth bottom 45 and the second main surface 2 is between the sixth bottom 46 and the second main surface 2. It may be larger than the width of the first impurity region 50 located.
  • the width of first impurity region 50 located between fifth bottom portion 45 and second main surface 2 that is proximal to gate runner 93 is the gate The width is larger than the width of the first impurity region 50 located between the sixth bottom 46 and the second main surface 2 at the distal end of the runner 93. Increasing the width of the first impurity region 50 in the vicinity of the gate runner 93 where the electric field strength is relatively high can alleviate the electric field concentration in the gate trench 6.
  • one or more gate trenches 6 may include a plurality of gate trenches 6.
  • Each of the plurality of gate trenches 6 may have a rectangular bottom surface 4.
  • the bottom surface 4 includes a first short side 97, a second short side 96 opposite to the first short side 97, a seventh bottom portion 47 continuous with the first short side 97, and an eighth bottom portion continuous with the seventh bottom portion 47. 48 and a ninth bottom portion 49 connected to both the eighth bottom portion 48 and the second short side 96.
  • the width of the first impurity region 50 located between the seventh bottom portion 47 and the second main surface 2 and the ninth bottom portion 49 and the second main surface 2 are between.
  • the width of the first impurity region 50 located may be larger than the width of the first impurity region 50 located between the eighth bottom portion 48 and the second main surface 2.
  • the MOSFET 100 includes a silicon carbide substrate 10, a gate insulating film 15, a gate electrode 27, an interlayer insulating film 25, a source electrode 16, a source wiring 19,
  • the drain electrode 20 is mainly included.
  • Silicon carbide substrate 10 includes a silicon carbide single crystal substrate 11 and a silicon carbide epitaxial layer 24 provided on silicon carbide single crystal substrate 11.
  • Silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 on the opposite side of first main surface 1.
  • Silicon carbide epitaxial layer 24 constitutes first main surface 1.
  • Silicon carbide single crystal substrate 11 constitutes second main surface 2.
  • the first main surface 1 is, for example, a surface that is off 2 ° or more and 8 ° or less from the ⁇ 000-1 ⁇ surface or the ⁇ 000-1 ⁇ surface. Specifically, the first main surface 1 is a (000-1) plane or a plane off from the (000-1) plane by 2 ° or more and 8 ° or less.
  • Silicon carbide single crystal substrate 11 and silicon carbide epitaxial layer 24 are, for example, polytype 4H hexagonal silicon carbide. Silicon carbide single crystal substrate 11 includes an n-type impurity such as nitrogen and has an n-type conductivity (first conductivity type).
  • silicon carbide substrate 10 includes an active region 101 and a termination region 102.
  • the termination region 102 surrounds the active region 101 when viewed from the direction perpendicular to the first main surface 1. In other words, the termination region 102 is outside the active region 101 when viewed from the direction perpendicular to the first major surface 1.
  • Termination region 102 mainly includes second impurity region 60 and guard ring 61.
  • the second impurity region 60 is, for example, JTE (Junction Termination Extension).
  • the second impurity region 60 may be a guard ring.
  • the second impurity region 60 surrounds the active region 101 when viewed from the direction perpendicular to the first major surface 1.
  • the active region 101 mainly includes a drift region 12, a first impurity region 50, a body region 13, a source region 14, and a contact region 18.
  • Drift region 12 includes an n-type impurity such as nitrogen and has an n-type conductivity type (first conductivity type).
  • the drift region 12 has a first drift region portion 21 and a second drift region portion 22.
  • the concentration of the n-type impurity in the first drift region 21 is, for example, about 7 ⁇ 10 15 cm ⁇ 3 .
  • the concentration of n-type impurities in silicon carbide single crystal substrate 11 may be higher than the concentration of n-type impurities in first drift region portion 21.
  • the second drift region portion 22 is continuous with the first drift region portion 21.
  • the concentration of the n-type impurity in the second drift region portion 22 may be higher than the concentration of the n-type impurity in the first drift region portion 21 or about the same as the concentration of the n-type impurity in the first drift region portion 21. There may be.
  • the concentration of the n-type impurity in second drift region 22 is, for example, about 3 ⁇ 10 16 cm ⁇ 3 .
  • the second drift region portion 22 is on the first drift region portion 21 and the first impurity region 50.
  • the bottom surface of the second drift region portion 22 is in contact with the top surfaces of the first drift region portion 21 and the first impurity region 50.
  • the body region 13 is on the second drift region 22. Body region 13 is in contact with second drift region 22. Body region 13 includes a p-type impurity such as aluminum and has a p-type conductivity type (second conductivity type). A channel can be formed in the region of the body region 13 facing the gate insulating film 15.
  • the source region 14 is on the body region 13. Source region 14 is in contact with body region 13. The source region 14 is separated from the second drift region portion 22 by the body region 13.
  • Source region 14 includes an n-type impurity such as nitrogen or phosphorus and has an n-type conductivity type. Source region 14 constitutes part of first main surface 1 of silicon carbide substrate 10. The concentration of the n-type impurity in the source region 14 may be higher than the concentration of the n-type impurity in the second drift region portion 22.
  • the contact region 18 is in contact with the body region 13 and the source region 14.
  • Contact region 18 contains a p-type impurity such as aluminum and has p-type conductivity.
  • the concentration of the p-type impurity included in the contact region 18 may be higher than the concentration of the p-type impurity included in the body region 13.
  • Contact region 18 connects body region 13 and first main surface 1.
  • Contact region 18 may penetrate through source region 14 and body region 13 and be in contact with second drift region portion 22.
  • the contact region 18 may extend to the first impurity region 50.
  • the first main surface 1 of the silicon carbide substrate 10 is provided with a gate trench 6 defined by the side surface 3 and the bottom surface 4.
  • the active region 101 is provided with one or more gate trenches 6 defined by a side surface 3 continuous with the first main surface 1 and a bottom surface 4 continuous with the side surface 3.
  • the side surface 3 passes through the body region 13 and the source region 14 and reaches the second drift region portion 22.
  • the bottom surface 4 is located in the second drift region portion 22.
  • the side surface 3 may be inclined so that the width of the gate trench 6 is tapered toward the bottom surface 4 in a cross-sectional view (a visual field viewed from a direction parallel to the second main surface 2).
  • the side surface 3 is inclined at, for example, 52 ° or more and 72 ° or less with respect to the (000-1) plane.
  • the side surface 3 may be substantially perpendicular to the first main surface 1.
  • the bottom surface 4 may be substantially parallel to the first main surface 1.
  • the gate trench 6 may have a U-shape or a V-shape.
  • the source region 14 and the body region 13 are exposed on the side surface 3 of the gate trench 6.
  • the second drift region portion 22 is exposed on both the side surface 3 and the bottom surface 4 of the gate trench 6.
  • the gate insulating film 15 is provided on the silicon carbide substrate 10.
  • the gate insulating film 15 is a thermal oxide film, for example.
  • Gate insulating film 15 is made of, for example, a material containing silicon dioxide.
  • the thickness of the gate insulating film 15 is, for example, about 45 nm.
  • the gate insulating film 15 is in contact with the source region 14, the body region 13, and the second drift region 22 on the side surface 3.
  • the gate insulating film 15 is in contact with the second drift region portion 22 on the bottom surface 4.
  • the gate insulating film 15 may be in contact with the source region 14 on the first main surface 1.
  • the gate electrode 27 is provided on the gate insulating film 15 inside the gate trench 6.
  • the gate electrode 27 is made of, for example, polysilicon containing impurities.
  • the gate electrode 27 is provided so as to face the source region 14, the body region 13, and the second drift region portion 22.
  • the gate insulating film 15 is provided between the body region 13 and the gate electrode 27.
  • the source electrode 16 is in contact with the source region 14 and the contact region 18 on the first main surface 1.
  • the source electrode 16 is made of a material containing, for example, Ti, Al, and Si.
  • source electrode 16 is in ohmic contact with source region 14 and contact region 18.
  • the source wiring 19 is in contact with the source electrode 16.
  • Source wiring 19 is made of, for example, a material containing aluminum.
  • the interlayer insulating film 25 is provided in contact with the gate electrode 27 and the gate insulating film 15.
  • Interlayer insulating film 25 is made of, for example, a material containing silicon dioxide.
  • the interlayer insulating film 25 may be provided on the gate electrode 27 inside the gate trench 6.
  • the interlayer insulating film 25 electrically insulates the gate electrode 27 and the source electrode 16 from each other.
  • Drain electrode 20 is in contact with silicon carbide single crystal substrate 11 at second main surface 2.
  • the drain electrode 20 is electrically connected to the drift region 12.
  • the drain electrode 20 is made of a material containing, for example, NiSi or TiAlSi.
  • the first impurity region 50 is located between a plane including the bottom surface 4 and the second main surface 2.
  • First impurity region 50 includes a p-type impurity such as aluminum and has p-type conductivity.
  • the concentration of the p-type impurity in the first impurity region 50 is, for example, not less than 5 ⁇ 10 16 cm ⁇ 3 and not more than 1 ⁇ 10 18 cm ⁇ 3 .
  • the first impurity region 50 includes a first region 51 and a second region 52 that are located between the one or more gate trenches 6 and the second main surface 2 and are spaced apart from each other with the drift region 12 interposed therebetween. A part of the first drift region portion 21 is between the first region 51 and the second region 52.
  • Second impurity region 60 includes a p-type impurity such as aluminum and has p-type conductivity. Second impurity region 60 is, for example, JTE. The concentration of the p-type impurity in second impurity region 60 is, for example, not less than 5 ⁇ 10 16 cm ⁇ 3 and not more than 1 ⁇ 10 18 cm ⁇ 3 . The concentration of the n-type impurity or the p-type impurity in each impurity region can be measured by, for example, SIMS (Secondary Ion Mass Spectrometry).
  • SIMS Secondary Ion Mass Spectrometry
  • the second impurity region 60 has an inner end face 62 facing the active region.
  • the side surface 3 of the gate trench 6 has a first outer end surface 31 facing the inner end surface 62.
  • the first outer end surface 31 may be a surface closest to the inner end surface 62 of the second impurity region 60 in the side surface 3 of the gate trench 6.
  • the bottom surface 4 has a first bottom portion 41 and a second bottom portion 42.
  • the first bottom portion 41 is continuous with the first outer end surface 31.
  • the second bottom portion 42 is continuous with the first bottom portion 41 and is on the side opposite to the inner end face 62 with respect to the first bottom portion 41.
  • the interval 71 between the first region 51 and the second region 52 located between the first bottom 41 and the second main surface 2 is: It is smaller than the interval 72 between the first region 51 and the second region 52 located between the second bottom portion 42 and the second main surface 2.
  • the distance 71 between the first region 51 and the second region 52 located between the first bottom 41 and the second main surface 2 is larger than the width 77 of the first bottom 41. It may be small.
  • the distance 72 between the first region 51 and the second region 52 located between the second bottom portion 42 and the second main surface 2 is larger than the width 77 of the second bottom portion 42. It may be larger and smaller than the width 78 of the opening of the gate trench 6.
  • the width 90 (see FIG. 3) of the first bottom portion 41 in the direction 8 perpendicular to the inner end face 62 is, for example, 50 ⁇ m or more.
  • the width 90 of the first bottom portion 41 in the direction perpendicular to the inner end face 62 may be 100 ⁇ m or more, or 150 ⁇ m or more.
  • the first trench An interval 79 (see FIG. 6) between the first region 51 and the second region 52 between the bottom 41 and the second main surface 2 is the first region 51 between the second bottom 42 and the second main surface 2 and
  • the interval may be the same as the interval 80 (see FIG. 7) of the second region 52.
  • the interval 79 (see FIG. 6) may be the same as the interval 80 (see FIG.
  • the gate trenches 6 having, for example, about 5 or more and 15 or less are arranged in a region within 50 ⁇ m to 150 ⁇ m from the inner end face 62.
  • the interval 79 (see FIG. 6) and the interval 80 (see FIG. 7) may be smaller than the width 77 of the second bottom portion.
  • the termination region 102 has a second impurity region 60, a guard ring 61, and a drift region 12.
  • the second impurity region 60 has an upper JTE 65 and a lower JTE 63.
  • the guard ring 61 has an upper guard ring portion 66 and a lower guard ring portion 64.
  • the lower JTE 63 is located between the upper JTE 65 and the second main surface 2.
  • the lower guard ring part 64 is located between the upper guard ring part 66 and the second main surface 2.
  • the lower JTE 63 surrounds the first impurity region 50.
  • the lower JTE 63 may be in contact with the first impurity region 50.
  • the lower guard ring portion 64 surrounds the lower JTE 63.
  • Between the upper JTE 65 and the upper guard ring portion 66 is the second drift region portion 22.
  • Between the lower JTE 63 and the lower guard ring portion 64 is the first drift region portion 21.
  • silicon carbide semiconductor device 100 may further include a gate pad 92 located on active region 101 and a gate runner 93 electrically connected to gate pad 92.
  • the gate pad 92 has, for example, a quadrangular shape in plan view.
  • the gate runner 93 extends linearly from one side of the gate pad 92, for example.
  • the gate runner 93 has, for example, a rectangular shape in plan view.
  • the one or more gate trenches 6 may include a plurality of gate trenches 6. Each of the plurality of gate trenches 6 is arranged at intervals along the short direction of the gate trench. Each of the plurality of gate trenches 6 has a rectangular bottom surface 4.
  • the bottom surface 4 has a first short side 97, a second short side 96, a seventh bottom portion 47, an eighth bottom portion 48, and a ninth bottom portion 49.
  • the second short side 96 is on the side opposite to the first short side 97.
  • the first short side 97 is located on the second impurity region 60 side.
  • the second short side 96 is located on the gate pad 92 side.
  • the gate trench 6 extends from the second impurity region 60 side to the gate pad 92 side.
  • the seventh bottom portion 47 is continuous with the first short side 97.
  • the eighth bottom portion 48 is continuous with the seventh bottom portion 47.
  • the ninth bottom portion 49 is continuous with both the eighth bottom portion 48 and the second short side 96.
  • the interval 71 between the first region 51 and the second region 52 located between the seventh bottom portion 47 and the second principal surface 2 In a direction parallel to the first short side 97, the interval 71 between the first region 51 and the second region 52 located between the seventh bottom portion 47 and the second principal surface 2, and the ninth bottom portion 49 and the second principal surface.
  • the distance 71 between the first region 51 and the second region 52 located between the first region 51 and the second region 52 is defined as the distance 72 between the first region 51 and the second region 52 located between the eighth bottom portion 48 and the second main surface 2. May be smaller.
  • the side surface 3 of one or more gate trenches 6 may have a second outer end surface 35 facing the first side end surface 94 of the gate pad 92.
  • the bottom surface 4 of the one or more gate trenches 6 has a third bottom portion 43, a fourth bottom portion 44, and a ninth bottom portion 49.
  • the third bottom portion 43 is continuous with the second outer end surface 35.
  • the fourth bottom portion 44 is continuous with the third bottom portion 43 and is on the opposite side of the first side end surface 94 with respect to the third bottom portion 43.
  • the ninth bottom portion 49 is continuous with the fourth bottom portion 44 and is opposite to the third bottom portion 43 with respect to the fourth bottom portion 44.
  • the first short side 97 is located on the gate pad 92 side.
  • the second short side 96 is located on the second impurity region 60 side.
  • the gate trench 6 extends from the gate pad 92 side to the second impurity region 60 side.
  • the first impurity region 50 may include a third region 53 and a fourth region 54 that are located between the one or more gate trenches 6 and the second main surface 2 and are separated from each other with the drift region 12 interposed therebetween. Good. In the direction parallel to the second outer end surface 35, the distance 73 (see FIG. 10) between the third region 53 and the fourth region 54 located between the third bottom portion 43 and the second main surface 2 is the fourth bottom portion 44. And the distance 74 (see FIG. 10) between the third region 53 and the fourth region 54 located between the second main surface 2 and the second main surface 2.
  • the distance 73 between the third region 53 and the fourth region 54 located between the ninth bottom portion 49 and the second main surface 2 is the same as that of the fourth bottom portion 44 and the fourth outer surface 35. It may be smaller than the interval 74 (see FIG. 10) between the third region 53 and the fourth region 54 located between the two principal surfaces 2.
  • the side surface 3 of one or more gate trenches 6 may have a third outer end surface 39 that faces the second side end surface 95 of the gate runner 93.
  • the bottom surface 4 has a fifth bottom portion 45, a sixth bottom portion 46, and a ninth bottom portion 49.
  • the fifth bottom portion 45 is continuous with the third outer end surface 39.
  • the sixth bottom portion 46 is continuous with the fifth bottom portion 45 and is on the opposite side of the second side end surface 95 with respect to the fifth bottom portion 45.
  • the ninth bottom portion 49 is continuous with the sixth bottom portion 46 and is opposite to the fifth bottom portion 45 with respect to the sixth bottom portion 46.
  • the first short side 97 is located on the gate runner 93 side.
  • the second short side 96 is located on the second impurity region 60 side.
  • the gate trench 6 extends from the gate runner 93 side to the second impurity region 60 side.
  • the first impurity region 50 may include a fifth region 55 and a sixth region 56 that are located between the one or more gate trenches 6 and the second major surface 2 and are spaced apart from each other with the drift region 12 interposed therebetween. Good. In a direction parallel to the third outer end surface 39, the interval 75 (see FIG. 11) between the fifth region 55 and the sixth region 56 located between the fifth bottom portion 45 and the second main surface 2 is the sixth bottom portion 46. May be smaller than the interval 76 (see FIG. 11) between the fifth region 55 and the sixth region 56 located between the second main surface 2 and the second main surface 2.
  • the interval 75 between the fifth region 55 and the sixth region 56 located between the ninth bottom portion 49 and the second main surface 2 is the same as that of the sixth bottom portion 46. It may be smaller than the interval 76 (see FIG. 11) between the fifth region 55 and the sixth region 56 located between the two principal surfaces 2.
  • a step of preparing a silicon carbide substrate (S10: FIG. 12) is performed.
  • silicon carbide single crystal substrate 11 is prepared using a sublimation method.
  • the maximum diameter of the silicon carbide single crystal substrate is, for example, 100 mm or more, and preferably 150 mm or more.
  • the first drift region portion 21 is formed by epitaxial growth on the silicon carbide single crystal substrate 11 by a chemical vapor deposition (see FIG. 13).
  • the thickness of the first drift region portion 21 is, for example, 9 ⁇ m.
  • the concentration of nitrogen atoms included in the first drift region 21 is, for example, about 7 ⁇ 10 15 cm ⁇ 3 .
  • a mask layer (not shown) is formed on the surface of the first drift region portion 21.
  • the mask layer has an opening on a region where the first impurity region 50 is formed.
  • a p-type impurity such as aluminum is ion-implanted into the surface of the first drift region portion 21.
  • the first impurity region 50 exposed on the surface of the first drift region portion 21 is formed (see FIG. 14).
  • the first impurity region 50 has a first region 51 and a second region 52 that are separated from each other with the first drift region portion 21 interposed therebetween.
  • the distance 71 between the first region 51 and the second region 52 located between the first bottom portion 41 and the second main surface 2 is between the second bottom portion 42 and the second main surface 2.
  • the first region 51 and the second region 52 located in the region are formed to be smaller than the interval 72 (see FIG. 3).
  • the mask layer is removed from the surface of the first drift region portion 21.
  • the second drift region portion 22 is formed by epitaxial growth.
  • the thickness of the second drift region 22 is, for example, 3 ⁇ m.
  • the concentration of nitrogen atoms contained in second drift region 22 is, for example, about 3 ⁇ 10 16 cm ⁇ 3 .
  • a p-type impurity such as aluminum is ion-implanted into the surface of second drift region 22.
  • the thickness of body region 13 is, for example, 0.9 ⁇ m.
  • n-type impurity such as phosphorus is ion-implanted into body region 13.
  • the source region 14 having n-type conductivity is formed.
  • the source region 14 has a thickness of 0.4 ⁇ m, for example.
  • the source region 14 constitutes the first main surface 1.
  • the concentration of the n-type impurity included in the source region 14 is higher than the concentration of the p-type impurity included in the body region 13.
  • contact region 18 is formed by ion implantation of a p-type impurity such as aluminum into source region 14.
  • Contact region 18 penetrates source region 14 and body region 13 and is formed to be in contact with first impurity region 50 (see FIG. 15). If the second drift region 22 is thick, the contact region 18 may not reach the first impurity region 50 in one ion implantation. In this case, the contact region 18 can be brought into contact with the first impurity region 50 by forming the second drift region 22 twice or more and injecting p-type impurities each time.
  • the concentration of the p-type impurity included in the contact region 18 may be higher than the concentration of the n-type impurity included in the source region 14.
  • activation annealing is performed to activate impurities implanted into the silicon carbide substrate 10.
  • the temperature of activation annealing is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the activation annealing time is, for example, about 30 minutes.
  • the atmosphere of activation annealing is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • a step of forming a gate trench is performed.
  • a mask 17 having an opening on the position where gate trench 6 (FIG. 1) is formed is formed on first main surface 1 formed of source region 14 and contact region 18.
  • the source region 14, the body region 13, and a part of the second drift region portion 22 are removed by etching.
  • etching method for example, reactive ion etching, particularly inductively coupled plasma reactive ion etching can be used.
  • inductively coupled plasma reactive ion etching using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • a side portion substantially perpendicular to the first main surface 1 and a bottom portion provided continuously with the side portion and substantially parallel to the first main surface 1 A recess having the shape is formed.
  • thermal etching is performed in the recess.
  • the thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one kind of halogen atom in a state where the mask 17 is formed on the first main surface 1.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • the atmosphere includes, for example, Cl 2 , BCl 3 , SF 6 or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • the carrier gas for example, nitrogen gas, argon gas or helium gas can be used.
  • the gate trench 6 is formed in the first main surface 1 of the silicon carbide substrate 10 by the thermal etching (see FIG. 16).
  • the gate trench 6 is defined by the side surface 3 and the bottom surface 4.
  • the side surface 3 includes a source region 14, a body region 13, and a second drift region portion 22.
  • the bottom surface 4 is configured by the second drift region portion 22.
  • the angle between the side surface 3 and the surface along the bottom surface 4 is, for example, 54.7 °.
  • the mask 17 is removed from the first main surface 1.
  • a step of forming a gate insulating film (S30: FIG. 12) is performed.
  • silicon carbide substrate 10 is heated at a temperature of, for example, 1300 ° C. or higher and 1400 ° C. or lower in an atmosphere containing oxygen. Accordingly, the bottom surface 4 is in contact with the second drift region portion 22, the side surface 3 is in contact with the second drift region portion 22, the body region 13, and the source region 14, and the first main surface 1 is in contact with the source region 14.
  • a contact gate insulating film 15 is formed (see FIG. 17).
  • NO annealing heat treatment
  • silicon carbide substrate 10 is held for about 1 hour under conditions of, for example, 1100 ° C. or higher and 1300 ° C. or lower.
  • nitrogen atoms are introduced into the interface region between the gate insulating film 15 and the body region 13.
  • a gas other than NO gas for example, N 2 O
  • N 2 O nitrogen monoxide
  • Ar annealing using argon (Ar) as an atmospheric gas may be further performed after the NO annealing.
  • the heating temperature for Ar annealing is, for example, equal to or higher than the heating temperature for NO annealing.
  • the Ar annealing time is, for example, about 1 hour.
  • a step of forming a gate electrode (S40: FIG. 12) is performed.
  • the gate electrode 27 in contact with the gate insulating film 15 is formed inside the gate trench 6.
  • the gate electrode 27 is disposed inside the gate trench 6 and is formed on the gate insulating film 15 so as to face each of the side surface 3 and the bottom surface 4 of the gate trench 6.
  • the gate electrode 27 is formed, for example, by LPCVD (Low Pressure Chemical Vapor Deposition) method.
  • interlayer insulating film 25 is formed so as to cover the gate electrode 27 and to be in contact with the gate insulating film 15.
  • the interlayer insulating film 25 is formed by a deposition method, more preferably a chemical vapor deposition method.
  • Interlayer insulating film 25 is made of, for example, a material containing silicon dioxide.
  • part of interlayer insulating film 25 and gate insulating film 15 is etched so that an opening is formed on source region 14 and contact region 18. As a result, the contact region 18 and the source region 14 are exposed from the gate insulating film 15 (see FIG. 18).
  • a step of forming a source electrode (S60: FIG. 12) is performed.
  • source electrode 16 in contact with source region 14 and contact region 18 in first main surface 1 is formed.
  • the source electrode 16 is formed by, for example, a sputtering method.
  • Source electrode 16 is made of, for example, a material containing Ti, Al, and Si.
  • alloying annealing is performed. Specifically, the source electrode 16 in contact with the source region 14 and the contact region 18 is held for about 5 minutes at a temperature of 900 ° C. or higher and 1100 ° C. or lower, for example. Thereby, at least a part of source electrode 16 reacts with silicon included in silicon carbide substrate 10 to be silicided. As a result, the source electrode 16 that is in ohmic contact with the source region 14 is formed.
  • the source electrode 16 is in ohmic contact with the contact region 18.
  • a source wiring 19 electrically connected to the source electrode 16 is formed.
  • the source wiring 19 is formed on the source electrode 16 and the interlayer insulating film 25.
  • silicon carbide substrate 10 is back-ground on second main surface 2. Thereby, silicon carbide substrate 10 is thinned.
  • the drain electrode 20 is formed in contact with the second main surface 2.
  • the MOSFET 100 FIG. 1 according to the first embodiment is manufactured.
  • the interval between the first region 51 and the second region 52 located between the first bottom 41 located on the outer peripheral side and the second main surface 2 is located on the inner peripheral side.
  • the distance between the first region 51 and the second region 52 located between the second bottom portion 42 and the second main surface 2 is smaller.
  • the distance between the third region 53 and the fourth region 54 located between the third bottom portion 43 adjacent to the gate pad 92 and the second main surface 2 is as follows. The distance is smaller than the distance between the third region 53 and the fourth region 54 located between the fourth bottom 44 distal to the pad 92 and the second major surface 2.
  • the distance between the fifth region 55 and the sixth region 56 located between the fifth bottom portion 45 and the second main surface 2 in the vicinity of the gate runner 93 is the gate.
  • the distance is smaller than the distance between the fifth region 55 and the sixth region 56 located between the sixth bottom portion 46 and the second main surface 2 which are located distal to the runner 93.
  • the configuration of the MOSFET 100 according to the second embodiment is different from the configuration of the MOSFET according to the first embodiment in the configuration described below, and other configurations are substantially the same as the configuration of the MOSFET according to the first embodiment. is there.
  • the first impurity region 50 may be located between the bottom surface 4 and the second main surface 2 so as to face the bottom surface 4 of the gate trench 6.
  • the first impurity region 50 may be located between the side surface 3 and the second main surface 2 so as to face the side surface 3 of the gate trench 6.
  • the side surface 3 of the gate trench 6 has a first outer end surface 31 facing the inner end surface 62 of the second impurity region 60.
  • the bottom surface 4 includes a first bottom portion 41 that is continuous with the first outer end surface 31, and a second bottom portion 42 that is continuous with the first bottom portion 41 and is opposite to the inner end surface 62 with respect to the first bottom portion 41. .
  • the width 81 (see FIG. 19) of the first impurity region 50 located between the first bottom 41 and the second main surface 2 in the direction parallel to the first outer end surface 31 is the same as that of the second bottom 42 and the second main. It is larger than the width 82 (see FIG. 21) of the first impurity region 50 located between the surface 2.
  • the width 81 of the first impurity region 50 located between the first bottom portion 41 and the second main surface 2 is larger than the width 77 of the bottom surface 4 of the gate trench 6 and the gate trench. 6 may be smaller than the width 78 of the opening.
  • the width 82 of the first impurity region 50 located between the second bottom portion 42 and the second main surface 2 is the same as the width 77 (see FIG. 19) of the bottom surface 4 of the gate trench 6. The width may be less than the width 77 of the bottom surface 4 of the gate trench 6.
  • the width of the first bottom portion 41 in the direction perpendicular to the inner end face 62 is, for example, 50 ⁇ m or more.
  • the width of the first bottom portion 41 in the direction perpendicular to the inner end face 62 may be 100 ⁇ m or more, or 150 ⁇ m or more.
  • the first impurity region 50 may be in contact with the bottom surface 4.
  • the bottom surface 4 of the gate trench 6 may be located on the top surface of the first impurity region 50 or may be located inside the first impurity region 50.
  • the width 81 (see FIG. 22) of the first impurity region 50 located between the first bottom 41 and the second main surface 2 in the direction parallel to the first outer end surface 31 is the second bottom. 42 is larger than the width 82 (see FIG. 23) of the first impurity region 50 located between the second main surface 2 and the first impurity region 50.
  • one or more gate trenches 6 may include a plurality of gate trenches 6. Each of the plurality of gate trenches 6 is arranged at intervals along the short direction of the gate trench. Each of the plurality of gate trenches 6 has a rectangular bottom surface 4. The bottom surface 4 has a first short side 97, a second short side 96, a seventh bottom portion 47, an eighth bottom portion 48, and a ninth bottom portion 49. The second short side 96 is on the side opposite to the first short side 97. The first short side 97 is located on the second impurity region 60 side. The second short side 96 is located on the gate pad 92 side. The gate trench 6 extends from the second impurity region 60 side to the gate pad 92 side.
  • the seventh bottom portion 47 is continuous with the first short side 97.
  • the eighth bottom portion 48 is continuous with the seventh bottom portion 47.
  • the ninth bottom portion 49 is continuous with both the eighth bottom portion 48 and the second short side 96.
  • the width of the first impurity region 50 located between the seventh bottom portion 47 and the second main surface 2 and the ninth bottom portion 49 and the second main surface 2 are between.
  • the width of the first impurity region 50 located may be larger than the width of the first impurity region 50 located between the eighth bottom portion 48 and the second main surface 2.
  • the side surface 3 of the one or more gate trenches 6 may have a second outer end surface 35 that faces the first side end surface 94 of the gate pad 92.
  • the bottom surface 4 of the one or more gate trenches 6 has a third bottom portion 43, a fourth bottom portion 44, and a ninth bottom portion 49.
  • the third bottom portion 43 is continuous with the second outer end surface 35.
  • the fourth bottom portion 44 is continuous with the third bottom portion 43 and is on the opposite side of the first side end surface 94 with respect to the third bottom portion 43.
  • the ninth bottom portion 49 is continuous with the fourth bottom portion 44 and is opposite to the third bottom portion 43 with respect to the fourth bottom portion 44.
  • the first short side 97 is located on the gate pad 92 side.
  • the second short side 96 is located on the second impurity region 60 side.
  • the gate trench 6 extends from the gate pad 92 side to the second impurity region 60 side.
  • the first impurity region 50 is provided to face the third bottom portion 43, the fourth bottom portion 44, and the ninth bottom portion 49.
  • the width 83 (see FIG. 25) of the first impurity region 50 located between the third bottom portion 43 and the second main surface 2 is the same as that of the fourth bottom portion 44 and the second main surface. It may be larger than the width 84 (see FIG. 25) of the first impurity region 50 located between the surface 2.
  • the width 83 of the first impurity region 50 located between the ninth bottom portion 49 and the second main surface 2 in the direction parallel to the second outer end surface 35 is equal to the fourth bottom portion 44 and the second main surface 2.
  • the width may be larger than the width 84 (see FIG. 25) of the first impurity region 50 located between the two.
  • the side surface 3 of one or more gate trenches 6 may have a third outer end surface 39 that faces the second side end surface 95 of the gate runner 93.
  • the bottom surface 4 has a fifth bottom portion 45, a sixth bottom portion 46, and a ninth bottom portion 49.
  • the fifth bottom portion 45 is continuous with the third outer end surface 39.
  • the sixth bottom portion 46 is continuous with the fifth bottom portion 45 and is on the opposite side of the second side end surface 95 with respect to the fifth bottom portion 45.
  • the ninth bottom portion 49 is continuous with the sixth bottom portion 46 and is opposite to the fifth bottom portion 45 with respect to the sixth bottom portion 46.
  • the first short side 97 is located on the gate runner 93 side.
  • the second short side 96 is located on the second impurity region 60 side.
  • the gate trench 6 extends from the gate runner 93 side to the second impurity region 60 side.
  • the first impurity region 50 is provided to face the fifth bottom 45, the sixth bottom 46, and the ninth bottom 49.
  • the width 85 (see FIG. 26) of the first impurity region 50 located between the fifth bottom 45 and the second main surface 2 in the direction parallel to the third outer end surface 39 is the same as that of the sixth bottom 46 and the second main. It may be larger than the width 86 (see FIG. 26) of the first impurity region 50 located between the surface 2.
  • the width 86 of the first impurity region 50 located between the ninth bottom portion 49 and the second main surface 2 in the direction parallel to the third outer end surface 39 is equal to the sixth bottom portion 46 and the second main surface 2.
  • the width may be smaller than the width 85 (see FIG. 26) of the first impurity region 50 located between the two.
  • the MOSFET according to the second embodiment can be manufactured by the same manufacturing method as the MOSFET according to the first embodiment.
  • the width of the p-type region 50 located between the first bottom 41 located on the outer peripheral side and the second main surface 2 is the second bottom 42 located on the inner peripheral side. Larger than the width of the p-type region 50 located between the first main surface 2 and the second main surface 2.
  • the width of the p-type region 50 located between the third bottom portion 43 proximal to the gate pad 92 and the second main surface 2 is far from the gate pad 92. It is larger than the width of the p-type region 50 located between the fourth bottom portion 44 and the second main surface 2.
  • the width of the p-type region 50 located between the fifth bottom portion 45 and the second main surface 2 proximal to the gate runner 93 is the distal end of the gate runner 93. It is larger than the width of the p-type region 50 located between the sixth bottom 46 and the second main surface 2.
  • the configuration of the MOSFET 100 according to the third embodiment generally has a configuration in which the first impurity region of the MOSFET 100 according to the first embodiment and the first impurity region of the MOSFET 100 according to the second embodiment are combined.
  • the configuration other than the first impurity region is almost the same as the configuration of the MOSFET according to the first embodiment.
  • the active region 101 has a first impurity region 50 and a third impurity region 70.
  • the first impurity region 50 includes a first region 51 and a second region 52 that are separated from each other with the drift region 12 interposed therebetween.
  • the configuration of the third impurity region 70 in the third embodiment is substantially the same as the configuration of the first impurity region 50 in the second embodiment.
  • the third impurity region 70 is located between the bottom surface 4 and the second main surface 2 so as to face the bottom surface 4.
  • the first impurity region 50 is located between the third impurity region 70 and the second main surface 2 in a direction perpendicular to the first main surface 1.
  • Third impurity region 70 has the second conductivity type.
  • the width 81 (see FIG. 27) of the third impurity region 70 located between the first bottom 41 and the second main surface 2 in the direction parallel to the first outer end surface 31 is equal to the second bottom 42 and the second main surface. It is larger than the width 82 (see FIG. 28) of the third impurity region 70 located between the surface 2.
  • the first bottom 41, the third impurity region 70, and the first region 51 may partially overlap in a direction perpendicular to the first main surface 1.
  • the first bottom 41, the third impurity region 70, and the second region 52 may partially overlap.
  • the width 81 of the third impurity region 70 may be larger than the interval 71 between the first region 51 and the second region 52.
  • the third impurity region 70 and the first region 51 are separated in a direction parallel to the first main surface 1 so as not to overlap each other in a direction perpendicular to the first main surface 1. It may be.
  • the first region 51 and the second region 52 are the first main surface so that the third impurity region 70 and the second region 52 do not overlap each other. 1 may be separated in a direction parallel to 1.
  • the width 82 of the third impurity region 70 may be smaller than the interval 72 between the first region 51 and the second region 52.
  • the MOSFET according to the third embodiment can be manufactured by the same manufacturing method as the MOSFET according to the first embodiment.
  • the width of the third impurity region 70 located between the first bottom 41 and the second main surface 2 in the direction parallel to the first outer end surface 31 is the second bottom. This is larger than the width of the third impurity region 70 located between the second main surface 2 and 42.
  • the configuration of the MOSFET 100 according to the fourth embodiment is different from the configuration of the MOSFET according to the first embodiment in the configuration described below, and other configurations are substantially the same as the configuration of the MOSFET according to the first embodiment. is there.
  • the second impurity region 60 has an inner end face 62 facing the active region.
  • the side surface 3 of the gate trench 6 has a first outer end surface 31 facing the inner end surface 62.
  • the bottom surface 4 has a first bottom portion 41 and a second bottom portion 42.
  • the first bottom portion 41 is continuous with the first outer end surface 31.
  • the second bottom portion 42 is continuous with the first bottom portion 41 and is on the side opposite to the inner end face 62 with respect to the first bottom portion 41.
  • the distance between the first region 51 and the second region 52 located between the first bottom 41 and the second main surface 2 is the second bottom 42 and the second main surface. 2 may be substantially the same as the interval between the first region 51 and the second region 52 located between the first region 51 and the second region 52.
  • the concentration of the p-type impurity in the first region 51 and the second region 52 located between the first bottom portion 41 and the second main surface 2 is the first concentration located between the second bottom portion 42 and the second main surface 2.
  • the concentration of the p-type impurity in the first region 51 and the second region 52 is higher.
  • the concentration of the p-type impurity in the first region 51 and the second region 52 located between the first bottom portion 41 and the second main surface 2 is the first concentration located between the second bottom portion 42 and the second main surface 2. It is desirable that the concentration of the p-type impurity in the first region 51 and the second region 52 is not less than 1.5 times and not more than 50 times.
  • the distance between the first region 51 and the second region 52 located between the second bottom portion 42 and the second main surface 2 is larger than the width 77 of the second bottom portion 42 and the gate.
  • the width may be smaller than the width 78 of the opening of the trench 6.
  • the distance between the first region 51 and the second region 52 located between the first bottom 41 and the second main surface 2 is larger than the width 77 of the second bottom 42 and the opening of the gate trench 6.
  • the width 78 may be smaller.
  • the width 90 (see FIG. 29) of the first bottom portion 41 in the direction 8 perpendicular to the inner end face 62 is, for example, 50 ⁇ m or more.
  • the width 90 of the first bottom portion 41 in the direction perpendicular to the inner end face 62 may be 100 ⁇ m or more, or 150 ⁇ m or more.
  • the MOSFET according to the fourth embodiment can be manufactured by the same manufacturing method as the MOSFET according to the first embodiment.
  • the concentration of the p-type impurity in the first region 51 and the second region 52 located between the first bottom 41 located on the outer peripheral side and the second main surface 2 is The concentration is higher than the concentration of the p-type impurity in the first region 51 and the second region 52 located between the second bottom portion 42 located on the circumferential side and the second main surface 2.
  • the configuration of the MOSFET 100 according to the fifth embodiment is different from the configuration of the MOSFET according to the first embodiment in the configuration described below, and other configurations are substantially the same as the configuration of the MOSFET according to the first embodiment. is there.
  • the second impurity region 60 has an inner end face 62 facing the active region.
  • the side surface 3 of the gate trench 6 has a first outer end surface 31 facing the inner end surface 62.
  • the bottom surface 4 has a first bottom portion 41 and a second bottom portion 42.
  • the first bottom portion 41 is continuous with the first outer end surface 31.
  • the second bottom portion 42 is continuous with the first bottom portion 41 and is on the side opposite to the inner end face 62 with respect to the first bottom portion 41.
  • the width of the first impurity region 50 located between the first bottom portion 41 and the second main surface 2 is between the second bottom portion 42 and the second main surface 2. It may be substantially the same as the width of the first impurity region 50 located in the region.
  • the concentration of the p-type impurity in the first impurity region 50 located between the first bottom portion 41 and the second main surface 2 is such that the first impurity region 50 located between the second bottom portion 42 and the second main surface 2. Higher than the p-type impurity concentration.
  • the concentration of the p-type impurity in the first impurity region 50 located between the first bottom portion 41 and the second main surface 2 is such that the first impurity region 50 located between the second bottom portion 42 and the second main surface 2. It is desirable that it is 1.5 times to 50 times the concentration of the p-type impurity.
  • the width of the first impurity region 50 located between the second bottom portion 42 and the second main surface 2 may be approximately the same as the width of the second bottom portion 42, The width of the two bottom portions 42 may be smaller.
  • the width of the first impurity region 50 located between the first bottom portion 41 and the second main surface 2 may be approximately the same as the width of the second bottom portion 42.
  • the width may be smaller than the width of the second bottom portion 42.
  • the width 90 (see FIG. 30) of the first bottom portion 41 in the direction 8 perpendicular to the inner end face 62 is, for example, 50 ⁇ m or more.
  • the width 90 of the first bottom portion 41 in the direction perpendicular to the inner end face 62 may be 100 ⁇ m or more, or 150 ⁇ m or more. Note that the MOSFET according to the fifth embodiment can be manufactured by the same manufacturing method as the MOSFET according to the first embodiment.
  • the concentration of the p-type impurity in the p-type region 50 located between the first bottom portion 41 located on the outer peripheral side and the second main surface 2 is located on the inner peripheral side.
  • the concentration of the p-type impurity in the p-type region 50 located between the second bottom portion 42 and the second main surface 2 is higher.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the shape of the gate trench 6 is a rectangle in plan view has been described.
  • the shape of the gate trench 6 is not limited to a rectangle.
  • the shape of the gate trench 6 may be a polygon such as a hexagon, or may be a honeycomb.
  • the silicon carbide semiconductor device is a MOSFET, but the silicon carbide semiconductor device is not limited to a MOSFET.
  • the silicon carbide semiconductor device may be, for example, an IGBT (Insulated Gate Bipolar Transistor).

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Abstract

活性領域には、側面と、底面とにより規定された１以上のゲートトレンチが設けられている。終端領域は、活性領域を取り囲む第２不純物領域を含む。側面は、第２不純物領域の内端面に面する第１外端面を有する。底面は、第１外端面と連なる第１底部と、第１底部と連なり、かつ第１底部に対して内端面と反対側にある第２底部とを有する。炭化珪素基板は、１以上のゲートトレンチと第２主面との間に位置し、かつドリフト領域を挟んで離間する第１領域および第２領域を有する。第１外端面に平行な方向において、第１底部と第２主面との間に位置する第１領域および第２領域の間隔は、第２底部と第２主面との間に位置する第１領域および第２領域の間隔よりも小さい。

Description

炭化珪素半導体装置
　本開示は、炭化珪素半導体装置に関する。本出願は、２０１６年１１月１１日に出願した日本特許出願である特願２０１６－２２０３８９号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
　特開２０１５－１８５７５１号公報（特許文献１）には、外周領域を空乏化させることが可能なＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が記載されている。
特開２０１５－１８５７５１号公報
　本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側にある第２主面とを有する。ゲート絶縁膜は、第１主面上に設けられている。炭化珪素基板は、活性領域と、第１主面１に対して垂直な方向から見て活性領域を取り囲む終端領域とを含む。活性領域には、第１主面と連なる側面と、側面と連なる底面とにより規定された１以上のゲートトレンチが設けられている。活性領域は、第１導電型を有するドリフト領域と、ドリフト領域上に設けられ、かつ第１導電型と異なる第２導電型を有するボディ領域と、ボディ領域上にあり、ボディ領域によってドリフト領域から隔てられており、かつ第１導電型を有するソース領域と、底面を含む平面と第２主面との間に位置し、かつ第２導電型を有する第１不純物領域とを有する。終端領域は、第１主面に対して垂直な方向から見て活性領域を取り囲み、かつ第２導電型を有する第２不純物領域を含む。ゲート絶縁膜は、側面において、ドリフト領域と、ボディ領域と、ソース領域と接し、かつ底面において、ドリフト領域に接している。側面は、第２不純物領域の内端面に面する第１外端面を有する。底面は、第１外端面と連なる第１底部と、第１底部と連なり、かつ第１底部に対して内端面と反対側にある第２底部とを有する。第１不純物領域は、１以上のゲートトレンチと第２主面との間に位置し、かつドリフト領域を挟んで離間する第１領域および第２領域を有する。第１外端面に平行な方向において、第１底部と第２主面との間に位置する第１領域および第２領域の間隔は、第２底部と第２主面との間に位置する第１領域および第２領域の間隔よりも小さい。
　本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側にある第２主面とを有する。ゲート絶縁膜は、第１主面上に設けられている。炭化珪素基板は、活性領域と、第１主面に対して垂直な方向から見て活性領域を取り囲む終端領域とを含む。活性領域には、第１主面と連なる側面と、側面と連なる底面とにより規定された１以上のゲートトレンチが設けられている。活性領域は、第１導電型を有するドリフト領域と、ドリフト領域上に設けられ、かつ第１導電型と異なる第２導電型を有するボディ領域と、ボディ領域上にあり、ボディ領域によってドリフト領域から隔てられており、かつ第１導電型を有するソース領域と、底面に対面するように底面と第２主面との間に位置し、かつ第２導電型を有する第１不純物領域とを有している。終端領域は、第１主面に対して垂直な方向から見て活性領域を取り囲み、かつ第２導電型を有する第２不純物領域を含む。ゲート絶縁膜は、側面において、ドリフト領域と、ボディ領域と、ソース領域と接し、かつ底面において、ドリフト領域に接している。側面は、第２不純物領域の内端面に面する第１外端面を有している。底面は、第１外端面と連なる第１底部と、第１底部と連なり、かつ第１底部に対して内端面と反対側にある第２底部とを有している。第１外端面に平行な方向において、第１底部と第２主面との間に位置する第１不純物領域の幅は、第２底部と第２主面との間に位置する第１不純物領域の幅よりも大きい。
図１は、第１実施形態に係る炭化珪素半導体装置の構成を示し、かつ図３のＩ－Ｉ線に沿った断面模式図である。 図２は、第１実施形態に係る炭化珪素半導体装置の構成を示す平面模式図である。 図３は、図２の領域ＩＩＩの拡大図である。 図４は、第１実施形態に係る炭化珪素半導体装置の構成を示し、かつ図３のＩＶ－ＩＶ線に沿った断面模式図である。 図５は、図２の領域Ｖの拡大図である。 図６は、図５のＶＩ－ＶＩ線に沿った断面模式図である。 図７は、図５のＶＩＩ－ＶＩＩ線に沿った断面模式図である。 図８は、第１実施形態に係る炭化珪素半導体装置の変形例の構成を示す平面模式図である。 図９は、図８の領域ＩＸの拡大図である。 図１０は、図８の領域Ｘの拡大図である。 図１１は、図８の領域ＸＩの拡大図である。 図１２は、第１実施形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 図１３は、第１実施形態に係る炭化珪素半導体装置の製造方法の第１工程を示す断面模式図である。 図１４は、第１実施形態に係る炭化珪素半導体装置の製造方法の第２工程を示す断面模式図である。 図１５は、第１実施形態に係る炭化珪素半導体装置の製造方法の第３工程を示す断面模式図である。 図１６は、第１実施形態に係る炭化珪素半導体装置の製造方法の第４工程を示す断面模式図である。 図１７は、第１実施形態に係る炭化珪素半導体装置の製造方法の第５工程を示す断面模式図である。 図１８は、第１実施形態に係る炭化珪素半導体装置の製造方法の第６工程を示す断面模式図である。 図１９は、第２実施形態に係る炭化珪素半導体装置の構成を示し、かつ図２０のＸＩＸ－ＸＩＸ線に沿った断面模式図である。 図２０は、第２実施形態に係る炭化珪素半導体装置の構成を示す平面模式図である。 図２１は、第２実施形態に係る炭化珪素半導体装置の構成を示し、かつ図２０のＸＸＩ－ＸＸＩ線に沿った断面模式図である。 図２２は、第２実施形態に係る炭化珪素半導体装置の変形例の構成を示し、かつ図２０のＸＩＸ－ＸＩＸ線に沿った領域に対応する断面模式図である。 図２３は、第２実施形態に係る炭化珪素半導体装置の変形例の構成を示し、かつ図２０のＸＸＩ－ＸＸＩ線に沿った領域に対応する断面模式図である。 図２４は、第２実施形態に係る炭化珪素半導体装置の構成を示し、かつ図８の領域ＩＸに対応する領域における平面模式図である。 図２５は、第２実施形態に係る炭化珪素半導体装置の構成を示し、かつ図８の領域Ｘに対応する領域における平面模式図である。 図２６は、第２実施形態に係る炭化珪素半導体装置の構成を示し、かつ図８の領域ＸＩに対応する領域における平面模式図である。 図２７は、第３実施形態に係る炭化珪素半導体装置の構成を示し、かつ図３のＩ－Ｉ線に沿った領域に対応する断面模式図である。 図２８は、第３実施形態に係る炭化珪素半導体装置の構成を示し、かつ図３のＩＶ－ＩＶ線に沿った領域に対応する断面模式図である。 図２９は、第４実施形態に係る炭化珪素半導体装置の構成を示す平面模式図である。 図３０は、第５実施形態に係る炭化珪素半導体装置の構成を示す平面模式図である。
　［本開示の実施形態の概要］
　まず、本開示の実施形態の概要について説明する。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　（１）本開示の一態様に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜１５とを備えている。炭化珪素基板１０は、第１主面１と、第１主面１と反対側にある第２主面２とを有する。ゲート絶縁膜１５は、第１主面１上に設けられている。炭化珪素基板１０は、活性領域１０１と、第１主面１に対して垂直な方向から見て活性領域１０１を取り囲む終端領域１０２とを含む。活性領域１０１には、第１主面１と連なる側面３と、側面３と連なる底面４とにより規定された１以上のゲートトレンチ６が設けられている。活性領域１０１は、第１導電型を有するドリフト領域１２と、ドリフト領域１２上に設けられ、かつ第１導電型と異なる第２導電型を有するボディ領域１３と、ボディ領域１３上にあり、ボディ領域１３によってドリフト領域１２から隔てられており、かつ第１導電型を有するソース領域１４と、底面４を含む平面と第２主面２との間に位置し、かつ第２導電型を有する第１不純物領域５０とを有する。終端領域１０２は、第１主面１に対して垂直な方向から見て活性領域１０１を取り囲み、かつ第２導電型を有する第２不純物領域６０を含む。ゲート絶縁膜１５は、側面３において、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と接し、かつ底面４において、ドリフト領域１２に接している。側面３は、第２不純物領域６０の内端面６２に面する第１外端面３１を有する。底面４は、第１外端面３１と連なる第１底部４１と、第１底部４１と連なり、かつ第１底部４１に対して内端面６２と反対側にある第２底部４２とを有する。第１不純物領域５０は、１以上のゲートトレンチ６と第２主面２との間に位置し、かつドリフト領域１２を挟んで離間する第１領域５１および第２領域５２を有する。第１外端面３１に平行な方向において、第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２の間隔は、第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２の間隔よりも小さい。
　外周側のセルは、セル構造が途切れる終端部となるため、内周側のセルと比較して電界が集中しやすく、電界強度が高くなる。本開示の一態様に係る炭化珪素半導体装置１００によれば、外周側に位置する第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２の間隔は、内周側に位置する第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２の間隔よりも小さい。電界強度が比較的高くなる外周側において、第１領域５１および第２領域５２の間隔を小さくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなる内周側において、第１領域５１および第２領域５２の間隔を大きくすることで、電流経路を広く確保し、炭化珪素半導体装置１００のオン抵抗を低減することができる。
　（２）上記（１）に係る炭化珪素半導体装置１００において、内端面６２に垂直な方向における第１底部４１の幅は、５０μｍ以上であってもよい。
　（３）上記（２）に係る炭化珪素半導体装置１００において、内端面６２に垂直な方向における第１底部４１の幅は、１００μｍ以上であってもよい。
　（４）上記（３）に係る炭化珪素半導体装置１００において、内端面６２に垂直な方向における第１底部４１の幅は、１５０μｍ以上であってもよい。
　（５）上記（１）～（４）のいずれかに係る炭化珪素半導体装置１００は、活性領域１０１上に位置するゲートパッド９２をさらに備えていてもよい。側面３は、ゲートパッド９２の第１側端面９４に面する第２外端面３５を有していてもよい。底面４は、第２外端面３５と連なる第３底部４３と、第３底部４３と連なり、かつ第３底部４３に対して第１側端面９４と反対側にある第４底部４４とを有していてもよい。第１不純物領域５０は、１以上のゲートトレンチ６と第２主面２との間に位置し、かつドリフト領域１２を挟んで離間する第３領域５３および第４領域５４を有していてもよい。第２外端面３５に平行な方向において、第３底部４３と第２主面２との間に位置する第３領域５３および第４領域５４の間隔は、第４底部４４と第２主面２との間に位置する第３領域５３および第４領域５４の間隔よりも小さくてもよい。
　ゲートパッド９２の近位のセルは、セル構造が途切れる終端部となるため、ゲートパッド９２に遠位のセルと比較して電界が集中しやすく、電界強度が高くなる。本開示の一態様に係る炭化珪素半導体装置１００によれば、ゲートパッド９２の近位にある第３底部４３と第２主面２との間に位置する第３領域５３および第４領域５４の間隔は、ゲートパッド９２に遠位にある第４底部４４と第２主面２との間に位置する第３領域５３および第４領域５４の間隔よりも小さい。電界強度が比較的高くなるゲートパッド９２の近位において、第３領域５３および第４領域５４の間隔を小さくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなるゲートパッド９２の遠位において、第３領域５３および第４領域５４の間隔を大きくすることで、電流経路を広く確保し、炭化珪素半導体装置１００のオン抵抗を低減することができる。
　（６）上記（５）に係る炭化珪素半導体装置１００は、ゲートパッド９２と電気的に接続されたゲートランナー９３をさらに備えていてもよい。側面３は、ゲートランナー９３の第２側端面９５に面する第３外端面３９を有していてもよい。底面４は、第３外端面３９と連なる第５底部４５と、第５底部４５と連なり、かつ第５底部４５に対して第２側端面９５と反対側にある第６底部４６とを有していてもよい。第１不純物領域５０は、１以上のゲートトレンチ６と第２主面２との間に位置し、かつドリフト領域１２を挟んで離間する第５領域５５および第６領域５６を有していてもよい。第３外端面３９に平行な方向において、第５底部４５と第２主面２との間に位置する第５領域５５および第６領域５６の間隔は、第６底部４６と第２主面２との間に位置する第５領域５５および第６領域５６の間隔よりも小さくてもよい。
　ゲートランナー９３の近位のセルは、セル構造が途切れる終端部となるため、ゲートランナー９３に遠位のセルと比較して電界が集中しやすく、電界強度が高くなる。本開示の一態様に係る炭化珪素半導体装置１００によれば、ゲートランナー９３の近位にある第５底部４５と第２主面２との間に位置する第５領域５５および第６領域５６の間隔は、ゲートランナー９３の遠位にある第６底部４６と第２主面２との間に位置する第５領域５５および第６領域５６の間隔よりも小さい。電界強度が比較的高くなるゲートランナー９３の近位において、第５領域５５および第６領域５６の間隔を小さくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなるゲートランナー９３の遠位において、第５領域５５および第６領域５６の間隔を大きくすることで、電流経路を広く確保し、炭化珪素半導体装置１００のオン抵抗を低減することができる。
　（７）上記（１）～（６）のいずれかに係る炭化珪素半導体装置１００は、１以上のゲートトレンチ６は、複数のゲートトレンチ６を含んでいてもよい。複数のゲートトレンチ６の各々は、長方形状の底面４を有していてもよい。底面４は、第１短辺９７と、第１短辺９７と反対側にある第２短辺９６と、第１短辺９７と連なる第７底部４７と、第７底部４７と連なる第８底部４８と、第８底部４８および第２短辺９６の双方と連なる第９底部４９とを有していてもよい。第１短辺９７に平行な方向において、第７底部４７と第２主面２との間に位置する第１領域５１および第２領域５２の間隔と、第９底部４９と第２主面２との間に位置する第１領域５１および第２領域５２の間隔とは、第８底部４８と第２主面２との間に位置する第１領域５１および第２領域５２の間隔よりも小さくてもよい。
　（８）上記（１）～（７）のいずれかに係る炭化珪素半導体装置１００は、活性領域１０１は、底面４に対面するように底面４と第２主面２との間に位置し、かつ第２導電型を有する第３不純物領域７０をさらに有していてもよい。第１外端面３１に平行な方向において、第１底部４１と第２主面２との間に位置する第３不純物領域７０の幅は、第２底部４２と第２主面２との間に位置する第３不純物領域７０の幅よりも大きくてもよい。電界強度が比較的高くなる外周側において、第３不純物領域７０の幅を大きくすることで、ゲートトレンチ６における電界集中をさらに緩和することができる。
　（９）本開示の一態様に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜１５とを備えている。炭化珪素基板１０は、第１主面１と、第１主面１と反対側にある第２主面２とを有する。ゲート絶縁膜１５は、第１主面１上に設けられている。炭化珪素基板１０は、活性領域１０１と、第１主面１に対して垂直な方向から見て活性領域１０１を取り囲む終端領域１０２とを含む。活性領域１０１には、第１主面１と連なる側面３と、側面３と連なる底面４とにより規定された１以上のゲートトレンチ６が設けられている。活性領域１０１は、第１導電型を有するドリフト領域１２と、ドリフト領域１２上に設けられ、かつ第１導電型と異なる第２導電型を有するボディ領域１３と、ボディ領域１３上にあり、ボディ領域１３によってドリフト領域１２から隔てられており、かつ第１導電型を有するソース領域１４と、底面４に対面するように底面４と第２主面２との間に位置し、かつ第２導電型を有する第１不純物領域５０とを有している。終端領域１０２は、第１主面１に対して垂直な方向から見て活性領域１０１を取り囲み、かつ第２導電型を有する第２不純物領域６０を含む。ゲート絶縁膜１５は、側面３において、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と接し、かつ底面４において、ドリフト領域１２に接している。側面３は、第２不純物領域６０の内端面６２に面する第１外端面３１を有している。底面４は、第１外端面３１と連なる第１底部４１と、第１底部４１と連なり、かつ第１底部４１に対して内端面６２と反対側にある第２底部４２とを有している。第１外端面３１に平行な方向において、第１底部４１と第２主面２との間に位置する第１不純物領域５０の幅は、第２底部４２と第２主面２との間に位置する第１不純物領域５０の幅よりも大きい。
　外周側のセルは、セル構造が途切れる終端部となるため、内周側のセルと比較して電界が集中しやすく、電界強度が高くなる。本開示の一態様に係る炭化珪素半導体装置１００によれば、外周側に位置する第１底部４１と第２主面２との間に位置する第１不純物領域５０の幅は、内周側に位置する第２底部４２と第２主面２との間に位置する第１不純物領域５０の幅よりも大きい。電界強度が比較的高くなる外周側において、第１不純物領域５０の幅を大きくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなる内周側において、第１不純物領域５０の幅を小さくすることで、電流経路を広く確保し、炭化珪素半導体装置１００のオン抵抗を低減することができる。
　（１０）上記（９）に係る炭化珪素半導体装置１００において、第１不純物領域５０は、底面４に接していてもよい。
　（１１）上記（９）または（１０）に係る炭化珪素半導体装置１００において、内端面６２に垂直な方向における第１底部４１の幅は、５０μｍ以上であってもよい。
　（１２）上記（１１）に係る炭化珪素半導体装置１００において、内端面６２に垂直な方向における第１底部４１の幅は、１００μｍ以上であってもよい。
　（１３）上記（１２）に係る炭化珪素半導体装置１００において、内端面６２に垂直な方向における第１底部４１の幅は、１５０μｍ以上であってもよい。
　（１４）上記（９）～（１３）のいずれかに係る炭化珪素半導体装置１００は、活性領域１０１上に位置するゲートパッド９２をさらに備えていてもよい。側面３は、ゲートパッド９２の第１側端面９４に面する第２外端面３５を有していてもよい。底面４は、第２外端面３５と連なる第３底部４３と、第３底部４３と連なり、かつ第３底部４３に対して第１側端面９４と反対側にある第４底部４４とを有していてもよい。第２外端面３５に平行な方向において、第３底部４３と第２主面２との間に位置する第１不純物領域５０の幅は、第４底部４４と第２主面２との間に位置する第１不純物領域５０の幅よりも大きくてもよい。
　ゲートパッド９２の近位のセルは、セル構造が途切れる終端部となるため、ゲートパッド９２に遠位のセルと比較して電界が集中しやすく、電界強度が高くなる。本開示の一態様に係る炭化珪素半導体装置１００によれば、ゲートパッド９２の近位にある第３底部４３と第２主面２との間に位置する第１不純物領域５０の幅は、ゲートパッド９２に遠位にある第４底部４４と第２主面２との間に位置する第１不純物領域５０の幅よりも大きい。電界強度が比較的高くなるゲートパッド９２の近位において、第１不純物領域５０の幅を大きくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなるゲートパッド９２の遠位において、第１不純物領域５０の幅を小さくすることで、電流経路を広く確保し、炭化珪素半導体装置１００のオン抵抗を低減することができる。
　（１５）上記（１４）に係る炭化珪素半導体装置１００は、ゲートパッド９２と電気的に接続されたゲートランナー９３をさらに備えていてもよい。側面３は、ゲートランナー９３の第２側端面９５に面する第３外端面３９を有していてもよい。底面４は、第３外端面３９と連なる第５底部４５と、第５底部４５と連なり、かつ第５底部４５に対して第２側端面９５と反対側にある第６底部４６とを有していてもよい。第３外端面３９に平行な方向において、第５底部４５と第２主面２との間に位置する第１不純物領域５０の幅は、第６底部４６と第２主面２との間に位置する第１不純物領域５０の幅よりも大きくてもよい。
　ゲートランナー９３の近位のセルは、セル構造が途切れる終端部となるため、ゲートランナー９３に遠位のセルと比較して電界が集中しやすく、電界強度が高くなる。本開示の一態様に係る炭化珪素半導体装置１００によれば、ゲートランナー９３の近位にある第５底部４５と第２主面２との間に位置する第１不純物領域５０の幅は、ゲートランナー９３の遠位にある第６底部４６と第２主面２との間に位置する第１不純物領域５０の幅よりも大きい。電界強度が比較的高くなるゲートランナー９３の近位において、第１不純物領域５０の幅を大きくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなるゲートランナー９３の遠位において、第１不純物領域５０の幅を小さくすることで、電流経路を広く確保し、炭化珪素半導体装置１００のオン抵抗を低減することができる。
　（１６）上記（９）～（１５）のいずれかに係る炭化珪素半導体装置１００において、１以上のゲートトレンチ６は、複数のゲートトレンチ６を含んでいてもよい。複数のゲートトレンチ６の各々は、長方形状の底面４を有していてもよい。底面４は、第１短辺９７と、第１短辺９７と反対側にある第２短辺９６と、第１短辺９７と連なる第７底部４７と、第７底部４７と連なる第８底部４８と、第８底部４８および第２短辺９６の双方と連なる第９底部４９とを有していてもよい。第１短辺９７に平行な方向において、第７底部４７と第２主面２との間に位置する第１不純物領域５０の幅と、第９底部４９と第２主面２との間に位置する第１不純物領域５０の幅とは、第８底部４８と第２主面２との間に位置する第１不純物領域５０の幅よりも大きくてもよい。
　［本開示の実施形態の詳細］
　以下、本開示の実施形態の詳細について図面に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
　（第１実施形態）
　まず、本開示の第１実施形態に係る炭化珪素半導体装置の一例としてのＭＯＳＦＥＴの構成について説明する。
　図１に示されるように、第１実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、層間絶縁膜２５と、ソース電極１６と、ソース配線１９と、ドレイン電極２０とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層２４を含む。炭化珪素基板１０は、第１主面１と、第１主面１と反対側にある第２主面２とを有する。炭化珪素エピタキシャル層２４は第１主面１を構成する。炭化珪素単結晶基板１１は第２主面２を構成する。
　第１主面１は、たとえば｛０００－１｝面または｛０００－１｝面から２°以上８°以下オフした面である。具体的には、第１主面１は、（０００－１）面または（０００－１）面から２°以上８°以下オフした面である。炭化珪素単結晶基板１１および炭化珪素エピタキシャル層２４は、たとえばポリタイプ４Ｈの六方晶炭化珪素である。炭化珪素単結晶基板１１は、たとえば窒素などのｎ型不純物を含みｎ型の導電型（第１導電型）を有する。
　図２に示されるように、炭化珪素基板１０は、活性領域１０１と、終端領域１０２とを含んでいる。終端領域１０２は、第１主面１に対して垂直な方向から見て、活性領域１０１を取り囲む。言い換えれば、第１主面１に対して垂直な方向から見て、終端領域１０２は、活性領域１０１の外側にある。終端領域１０２は、第２不純物領域６０と、ガードリング６１とを主に含む。第２不純物領域６０は、たとえばＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）である。第２不純物領域６０は、ガードリングであってもよい。第２不純物領域６０は、第１主面１に対して垂直な方向から見て、活性領域１０１を取り囲む。
　図１に示されるように、活性領域１０１は、ドリフト領域１２と、第１不純物領域５０と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを主に含む。ドリフト領域１２は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型（第１導電型）を有する。ドリフト領域１２は、第１ドリフト領域部２１と、第２ドリフト領域部２２とを有する。第１ドリフト領域部２１のｎ型不純物の濃度は、たとえば７×１０15ｃｍ-3程度である。炭化珪素単結晶基板１１のｎ型不純物の濃度は、第１ドリフト領域部２１のｎ型不純物の濃度よりも高くてもよい。
　第２ドリフト領域部２２は、第１ドリフト領域部２１と連なっている。第２ドリフト領域部２２のｎ型不純物の濃度は、第１ドリフト領域部２１のｎ型不純物の濃度よりも高くてもよいし、第１ドリフト領域部２１のｎ型不純物の濃度と同じ程度であってもよい。第２ドリフト領域部２２のｎ型不純物の濃度は、たとえば３×１０16ｃｍ-3程度である。第２ドリフト領域部２２は、第１ドリフト領域部２１および第１不純物領域５０上にある。第２ドリフト領域部２２の底面は、第１ドリフト領域部２１および第１不純物領域５０の頂面に接している。
　ボディ領域１３は、第２ドリフト領域部２２上にある。ボディ領域１３は、第２ドリフト領域部２２に接している。ボディ領域１３は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型（第２導電型）を有する。ゲート絶縁膜１５と対向するボディ領域１３の領域において、チャネルが形成可能である。
　ソース領域１４は、ボディ領域１３上にある。ソース領域１４は、ボディ領域１３と接する。ソース領域１４は、ボディ領域１３によって第２ドリフト領域部２２から隔てられている。ソース領域１４は、たとえば窒素またはリンなどのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１４は、炭化珪素基板１０の第１主面１の一部を構成する。ソース領域１４のｎ型不純物の濃度は、第２ドリフト領域部２２のｎ型不純物の濃度よりも高くてもよい。
　コンタクト領域１８は、ボディ領域１３と、ソース領域１４とに接している。コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高くてもよい。コンタクト領域１８は、ボディ領域１３と第１主面１とを繋ぐ。コンタクト領域１８は、ソース領域１４およびボディ領域１３を貫通して第２ドリフト領域部２２に接していてもよい。コンタクト領域１８は、第１不純物領域５０まで延在していてもよい。第１不純物領域５０がコンタクト領域１８に接地した構造とすることにより、第１不純物領域５０の電位が固定されるので静電容量の変動が抑制できる。
　炭化珪素基板１０の第１主面１には、側面３と、底面４とにより規定されたゲートトレンチ６が設けられている。具体的には、活性領域１０１には、第１主面１と連なる側面３と、側面３と連なる底面４とにより規定された１以上のゲートトレンチ６が設けられている。側面３は、ボディ領域１３とソース領域１４を貫通して第２ドリフト領域部２２に至っている。底面４は、第２ドリフト領域部２２に位置している。
　断面視（第２主面２と平行な方向から見た視野）において、ゲートトレンチ６の幅が底面４に向かってテーパ状に狭まるように側面３が傾斜していてもよい。側面３は、たとえば（０００－１）面に対して５２°以上７２°以下傾斜している。側面３は、第１主面１に対してほぼ垂直であってもよい。底面４は、第１主面１とほぼ平行であってもよい。断面視において、ゲートトレンチ６は、Ｕ字状またはＶ字状の形状を有してもよい。ソース領域１４およびボディ領域１３は、ゲートトレンチ６の側面３に露出している。第２ドリフト領域部２２は、ゲートトレンチ６の側面３および底面４の双方に露出している。
　ゲート絶縁膜１５は、炭化珪素基板１０上に設けられている。ゲート絶縁膜１５は、たとえば熱酸化膜である。ゲート絶縁膜１５は、たとえば二酸化珪素を含む材料により構成されている。ゲート絶縁膜１５の厚みは、たとえば４５ｎｍ程度である。ゲート絶縁膜１５は、側面３において、ソース領域１４と、ボディ領域１３と、第２ドリフト領域部２２と接している。ゲート絶縁膜１５は、底面４において、第２ドリフト領域部２２と接している。ゲート絶縁膜１５は、第１主面１においてソース領域１４と接していてもよい。
　ゲート電極２７は、ゲートトレンチ６の内部においてゲート絶縁膜１５上に設けられている。ゲート電極２７は、たとえば不純物を含むポリシリコンにより構成されている。ゲート電極２７は、ソース領域１４と、ボディ領域１３と、第２ドリフト領域部２２とに対面するように設けられている。ゲート絶縁膜１５は、ボディ領域１３とゲート電極２７との間に設けられている。
　ソース電極１６は、第１主面１においてソース領域１４およびコンタクト領域１８と接している。ソース電極１６は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。好ましくは、ソース電極１６は、ソース領域１４およびコンタクト領域１８とオーミック接合している。ソース配線１９は、ソース電極１６に接している。ソース配線１９は、たとえばアルミニウムを含む材料から構成されている。
　層間絶縁膜２５は、ゲート電極２７およびゲート絶縁膜１５に接して設けられている。層間絶縁膜２５は、たとえば二酸化珪素を含む材料から構成されている。層間絶縁膜２５は、ゲートトレンチ６の内部において、ゲート電極２７上に設けられていてもよい。層間絶縁膜２５は、ゲート電極２７とソース電極１６とを電気的に絶縁している。ドレイン電極２０は、第２主面２において炭化珪素単結晶基板１１と接している。ドレイン電極２０は、ドリフト領域１２と電気的に接続されている。ドレイン電極２０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。
　図１に示されるように、第１不純物領域５０は、底面４を含む平面と第２主面２との間に位置する。第１不純物領域５０は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。第１不純物領域５０のｐ型不純物の濃度は、たとえば５×１０16ｃｍ-3以上１×１０18ｃｍ-3以下である。第１不純物領域５０は、１以上のゲートトレンチ６と第２主面２との間に位置し、かつドリフト領域１２を挟んで離間する第１領域５１および第２領域５２を有する。第１ドリフト領域部２１の一部は、第１領域５１と第２領域５２との間にある。
　第２不純物領域６０は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。第２不純物領域６０は、たとえばＪＴＥである。第２不純物領域６０のｐ型不純物の濃度は、たとえば５×１０16ｃｍ-3以上１×１０18ｃｍ-3以下である。上記各不純物領域におけるｎ型不純物またはｐ型不純物の濃度は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定可能である。
　図３に示されるように、第２不純物領域６０は、活性領域に面する内端面６２を有する。ゲートトレンチ６の側面３は、内端面６２に面する第１外端面３１を有する。第１外端面３１は、ゲートトレンチ６の側面３の中で、第２不純物領域６０の内端面６２に最も近い面であってもよい。底面４は、第１底部４１と、第２底部４２とを有する。第１底部４１は、第１外端面３１と連なる。第２底部４２は、第１底部４１と連なり、かつ第１底部４１に対して内端面６２と反対側にある。図３に示されるように、第１外端面３１に平行な方向７において、第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７１は、第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７２よりも小さい。
　図１および図３に示されるように、第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７１は、第１底部４１の幅７７よりも小さくてもよい。図３および図４に示されるように、第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７２は、第２底部４２の幅７７よりも大きく、かつゲートトレンチ６の開口部の幅７８よりも小さくてもよい。内端面６２に垂直な方向８における第１底部４１の幅９０（図３参照）は、たとえば５０μｍ以上である。内端面６２に垂直な方向における第１底部４１の幅９０は、１００μｍ以上であってもよいし、１５０μｍ以上であってもよい。
　図５、図６および図７に示されるように、最も外側にあるゲートトレンチ６（言い換えれば、ゲートトレンチ６の長辺が、第２不純物領域６０に最も近いゲートトレンチ６）においては、第１底部４１と第２主面２との間における第１領域５１および第２領域５２の間隔７９（図６参照）は、第２底部４２と第２主面２との間における第１領域５１および第２領域５２の間隔８０（図７参照）と同じ程度であってもよい。最も外側にあるゲートトレンチ６だけではなく、内端面６２から５０μｍ～１５０μｍ以内の領域におけるゲートトレンチ６において、第１底部４１と第２主面２との間における第１領域５１および第２領域５２の間隔７９（図６参照）は、第２底部４２と第２主面２との間における第１領域５１および第２領域５２の間隔８０（図７参照）と同じ程度であってもよい。たとえばセルピッチが１０μｍであるとすると、たとえば５本以上１５本以下程度のゲートトレンチ６は、内端面６２から５０μｍ～１５０μｍ以内の領域に配置されている。間隔７９（図６参照）および間隔８０（図７参照）は、第２底部４２の幅７７よりも小さくてもよい。
　図６および図７に示されるように、終端領域１０２は、第２不純物領域６０と、ガードリング６１と、ドリフト領域１２とを有する。第２不純物領域６０は、上部ＪＴＥ６５と、下部ＪＴＥ６３とを有している。ガードリング６１は、上部ガードリング部６６と、下部ガードリング部６４とを有している。下部ＪＴＥ６３は、上部ＪＴＥ６５と第２主面２との間に位置する。下部ガードリング部６４は、上部ガードリング部６６と第２主面２との間に位置する。下部ＪＴＥ６３は、第１不純物領域５０を取り囲んでいる。下部ＪＴＥ６３は、第１不純物領域５０と接していてもよい。下部ガードリング部６４は、下部ＪＴＥ６３を取り囲んでいる。上部ＪＴＥ６５と上部ガードリング部６６との間には、第２ドリフト領域部２２がある。下部ＪＴＥ６３と下部ガードリング部６４との間には、第１ドリフト領域部２１がある。
　図８に示されるように、炭化珪素半導体装置１００は、活性領域１０１上に位置するゲートパッド９２と、ゲートパッド９２と電気的に接続されたゲートランナー９３をさらに有していてもよい。ゲートパッド９２は、平面視において、たとえば四角形の形状を有している。ゲートランナー９３は、たとえばゲートパッド９２の一辺から直線状に延在している。ゲートランナー９３は、平面視において、たとえば長方形の形状を有している。
　図９に示されるように、１以上のゲートトレンチ６は、複数のゲートトレンチ６を含んでいてもよい。複数のゲートトレンチ６の各々は、ゲートトレンチの短手方向に沿って間隔を隔てて配置されている。複数のゲートトレンチ６の各々は、長方形状の底面４を有している。底面４は、第１短辺９７と、第２短辺９６と、第７底部４７と、第８底部４８と、第９底部４９とを有している。第２短辺９６は、第１短辺９７と反対側にある。第１短辺９７は、第２不純物領域６０側に位置する。第２短辺９６は、ゲートパッド９２側に位置する。ゲートトレンチ６は、第２不純物領域６０側からゲートパッド９２側まで延在している。第７底部４７は、第１短辺９７と連なる。第８底部４８は、第７底部４７と連なる。第９底部４９は、第８底部４８および第２短辺９６の双方と連なる。第１短辺９７に平行な方向において、第７底部４７と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７１と、第９底部４９と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７１とは、第８底部４８と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７２よりも小さくてもよい。
　図１０に示されるように、１以上のゲートトレンチ６の側面３は、ゲートパッド９２の第１側端面９４に面する第２外端面３５を有していてもよい。１以上のゲートトレンチ６の底面４は、第３底部４３と、第４底部４４と、第９底部４９とを有している。第３底部４３は、第２外端面３５と連なる。第４底部４４は、第３底部４３と連なり、かつ第３底部４３に対して第１側端面９４と反対側にある。第９底部４９は、第４底部４４と連なり、かつ第４底部４４に対して第３底部４３と反対側にある。第１短辺９７は、ゲートパッド９２側に位置する。第２短辺９６は、第２不純物領域６０側に位置する。ゲートトレンチ６は、ゲートパッド９２側から第２不純物領域６０側まで延在している。
　第１不純物領域５０は、１以上のゲートトレンチ６と第２主面２との間に位置し、かつドリフト領域１２を挟んで離間する第３領域５３および第４領域５４を有していてもよい。第２外端面３５に平行な方向において、第３底部４３と第２主面２との間に位置する第３領域５３および第４領域５４の間隔７３（図１０参照）は、第４底部４４と第２主面２との間に位置する第３領域５３および第４領域５４の間隔７４（図１０参照）よりも小さくてもよい。同様に、第２外端面３５に平行な方向において、第９底部４９と第２主面２との間に位置する第３領域５３および第４領域５４の間隔７３は、第４底部４４と第２主面２との間に位置する第３領域５３および第４領域５４の間隔７４（図１０参照）よりも小さくてもよい。
　図１１に示されるように、１以上のゲートトレンチ６の側面３は、ゲートランナー９３の第２側端面９５に面する第３外端面３９を有していてもよい。底面４は、第５底部４５と、第６底部４６と、第９底部４９とを有している。第５底部４５は、第３外端面３９と連なる。第６底部４６は、第５底部４５と連なり、かつ第５底部４５に対して第２側端面９５と反対側にある。第９底部４９は、第６底部４６と連なり、かつ第６底部４６に対して第５底部４５と反対側にある。第１短辺９７は、ゲートランナー９３側に位置する。第２短辺９６は、第２不純物領域６０側に位置する。ゲートトレンチ６は、ゲートランナー９３側から第２不純物領域６０側まで延在している。
　第１不純物領域５０は、１以上のゲートトレンチ６と第２主面２との間に位置し、かつドリフト領域１２を挟んで離間する第５領域５５および第６領域５６を有していてもよい。第３外端面３９に平行な方向において、第５底部４５と第２主面２との間に位置する第５領域５５および第６領域５６の間隔７５（図１１参照）は、第６底部４６と第２主面２との間に位置する第５領域５５および第６領域５６の間隔７６（図１１参照）よりも小さくてもよい。同様に、第３外端面３９に平行な方向において、第９底部４９と第２主面２との間に位置する第５領域５５および第６領域５６の間隔７５は、第６底部４６と第２主面２との間に位置する第５領域５５および第６領域５６の間隔７６（図１１参照）よりも小さくてもよい。
　次に、第１実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。
　まず、炭化珪素基板を準備する工程（Ｓ１０：図１２）が実施される。たとえば昇華法を用いて炭化珪素単結晶基板１１が準備される。炭化珪素単結晶基板の最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用い、ドーパントガスとしてアンモニア（ＮＨ3）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板１１上に第１ドリフト領域部２１がエピタキシャル成長により形成される（図１３参照）。第１ドリフト領域部２１の厚みは、たとえば９μｍである。第１ドリフト領域部２１が含む窒素原子の濃度は、たとえば７×１０15ｃｍ-3程度である。
　次に、第１ドリフト領域部２１の表面にマスク層（図示せず）が形成される。マスク層は、第１不純物領域５０が形成される領域上に開口部を有する。当該マスク層を用いて、第１ドリフト領域部２１の表面に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入される。これにより、第１ドリフト領域部２１の表面に露出する第１不純物領域５０が形成される（図１４参照）。第１不純物領域５０は、第１ドリフト領域部２１を挟んで離間する第１領域５１および第２領域５２を有する。第１不純物領域５０は、第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７１が、第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２の間隔７２よりも小さくなるように形成される（図３参照）。次に、マスク層が第１ドリフト領域部２１の表面から除去される。
　次に、たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素ガスを用い、ドーパントガスとしてアンモニアを用いたＣＶＤ法により、第１ドリフト領域部２１および第１不純物領域５０上に第２ドリフト領域部２２がエピタキシャル成長により形成される。第２ドリフト領域部２２の厚みは、たとえば３μｍである。第２ドリフト領域部２２が含む窒素原子の濃度は、たとえば３×１０16ｃｍ-3程度である。
　次に、イオン注入工程が実施される。第２ドリフト領域部２２の表面に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入される。これにより、第２ドリフト領域部２２と接するボディ領域１３が形成される。ボディ領域１３の厚みは、たとえば０．９μｍである。次に、ボディ領域１３に対して、たとえばリンなどのｎ型不純物がイオン注入される。これにより、ｎ型の導電型を有するソース領域１４が形成される。ソース領域１４の厚みは、たとえば０．４μｍである。ソース領域１４は、第１主面１を構成する。ソース領域１４が含むｎ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高い。次に、ソース領域１４に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されることにより、コンタクト領域１８が形成される。コンタクト領域１８は、ソース領域１４およびボディ領域１３を貫通し、第１不純物領域５０に接するように形成される（図１５参照）。第２ドリフト領域２２が厚いと、１回のイオン注入では、コンタクト領域１８が第１不純物領域５０に届かない場合がある。この場合、第２ドリフト領域２２を２回以上に分けて形成し、その都度ｐ型不純物を注入することで、コンタクト領域１８を第１不純物領域５０に接触させることができる。コンタクト領域１８が含むｐ型不純物の濃度は、ソース領域１４が含むｎ型不純物の濃度よりも高くてもよい。
　次に、炭化珪素基板１０にイオン注入された不純物を活性化するため活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　次に、ゲートトレンチを形成する工程（Ｓ２０：図１２）が実施される。たとえば、ソース領域１４およびコンタクト領域１８から構成される第１主面１上に、ゲートトレンチ６（図１）が形成される位置上に開口を有するマスク１７が形成される。マスク１７を用いて、ソース領域１４と、ボディ領域１３と、第２ドリフト領域部２２の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ６が形成されるべき領域に、第１主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１とほぼ平行な底部とを有する凹部が形成される。
　次に、凹部において熱エッチングが行われる。熱エッチングは、第１主面１上にマスク１７が形成された状態で、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6またはＣＦ4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
　上記熱エッチングにより、炭化珪素基板１０の第１主面１にゲートトレンチ６が形成される（図１６参照）。ゲートトレンチ６は、側面３と、底面４とにより規定される。側面３は、ソース領域１４と、ボディ領域１３と、第２ドリフト領域部２２とにより構成される。底面４は、第２ドリフト領域部２２により構成される。側面３と、底面４に沿った面との間の角度は、たとえば５４．７°である。次に、マスク１７が第１主面１から除去される。
　次に、ゲート絶縁膜を形成する工程（Ｓ３０：図１２）が実施される。たとえば、炭化珪素基板１０が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、底面４において第２ドリフト領域部２２と接し、かつ側面３において第２ドリフト領域部２２と、ボディ領域１３と、ソース領域１４とに接し、かつ第１主面１においてソース領域１４と接するゲート絶縁膜１５が形成される（図１７参照）。
　炭化珪素基板１０を熱酸化することによりゲート絶縁膜１５を形成した後に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、たとえば１１００℃以上１３００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜１５とボディ領域１３との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、窒素原子の導入が可能であれば、ＮＯガス以外のガス（たとえばＮ2Ｏ）が雰囲気ガスとして用いられてもよい。ＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜１５とボディ領域１３との界面領域における界面準位の形成がさらに抑制される。
　次に、ゲート電極を形成する工程（Ｓ４０：図１２）が実施される。たとえば、ゲートトレンチ６の内部においてゲート絶縁膜１５に接するゲート電極２７が形成される。ゲート電極２７は、ゲートトレンチ６の内部に配置され、ゲート絶縁膜１５上においてゲートトレンチ６の側面３および底面４の各々と対面するように形成される。ゲート電極２７は、たとえばＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
　次に、層間絶縁膜を形成する工程（Ｓ５０：図１２）が形成される。たとえば、ゲート電極２７を覆い、かつゲート絶縁膜１５と接するように層間絶縁膜２５が形成される。好ましくは、層間絶縁膜２５は、堆積法により形成され、より好ましくは化学気相成長法により形成される。層間絶縁膜２５は、たとえば二酸化珪素を含む材料からなる。次に、ソース領域１４およびコンタクト領域１８上に開口部が形成されるように、層間絶縁膜２５およびゲート絶縁膜１５の一部がエッチングされる。これにより、コンタクト領域１８およびソース領域１４がゲート絶縁膜１５から露出する（図１８参照）。
　次に、ソース電極を形成する工程（Ｓ６０：図１２）が実施される。次に、第１主面１においてソース領域１４およびコンタクト領域１８に接するソース電極１６が形成される。ソース電極１６は、たとえばスパッタリング法により形成される。ソース電極１６は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。次に、合金化アニールが実施される。具体的には、ソース領域１４およびコンタクト領域１８と接するソース電極１６が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極１６の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、コンタクト領域１８とオーミック接合する。
　次に、ソース電極１６と電気的に接続されるソース配線１９が形成される。ソース配線１９は、ソース電極１６および層間絶縁膜２５上に形成される。次に、第２主面２において、炭化珪素基板１０がバックグラインディングされる。これにより、炭化珪素基板１０が薄くされる。次に、第２主面２と接するようにドレイン電極２０が形成される。以上により、第１実施形態に係るＭＯＳＦＥＴ１００（図１）が製造される。
　次に、第１実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
　第１実施形態に係るＭＯＳＦＥＴ１００によれば、外周側に位置する第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２の間隔は、内周側に位置する第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２の間隔よりも小さい。電界強度が比較的高くなる外周側において、第１領域５１および第２領域５２の間隔を小さくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなる内周側において、第１領域５１および第２領域５２の間隔を大きくすることで、電流経路を広く確保し、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
　また第１実施形態に係るＭＯＳＦＥＴ１００によれば、ゲートパッド９２の近位にある第３底部４３と第２主面２との間に位置する第３領域５３および第４領域５４の間隔は、ゲートパッド９２に遠位にある第４底部４４と第２主面２との間に位置する第３領域５３および第４領域５４の間隔よりも小さい。電界強度が比較的高くなるゲートパッド９２の近位において、第３領域５３および第４領域５４の間隔を小さくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなるゲートパッド９２の遠位において、第３領域５３および第４領域５４の間隔を大きくすることで、電流経路を広く確保し、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
　さらに第１実施形態に係るＭＯＳＦＥＴ１００によれば、ゲートランナー９３の近位にある第５底部４５と第２主面２との間に位置する第５領域５５および第６領域５６の間隔は、ゲートランナー９３の遠位にある第６底部４６と第２主面２との間に位置する第５領域５５および第６領域５６の間隔よりも小さい。電界強度が比較的高くなるゲートランナー９３の近位において、第５領域５５および第６領域５６の間隔を小さくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなるゲートランナー９３の遠位において、第５領域５５および第６領域５６の間隔を大きくすることで、電流経路を広く確保し、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
　（第２実施形態）
　次に、本開示の第２実施形態に係る炭化珪素半導体装置の構成について説明する。第２実施形態に係るＭＯＳＦＥＴ１００の構成は、以下で説明する構成において、第１実施形態に係るＭＯＳＦＥＴの構成と異なっており、その他の構成については第１実施形態に係るＭＯＳＦＥＴの構成とほぼ同じである。
　図１９に示されるように、第１不純物領域５０は、ゲートトレンチ６の底面４に対面するように、底面４と第２主面２との間に位置していてもよい。第１不純物領域５０は、ゲートトレンチ６の側面３と対面するように、側面３と第２主面２との間に位置していてもよい。
　図２０に示されるように、ゲートトレンチ６の側面３は、第２不純物領域６０の内端面６２に面する第１外端面３１を有している。底面４は、第１外端面３１と連なる第１底部４１と、第１底部４１と連なり、かつ第１底部４１に対して内端面６２と反対側にある第２底部４２とを有している。第１外端面３１に平行な方向において、第１底部４１と第２主面２との間に位置する第１不純物領域５０の幅８１（図１９参照）は、第２底部４２と第２主面２との間に位置する第１不純物領域５０の幅８２（図２１参照）よりも大きい。
　図１９に示されるように、第１底部４１と第２主面２との間に位置する第１不純物領域５０の幅８１は、ゲートトレンチ６の底面４の幅７７よりも大きく、かつゲートトレンチ６の開口部の幅７８よりも小さくてもよい。図２１に示されるように、第２底部４２と第２主面２との間に位置する第１不純物領域５０の幅８２は、ゲートトレンチ６の底面４の幅７７（図１９参照）と同じ程度であってもよいし、ゲートトレンチ６の底面４の幅７７よりも小さくてもよい。
　図２０に示されるように、内端面６２に垂直な方向における第１底部４１の幅は、たとえば５０μｍ以上である。内端面６２に垂直な方向における第１底部４１の幅は、１００μｍ以上であってもよいし、１５０μｍ以上であってもよい。
　図２２および図２３に示されるように、第１不純物領域５０は、底面４に接していてもよい。ゲートトレンチ６の底面４は、第１不純物領域５０の頂面に位置していてもよいし、第１不純物領域５０の内部に位置していてもよい。この場合においても、第１外端面３１に平行な方向において、第１底部４１と第２主面２との間に位置する第１不純物領域５０の幅８１（図２２参照）は、第２底部４２と第２主面２との間に位置する第１不純物領域５０の幅８２（図２３参照）よりも大きい。
　図２４に示されるように、１以上のゲートトレンチ６は、複数のゲートトレンチ６を含んでいてもよい。複数のゲートトレンチ６の各々は、ゲートトレンチの短手方向に沿って間隔を隔てて配置されている。複数のゲートトレンチ６の各々は、長方形状の底面４を有している。底面４は、第１短辺９７と、第２短辺９６と、第７底部４７と、第８底部４８と、第９底部４９とを有している。第２短辺９６は、第１短辺９７と反対側にある。第１短辺９７は、第２不純物領域６０側に位置する。第２短辺９６は、ゲートパッド９２側に位置する。ゲートトレンチ６は、第２不純物領域６０側からゲートパッド９２側まで延在している。第７底部４７は、第１短辺９７と連なる。第８底部４８は、第７底部４７と連なる。第９底部４９は、第８底部４８および第２短辺９６の双方と連なる。第１短辺９７に平行な方向において、第７底部４７と第２主面２との間に位置する第１不純物領域５０の幅と、第９底部４９と第２主面２との間に位置する第１不純物領域５０の幅とは、第８底部４８と第２主面２との間に位置する第１不純物領域５０の幅よりも大きくてもよい。
　図２５に示されるように、１以上のゲートトレンチ６の側面３は、ゲートパッド９２の第１側端面９４に面する第２外端面３５を有していてもよい。１以上のゲートトレンチ６の底面４は、第３底部４３と、第４底部４４と、第９底部４９とを有している。第３底部４３は、第２外端面３５と連なる。第４底部４４は、第３底部４３と連なり、かつ第３底部４３に対して第１側端面９４と反対側にある。第９底部４９は、第４底部４４と連なり、かつ第４底部４４に対して第３底部４３と反対側にある。第１短辺９７は、ゲートパッド９２側に位置する。第２短辺９６は、第２不純物領域６０側に位置する。ゲートトレンチ６は、ゲートパッド９２側から第２不純物領域６０側まで延在している。
　第１不純物領域５０は、第３底部４３と、第４底部４４と、第９底部４９とに対面して設けられている。第２外端面３５に平行な方向において、第３底部４３と第２主面２との間に位置する第１不純物領域５０の幅８３（図２５参照）は、第４底部４４と第２主面２との間に位置する第１不純物領域５０の幅８４（図２５参照）よりも大きくてもよい。同様に、第２外端面３５に平行な方向において、第９底部４９と第２主面２との間に位置する第１不純物領域５０の幅８３は、第４底部４４と第２主面２との間に位置する第１不純物領域５０の幅８４（図２５参照）よりも大きくてもよい。
　図２６に示されるように、１以上のゲートトレンチ６の側面３は、ゲートランナー９３の第２側端面９５に面する第３外端面３９を有していてもよい。底面４は、第５底部４５と、第６底部４６と、第９底部４９とを有している。第５底部４５は、第３外端面３９と連なる。第６底部４６は、第５底部４５と連なり、かつ第５底部４５に対して第２側端面９５と反対側にある。第９底部４９は、第６底部４６と連なり、かつ第６底部４６に対して第５底部４５と反対側にある。第１短辺９７は、ゲートランナー９３側に位置する。第２短辺９６は、第２不純物領域６０側に位置する。ゲートトレンチ６は、ゲートランナー９３側から第２不純物領域６０側まで延在している。
　第１不純物領域５０は、第５底部４５と、第６底部４６と、第９底部４９とに対面して設けられている。第３外端面３９に平行な方向において、第５底部４５と第２主面２との間に位置する第１不純物領域５０の幅８５（図２６参照）は、第６底部４６と第２主面２との間に位置する第１不純物領域５０の幅８６（図２６参照）よりも大きくてもよい。同様に、第３外端面３９に平行な方向において、第９底部４９と第２主面２との間に位置する第１不純物領域５０の幅８６は、第６底部４６と第２主面２との間に位置する第１不純物領域５０の幅８５（図２６参照）よりも小さくてもよい。なお、第２実施形態に係るＭＯＳＦＥＴは、第１実施形態に係るＭＯＳＦＥＴと同様の製造方法により製造することができる。
　次に、第２実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
　第２実施形態に係るＭＯＳＦＥＴ１００によれば、外周側に位置する第１底部４１と第２主面２との間に位置するｐ型領域５０の幅は、内周側に位置する第２底部４２と第２主面２との間に位置するｐ型領域５０の幅よりも大きい。電界強度が比較的高くなる外周側において、ｐ型領域５０の幅を大きくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなる内周側において、ｐ型領域５０の幅を小さくすることで、電流経路を広く確保し、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
　また第２実施形態に係るＭＯＳＦＥＴ１００によれば、ゲートパッド９２の近位にある第３底部４３と第２主面２との間に位置するｐ型領域５０の幅は、ゲートパッド９２に遠位にある第４底部４４と第２主面２との間に位置するｐ型領域５０の幅よりも大きい。電界強度が比較的高くなるゲートパッド９２の近位において、ｐ型領域５０の幅を大きくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなるゲートパッド９２の遠位において、ｐ型領域５０の幅を小さくすることで、電流経路を広く確保し、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
　さらに第２実施形態に係るＭＯＳＦＥＴ１００によれば、ゲートランナー９３の近位にある第５底部４５と第２主面２との間に位置するｐ型領域５０の幅は、ゲートランナー９３の遠位にある第６底部４６と第２主面２との間に位置するｐ型領域５０の幅よりも大きい。電界強度が比較的高くなるゲートランナー９３の近位において、ｐ型領域５０の幅を大きくすることで、ゲートトレンチ６における電界集中を緩和することができる。一方、電界強度が比較的低くなるゲートランナー９３の遠位において、ｐ型領域５０の幅を小さくすることで、電流経路を広く確保し、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
　（第３実施形態）
　次に、本開示の第３実施形態に係る炭化珪素半導体装置の構成について説明する。第３実施形態に係るＭＯＳＦＥＴ１００の構成は、概略、第１実施形態に係るＭＯＳＦＥＴ１００の第１不純物領域と、第２実施形態に係るＭＯＳＦＥＴ１００の第１不純物領域とを組み合わせた構成を有している。第１不純物領域以外の構成については第１実施形態に係るＭＯＳＦＥＴの構成とほぼ同じである。
　図２７および図２８に示されるように、活性領域１０１は、第１不純物領域５０と、第３不純物領域７０とを有している。第１不純物領域５０は、ドリフト領域１２を挟んで離間する第１領域５１および第２領域５２を有する。第３実施形態における第３不純物領域７０の構成は、第２実施形態における第１不純物領域５０の構成とほぼ同じである。
　図２７および図２８に示されるように、第３不純物領域７０は、底面４に対面するように底面４と第２主面２との間に位置する。第１主面１に対して垂直な方向において、第１不純物領域５０は、第３不純物領域７０と第２主面２との間に位置している。第３不純物領域７０は、第２導電型を有する。第１外端面３１に平行な方向において、第１底部４１と第２主面２との間に位置する第３不純物領域７０の幅８１（図２７参照）は、第２底部４２と第２主面２との間に位置する第３不純物領域７０の幅８２（図２８参照）よりも大きい。
　図２７に示されるように、第１主面１に対して垂直な方向において、第１底部４１と、第３不純物領域７０と、第１領域５１とは、一部重なっていてもよい。同様に、第１主面１に対して垂直な方向において、第１底部４１と、第３不純物領域７０と、第２領域５２とは、一部重なっていてもよい。第３不純物領域７０の幅８１は、第１領域５１と第２領域５２との間隔７１よりも大きくてもよい。
　図２８に示されるように、第１主面１に対して垂直な方向において、第３不純物領域７０と第１領域５１とは互いに重ならないように、第１主面１に平行な方向に離れていてもよい。同様に、第１主面１に対して垂直な方向において、第３不純物領域７０と第２領域５２とは互いに重ならないように、第１領域５１と第２領域５２とは、第１主面１に平行な方向に離れていてもよい。第３不純物領域７０の幅８２は、第１領域５１と第２領域５２との間隔７２よりも小さくてもよい。なお、第３実施形態に係るＭＯＳＦＥＴは、第１実施形態に係るＭＯＳＦＥＴと同様の製造方法により製造することができる。
　次に、第３実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
　第３実施形態に係るＭＯＳＦＥＴ１００によれば、第１外端面３１に平行な方向において、第１底部４１と第２主面２との間に位置する第３不純物領域７０の幅は、第２底部４２と第２主面２との間に位置する第３不純物領域７０の幅よりも大きい。電界強度が比較的高くなる外周側において、第３不純物領域７０の幅を大きくすることで、ゲートトレンチ６における電界集中をさらに緩和することができる。
　（第４実施形態）
　次に、本開示の第４実施形態に係る炭化珪素半導体装置の構成について説明する。第４実施形態に係るＭＯＳＦＥＴ１００の構成は、以下で説明する構成において、第１実施形態に係るＭＯＳＦＥＴの構成と異なっており、その他の構成については第１実施形態に係るＭＯＳＦＥＴの構成とほぼ同じである。
　図２９に示されるように、第２不純物領域６０は、活性領域に面する内端面６２を有する。ゲートトレンチ６の側面３は、内端面６２に面する第１外端面３１を有する。底面４は、第１底部４１と、第２底部４２とを有する。第１底部４１は、第１外端面３１と連なる。第２底部４２は、第１底部４１と連なり、かつ第１底部４１に対して内端面６２と反対側にある。第１外端面３１に平行な方向７において、第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２の間隔は、第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２の間隔とほぼ同じであってもよい。
　第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２のｐ型不純物の濃度は、第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２のｐ型不純物の濃度よりも高い。第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２のｐ型不純物の濃度は、第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２のｐ型不純物の濃度の１．５倍以上５０倍以下であることが望ましい。
　図４に示されるように、第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２の間隔は、第２底部４２の幅７７よりも大きく、かつゲートトレンチ６の開口部の幅７８よりも小さくてもよい。同様に、第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２の間隔は、第２底部４２の幅７７よりも大きく、かつゲートトレンチ６の開口部の幅７８よりも小さくてもよい。内端面６２に垂直な方向８における第１底部４１の幅９０（図２９参照）は、たとえば５０μｍ以上である。内端面６２に垂直な方向における第１底部４１の幅９０は、１００μｍ以上であってもよいし、１５０μｍ以上であってもよい。なお、第４実施形態に係るＭＯＳＦＥＴは、第１実施形態に係るＭＯＳＦＥＴと同様の製造方法により製造することができる。
　次に、第４実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
　第４実施形態に係るＭＯＳＦＥＴ１００によれば、外周側に位置する第１底部４１と第２主面２との間に位置する第１領域５１および第２領域５２のｐ型不純物の濃度は、内周側に位置する第２底部４２と第２主面２との間に位置する第１領域５１および第２領域５２のｐ型不純物の濃度よりも高い。電界強度が比較的高くなる外周側において、第１領域５１および第２領域５２のｐ型不純物の濃度を高くすることで、ゲートトレンチ６における電界集中を緩和することができる。
　（第５実施形態）
　次に、本開示の第５実施形態に係る炭化珪素半導体装置の構成について説明する。第５実施形態に係るＭＯＳＦＥＴ１００の構成は、以下で説明する構成において、第１実施形態に係るＭＯＳＦＥＴの構成と異なっており、その他の構成については第１実施形態に係るＭＯＳＦＥＴの構成とほぼ同じである。
　図３０に示されるように、第２不純物領域６０は、活性領域に面する内端面６２を有する。ゲートトレンチ６の側面３は、内端面６２に面する第１外端面３１を有する。底面４は、第１底部４１と、第２底部４２とを有する。第１底部４１は、第１外端面３１と連なる。第２底部４２は、第１底部４１と連なり、かつ第１底部４１に対して内端面６２と反対側にある。第１外端面３１に平行な方向７において、第１底部４１と第２主面２との間に位置する第１不純物領域５０の幅は、第２底部４２と第２主面２との間に位置する第１不純物領域５０の幅とほぼ同じであってもよい。
　第１底部４１と第２主面２との間に位置する第１不純物領域５０のｐ型不純物の濃度は、第２底部４２と第２主面２との間に位置する第１不純物領域５０のｐ型不純物の濃度よりも高い。第１底部４１と第２主面２との間に位置する第１不純物領域５０のｐ型不純物の濃度は、第２底部４２と第２主面２との間に位置する第１不純物領域５０のｐ型不純物の濃度の１．５倍以上５０倍以下であることが望ましい。
　図２１に示されるように、第２底部４２と第２主面２との間に位置する第１不純物領域５０の幅は、第２底部４２の幅と同じ程度であってもよいし、第２底部４２の幅よりも小さくてもよい。同様に、第１底部４１と第２主面２との間に位置する第１不純物領域５０の幅は、第２底部４２の幅と同じ程度であってもよい。第２底部４２の幅よりも小さくてもよい。内端面６２に垂直な方向８における第１底部４１の幅９０（図３０参照）は、たとえば５０μｍ以上である。内端面６２に垂直な方向における第１底部４１の幅９０は、１００μｍ以上であってもよいし、１５０μｍ以上であってもよい。なお、第５実施形態に係るＭＯＳＦＥＴは、第１実施形態に係るＭＯＳＦＥＴと同様の製造方法により製造することができる。
　次に、第５実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
　第５実施形態に係るＭＯＳＦＥＴ１００によれば、外周側に位置する第１底部４１と第２主面２との間に位置するｐ型領域５０のｐ型不純物の濃度は、内周側に位置する第２底部４２と第２主面２との間に位置するｐ型領域５０のｐ型不純物の濃度よりも高い。電界強度が比較的高くなる外周側において、ｐ型領域５０のｐ型不純物の濃度を高くすることで、ゲートトレンチ６における電界集中を緩和することができる。
　なお上記においては、第１導電型がｎ型であり、かつ第２導電型がｐ型である場合について説明したが、第１導電型がｐ型であり、かつ第２導電型がｎ型であってもよい。また上記においては、平面視において、ゲートトレンチ６の形状は、長方形である場合について説明したが、ゲートトレンチ６の形状は、長方形に限定されない。ゲートトレンチ６の形状は、たとえば六角形などの多角形であってもよいし、ハニカム形状であってもよい。さらに上記においては、炭化珪素半導体装置がＭＯＳＦＥＴの場合について説明したが、炭化珪素半導体装置は、ＭＯＳＦＥＴに限定されない。炭化珪素半導体装置は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等であってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１　第１主面、２　第２主面、３　側面、４　底面、６　ゲートトレンチ、１０　炭化珪素基板、１１　炭化珪素単結晶基板、１２　ドリフト領域、１３　ボディ領域、１４　ソース領域、１５　ゲート絶縁膜、１６　ソース電極、１７　マスク、１８　コンタクト領域、１９　ソース配線、２０　ドレイン電極、２１　第１ドリフト領域部、２２　第２ドリフト領域部、２４　炭化珪素エピタキシャル層、２５　層間絶縁膜、２７　ゲート電極、３１　第１外端面、３５　第２外端面、３９　第３外端面、４１　第１底部、４２　第２底部、４３　第３底部、４４　第４底部、４５　第５底部、４６　第６底部、４７　第７底部、４８　第８底部、４９　第９底部、５０　第１不純物領域（ｐ型領域）、５１　第１領域、５２　第２領域、５３　第３領域、５４　第４領域、５５　第５領域、５６　第６領域、６０　第２不純物領域、６１　ガードリング、６２　内端面、６３　下部ＪＴＥ、６４　下部ガードリング部、６５　上部ＪＴＥ、６６　上部ガードリング部、７０　第３不純物領域、９２　ゲートパッド、９３　ゲートランナー、９４　第１側端面、９５　第２側端面、９６　第２短辺、９７　第１短辺、１００　炭化珪素半導体装置（ＭＯＳＦＥＴ）、１０１　活性領域、１０２　終端領域。

Claims (16)

  1. 　第１主面と、前記第１主面と反対側にある第２主面とを有する炭化珪素基板と、
    　前記第１主面上に設けられたゲート絶縁膜とを備え、
    　前記炭化珪素基板は、活性領域と、前記第１主面に対して垂直な方向から見て前記活性領域を取り囲む終端領域とを含み、
    　前記活性領域には、前記第１主面と連なる側面と、前記側面と連なる底面とにより規定された１以上のゲートトレンチが設けられており、
    　前記活性領域は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、かつ前記第１導電型と異なる第２導電型を有するボディ領域と、前記ボディ領域上にあり、前記ボディ領域によって前記ドリフト領域から隔てられており、かつ前記第１導電型を有するソース領域と、前記底面を含む平面と前記第２主面との間に位置し、かつ前記第２導電型を有する第１不純物領域とを有し、
    　前記終端領域は、前記第１主面に対して垂直な方向から見て前記活性領域を取り囲み、かつ前記第２導電型を有する第２不純物領域を含み、
    　前記ゲート絶縁膜は、前記側面において、前記ドリフト領域と、前記ボディ領域と、前記ソース領域と接し、かつ前記底面において、前記ドリフト領域に接しており、
    　前記側面は、前記第２不純物領域の内端面に面する第１外端面を有し、
    　前記底面は、前記第１外端面と連なる第１底部と、前記第１底部と連なり、かつ前記第１底部に対して前記内端面と反対側にある第２底部とを有し、
    　前記第１不純物領域は、前記１以上のゲートトレンチと前記第２主面との間に位置し、かつ前記ドリフト領域を挟んで離間する第１領域および第２領域を有し、
    　前記第１外端面に平行な方向において、前記第１底部と前記第２主面との間に位置する前記第１領域および前記第２領域の間隔は、前記第２底部と前記第２主面との間に位置する前記第１領域および前記第２領域の間隔よりも小さい、炭化珪素半導体装置。
  2. 　前記内端面に垂直な方向における前記第１底部の幅は、５０μｍ以上である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記内端面に垂直な方向における前記第１底部の幅は、１００μｍ以上である、請求項２に記載の炭化珪素半導体装置。
  4. 　前記内端面に垂直な方向における前記第１底部の幅は、１５０μｍ以上である、請求項３に記載の炭化珪素半導体装置。
  5. 　前記活性領域上に位置するゲートパッドをさらに備え、
    　前記側面は、前記ゲートパッドの第１側端面に面する第２外端面を有し、
    　前記底面は、前記第２外端面と連なる第３底部と、前記第３底部と連なり、かつ前記第３底部に対して前記第１側端面と反対側にある第４底部とを有し、
    　前記第１不純物領域は、前記１以上のゲートトレンチと前記第２主面との間に位置し、かつ前記ドリフト領域を挟んで離間する第３領域および第４領域を有し、
    　前記第２外端面に平行な方向において、前記第３底部と前記第２主面との間に位置する前記第３領域および前記第４領域の間隔は、前記第４底部と前記第２主面との間に位置する前記第３領域および前記第４領域の間隔よりも小さい、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記ゲートパッドと電気的に接続されたゲートランナーをさらに備え、
    　前記側面は、前記ゲートランナーの第２側端面に面する第３外端面を有し、
    　前記底面は、前記第３外端面と連なる第５底部と、前記第５底部と連なり、かつ前記第５底部に対して前記第２側端面と反対側にある第６底部とを有し、
    　前記第１不純物領域は、前記１以上のゲートトレンチと前記第２主面との間に位置し、かつ前記ドリフト領域を挟んで離間する第５領域および第６領域を有し、
    　前記第３外端面に平行な方向において、前記第５底部と前記第２主面との間に位置する前記第５領域および前記第６領域の間隔は、前記第６底部と前記第２主面との間に位置する前記第５領域および前記第６領域の間隔よりも小さい、請求項５に記載の炭化珪素半導体装置。
  7. 　前記１以上のゲートトレンチは、複数のゲートトレンチを含み、
    　前記複数のゲートトレンチの各々は、長方形状の前記底面を有し、
    　前記底面は、第１短辺と、前記第１短辺と反対側にある第２短辺と、前記第１短辺と連なる第７底部と、前記第７底部と連なる第８底部と、前記第８底部および前記第２短辺の双方と連なる第９底部とを有し、
    　前記第１短辺に平行な方向において、前記第７底部と前記第２主面との間に位置する前記第１領域および前記第２領域の間隔と、前記第９底部と前記第２主面との間に位置する前記第１領域および前記第２領域の間隔とは、前記第８底部と前記第２主面との間に位置する前記第１領域および前記第２領域の間隔よりも小さい、請求項１～請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記活性領域は、前記底面に対面するように前記底面と前記第２主面との間に位置し、かつ前記第２導電型を有する第３不純物領域をさらに有し、
    　前記第１外端面に平行な方向において、前記第１底部と前記第２主面との間に位置する前記第３不純物領域の幅は、前記第２底部と前記第２主面との間に位置する前記第３不純物領域の幅よりも大きい、請求項１～請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　第１主面と、前記第１主面と反対側にある第２主面とを有する炭化珪素基板と、
    　前記第１主面上に設けられたゲート絶縁膜とを備え、
    　前記炭化珪素基板は、活性領域と、前記第１主面に対して垂直な方向から見て前記活性領域を取り囲む終端領域とを含み、
    　前記活性領域には、前記第１主面と連なる側面と、前記側面と連なる底面とにより規定された１以上のゲートトレンチが設けられており、
    　前記活性領域は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、かつ前記第１導電型と異なる第２導電型を有するボディ領域と、前記ボディ領域上にあり、前記ボディ領域によって前記ドリフト領域から隔てられており、かつ前記第１導電型を有するソース領域と、前記底面に対面するように前記底面と前記第２主面との間に位置し、かつ前記第２導電型を有する第１不純物領域とを有し、
    　前記終端領域は、前記第１主面に対して垂直な方向から見て前記活性領域を取り囲み、かつ前記第２導電型を有する第２不純物領域を含み、
    　前記ゲート絶縁膜は、前記側面において、前記ドリフト領域と、前記ボディ領域と、前記ソース領域と接し、かつ前記底面において、前記ドリフト領域に接しており、
    　前記側面は、前記第２不純物領域の内端面に面する第１外端面を有し、
    　前記底面は、前記第１外端面と連なる第１底部と、前記第１底部と連なり、かつ前記第１底部に対して前記内端面と反対側にある第２底部とを有し、
    　前記第１外端面に平行な方向において、前記第１底部と前記第２主面との間に位置する前記第１不純物領域の幅は、前記第２底部と前記第２主面との間に位置する前記第１不純物領域の幅よりも大きい、炭化珪素半導体装置。
  10. 　前記第１不純物領域は、前記底面に接している、請求項９に記載の炭化珪素半導体装置。
  11. 　前記内端面に垂直な方向における前記第１底部の幅は、５０μｍ以上である、請求項９または請求項１０に記載の炭化珪素半導体装置。
  12. 　前記内端面に垂直な方向における前記第１底部の幅は、１００μｍ以上である、請求項１１に記載の炭化珪素半導体装置。
  13. 　前記内端面に垂直な方向における前記第１底部の幅は、１５０μｍ以上である、請求項１２に記載の炭化珪素半導体装置。
  14. 　前記活性領域上に位置するゲートパッドをさらに備え、
    　前記側面は、前記ゲートパッドの第１側端面に面する第２外端面を有し、
    　前記底面は、前記第２外端面と連なる第３底部と、前記第３底部と連なり、かつ前記第３底部に対して前記第１側端面と反対側にある第４底部とを有し、
    　前記第２外端面に平行な方向において、前記第３底部と前記第２主面との間に位置する前記第１不純物領域の幅は、前記第４底部と前記第２主面との間に位置する前記第１不純物領域の幅よりも大きい、請求項９～請求項１３のいずれか１項に記載の炭化珪素半導体装置。
  15. 　前記ゲートパッドと電気的に接続されたゲートランナーをさらに備え、
    　前記側面は、前記ゲートランナーの第２側端面に面する第３外端面を有し、
    　前記底面は、前記第３外端面と連なる第５底部と、前記第５底部と連なり、かつ前記第５底部に対して前記第２側端面と反対側にある第６底部とを有し、
    　前記第３外端面に平行な方向において、前記第５底部と前記第２主面との間に位置する前記第１不純物領域の幅は、前記第６底部と前記第２主面との間に位置する前記第１不純物領域の幅よりも大きい、請求項１４に記載の炭化珪素半導体装置。
  16. 　前記１以上のゲートトレンチは、複数のゲートトレンチを含み、
    　前記複数のゲートトレンチの各々は、長方形状の前記底面を有し、
    　前記底面は、第１短辺と、前記第１短辺と反対側にある第２短辺と、前記第１短辺と連なる第７底部と、前記第７底部と連なる第８底部と、前記第８底部および前記第２短辺の双方と連なる第９底部とを有し、
    　前記第１短辺に平行な方向において、前記第７底部と前記第２主面との間に位置する前記第１不純物領域の幅と、前記第９底部と前記第２主面との間に位置する前記第１不純物領域の幅とは、前記第８底部と前記第２主面との間に位置する前記第１不純物領域の幅よりも大きい、請求項９～請求項１５のいずれか１項に記載の炭化珪素半導体装置。
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