CN109952656A - 碳化硅半导体器件 - Google Patents

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Abstract

有源区设置有由侧表面和底表面限定的至少一个栅沟槽。终端区包括围绕有源区的第二杂质区。侧表面具有面对第二杂质区的内端表面的第一外端表面。底表面具有第一底部部分和第二底部部分，第一底部部分与第一外端表面连续，第二底部部分与第一底部部分连续并且位于相对于所述第一底部部分位于与所述内端表面相反的一侧。碳化硅衬底具有第一区和第二区，第一区和第二区位于至少一个栅沟槽和第二主表面之间，并且彼此间隔开，漂移区被夹在其间。在平行于第一外端表面的方向上，位于第一底部部分和第二主表面之间的第一区和第二区之间的间隔小于位于第二底部部分和第二主表面之间的第一区和第二区之间的间隔。

Description

碳化硅半导体器件
技术领域
本公开涉及碳化硅半导体器件。本申请要求2016年11月11日提交的日本专利申请No.2016-220389的优先权，该日本专利申请的全部内容以引用方式并入本文中。
背景技术
日本专利特许公开No.2015-185751(PTD 1)描述了能够耗尽外周区的MOSFET(金属氧化物半导体场效应晶体管)。
引用列表
专利文献
PTL 1：日本专利特许公开No.2015-185751
发明内容
根据本公开的一种碳化硅半导体器件包括碳化硅衬底和栅绝缘膜。所述碳化硅衬底具有第一主表面和第二主表面，所述第二主表面位于与所述第一主表面相反的一侧。所述栅绝缘膜设置在所述第一主表面上。所述碳化硅衬底包括有源区和终端区，当从与所述第一主表面垂直的方向观察时，所述终端区包围所述有源区。所述有源区设置有至少一个栅沟槽，所述栅沟槽由与所述第一主表面连续的侧表面和与所述侧表面连续的底表面限定。所述有源区具有：漂移区，所述漂移区具有第一导电类型；本体区，设置在所述漂移区上并且具有与所述第一导电类型不同的第二导电类型；源区，位于所述本体区上，通过所述本体区与所述漂移区分开，并且具有所述第一导电类型；以及第一杂质区，所述第一杂质区位于包括所述底表面的平面和所述第二主表面之间，并且具有所述第二导电类型。所述终端区包括第二杂质区，所述第二杂质区当被从与所述第一主表面垂直的方向观察时包围所述有源区，并且具有所述第二导电类型。所述栅绝缘膜在所述侧表面处与所述漂移区、所述本体区和所述源区接触，并且在所述底表面处与所述漂移区接触。所述侧表面具有面对所述第二杂质区的内端表面的第一外端表面。所述底表面具有第一底部部分和第二底部部分，所述第一底部部分与所述第一外端表面连续，所述第二底部部分与所述第一底部部分连续并且相对于所述第一底部部分位于与所述内端表面相反的一侧。所述第一杂质区具有第一区和第二区，所述第一区和所述第二区位于所述至少一个栅沟槽和所述第二主表面之间，并且彼此间隔开，所述漂移区被夹在其间。在平行于所述第一外端表面的方向上，位于所述第一底部部分和所述第二主表面之间的所述第一区和所述第二区之间的间隔小于位于所述第二底部部分和所述第二主表面之间的所述第一区和所述第二区之间的间隔。
根据本公开的一种碳化硅半导体器件包括碳化硅衬底和栅绝缘膜。所述碳化硅衬底具有第一主表面和第二主表面，所述第二主表面位于与所述第一主表面相反的一侧。所述栅绝缘膜设置在所述第一主表面上。所述碳化硅衬底包括有源区和终端区，当从与所述第一主表面垂直的方向观察时，所述终端区包围所述有源区。所述有源区设置有至少一个栅沟槽，所述栅沟槽由与所述第一主表面连续的侧表面和与所述侧表面连续的底表面限定。所述有源区具有：漂移区，所述漂移区具有第一导电类型；本体区，所述本体区设置在所述漂移区上并且具有与所述第一导电类型不同的第二导电类型；源区，所述源区位于所述本体区上，通过所述本体区与所述漂移区分开，并且具有所述第一导电类型；以及第一杂质区，所述第一杂质区位于所述底表面和所述第二主表面之间以面对所述底表面，并且具有第二导电类型。所述终端区包括第二杂质区，所述第二杂质区当被从与所述第一主表面垂直的方向观察时包围所述有源区，并且具有所述第二导电类型。所述栅绝缘膜在所述侧表面处与所述漂移区、所述本体区和所述源区接触，并且在所述底表面处与所述漂移区接触。所述侧表面具有面对所述第二杂质区的内端表面的第一外端表面。所述底表面具有第一底部部分和第二底部部分，所述第一底部部分与所述第一外端表面连续，所述第二底部部分与所述第一底部部分连续并且相对于所述第一底部部分位于与所述内端表面相反的一侧。在平行于所述第一外端表面的方向上，位于所述第一底部部分和所述第二主表面之间的所述第一杂质区的宽度大于位于所述第二底部部分和所述第二主表面之间的所述第一杂质区的宽度。
附图说明
图1是示出根据第一实施例的并且沿着图3中的线I-I截取的碳化硅半导体器件的配置的示意性剖视图。
图2是示出根据第一实施例的碳化硅半导体器件的配置的示意性平面图。
图3是图2中的区域III的放大视图。
图4是示出根据第一实施例的并且沿着图3中的线IV-IV截取的碳化硅半导体器件的配置的示意性剖视图。
图5是图2中的区域V的放大视图。
图6是沿着图5中的线VI-VI截取的示意性剖视图。
图7是沿着图5中的线VII-VII截取的示意性剖视图。
图8是示出根据第一实施例的碳化硅半导体器件的变形的配置的示意性平面图。
图9是图8中的区域IX的放大视图。
图10是图8中的区域X的放大视图。
图11是图8中的区域XI的放大视图。
图12是示意性示出根据第一实施例的碳化硅半导体器件的制造方法的流程图。
图13是示出根据第一实施例的碳化硅半导体器件的制造方法中的第一步骤的示意性剖视图。
图14是示出根据第一实施例的碳化硅半导体器件的制造方法中的第二步骤的示意性剖视图。
图15是示出根据第一实施例的碳化硅半导体器件的制造方法中的第三步骤的示意性剖视图。
图16是示出根据第一实施例的碳化硅半导体器件的制造方法中的第四步骤的示意性剖视图。
图17是示出根据第一实施例的碳化硅半导体器件的制造方法中的第五步骤的示意性剖视图。
图18是示出根据第一实施例的碳化硅半导体器件的制造方法中的第六步骤的示意性剖视图。
图19是示出根据第二实施例的并且沿着图20中的线XIX-XIX截取的碳化硅半导体器件的配置的示意性剖视图。
图20是示出根据第二实施例的碳化硅半导体器件的配置的示意性平面图。
图21是示出根据第二实施例的并且沿着图20中的线XXI-XXI截取的碳化硅半导体器件的配置的示意性剖视图。
图22是示出根据第二实施例的并且与沿着图20中的线XIX-XIX的区域对应的碳化硅半导体器件的变形的配置的示意性剖视图。
图23是示出根据第二实施例的并且与沿着图20中的线XXI-XXI的区域对应的碳化硅半导体器件的变形的配置的示意性剖视图。
图24是示出根据第二实施例的并且在与图8中的区域IX对应的区域中的碳化硅半导体器件的配置的示意性平面图。
图25是示出根据第二实施例的并且在与图8中的区域X对应的区域中的碳化硅半导体器件的配置的示意性平面图。
图26是示出根据第二实施例的并且在与图8中的区域XI对应的区域中的碳化硅半导体器件的配置的示意性平面图。
图27是示出根据第三实施例的并且与沿着图3中的线I-I的区域对应的碳化硅半导体器件的配置的示意性剖视图。
图28是示出根据第三实施例的并且与沿着图3中的线IV-IV的区域对应的碳化硅半导体器件的配置的示意性剖视图。
图29是示出根据第四实施例的碳化硅半导体器件的配置的示意性平面图。
图30是示出根据第五实施例的碳化硅半导体器件的配置的示意性平面图。
具体实施方式
[本公开的实施例的概述]
首先，将描述本公开的实施方式的概述。关于本说明书中的结晶学指示，个体取向由[]表示，组取向由<>表示，个体平面由()表示并且组平面由{}表示。通常，假定负索引通过在数字上方加上“-”(条)在结晶学上指示的，但是在本说明书中是通过在数字前加上负号来指示的。
(1)根据本公开的一方面的碳化硅半导体器件100包括碳化硅衬底10和栅绝缘膜15。碳化硅衬底10具有第一主表面1和位于第一主表面1的相反侧的第二主表面2。栅绝缘膜15设置在第一主表面1上。碳化硅衬底10包括有源区101和终端区102，当从垂直于第一主表面1的方向观察时，终端区102包围有源区101。有源区101设置有至少一个栅沟槽6，栅沟槽6由与第一主表面1连续的侧表面3和与侧表面3连续的底表面4限定。所述有源区101具有：漂移区12，其具有第一导电类型；本体区13，其设置在所述漂移区12上并且具有与第一导电类型不同的第二导电类型；源区14，其位于本体区13上，通过本体区13与与漂移区12分开，并且具有第一导电类型；以及第一杂质区50，其位于包括底表面4的平面与第二主表面2之间，并且具有第二导电类型。终端区102包括第二杂质区60，第二杂质区60在被从与第一主表面1垂直的方向观察时包围有源区101，并且具有所述第二导电类型。栅绝缘膜15在侧表面3处与漂移区12、本体区13和源区14接触，并且在底表面处与漂移区12接触。侧表面3具有面对第二杂质区60的内端表面62的第一外端表面31。底表面4具有第一底部部分41和第二底部部分42，第一底部部分41与第一外端表面31连续，第二底部部分42与第一底部部分41连续并且位于相对于第一底部部分41的内端表面62的相反侧。第一杂质区50具有第一区51和第二区52，第一区51和第二区52位于至少一个栅沟槽6和第二主表面2之间，并且彼此间隔开，漂移区12被夹在其间。在平行于第一外端表面31的方向上，位于第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔小于位于第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔。
由于外周侧的单元用作单元结构结束的终端部，因此与内周侧的单元相比，电场有可能集中在其上，从而引起高电场强度。根据根据本公开的一方面的碳化硅半导体器件100，位于在位于外周侧的第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔小于位于在位于内周侧的第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔。通过减小具有相对高电场强度的外周侧的第一区51和第二区52之间的间隔，可减轻栅沟槽6中的电场集中。另一方面，通过增大具有相对低电场强度的内周侧的第一区51和第二区52之间的间隔，可确保宽电流路径并且可减小碳化硅半导体器件100的ON(导通)电阻。
(2)在根据上述(1)的碳化硅半导体器件100中，第一底部部分41在与内端表面62垂直的方向上的宽度可以大于或等于50μm。
(3)在根据上述(2)的碳化硅半导体器件100中，第一底部部分41在与内端表面62垂直的方向上的宽度可以大于或等于100μm。
(4)在根据上述(3)的碳化硅半导体器件100中，第一底部部分41在与内端表面62垂直的方向上的宽度可以大于或等于150μm。
(5)根据上述(1)至(4)中任一项的碳化硅半导体器件100还可包括位于有源区101上的栅焊盘92。侧表面3可具有面对栅焊盘92的第一侧端表面94的第二外端表面35。底表面4可具有第三底部部分43和第四底部部分44，第三底部部分43与第二外端表面35连续，第四底部部分44与第三底部部分43连续并且位于相对于第三底部部分41的第一侧端面94的相反侧。第一杂质区50可具有第三区53和第四区54，第三区53和第四区54位于至少一个栅沟槽6和第二主表面2之间，并且彼此间隔开，漂移区12被夹在其间。在平行于第二外端表面35的方向上，位于第三底部部分43和第二主表面2之间的第三区53和第四区54之间的间隔可小于位于第四底部部分44和第二主表面2之间的第三区53和第四区54之间的间隔。
由于靠近栅焊盘92的单元用作单元结构结束的终端部，因此与远离栅焊盘92的单元相比，电场有可能集中在其上，从而引起高电场强度。根据根据本公开的一方面的碳化硅半导体器件100，在位于靠近栅焊盘92的第三底部部分43和第二主表面2之间的第三区53和第四区54之间的间隔小于在位于远离栅焊盘92的第四底部部分41和第二主表面2之间的第三区53和第四区54之间的间隔。通过减小具有相对高电场强度的靠近栅焊盘92的位置处的第三区53和第四区54之间的间隔，可减轻栅沟槽6中的电场集中。另一方面，通过增大具有相对低电场强度的远离栅焊盘92的位置处的第三区53和第四区54之间的间隔，可确保宽电流路径并且可减小碳化硅半导体器件100的ON电阻。
(6)根据上述(5)的碳化硅半导体器件100还可包括与栅焊盘92电连接的栅流道93。侧表面3可具有面对栅流道93的第二侧端表面95的第三外端表面39。底表面4可具有第五底部部分45和第六底部部分46，第五底部部分45与第三外端表面39连续，第六底部部分46与第五底部部分45连续并且位于相对于第五底部部分41的第二侧端面95的相反侧。第一杂质区50可具有第五区55和第六区56，第五区55和第六区56位于至少一个栅沟槽6和第二主表面2之间，并且彼此间隔开，漂移区12被夹在其间。在平行于第三外端表面39的方向上，位于第五底部部分45和第二主表面2之间的第五区55和第六区56之间的间隔可小于位于第六底部部分46和第二主表面2之间的第五区55和第六区56之间的间隔。
由于靠近栅流道93的单元用作单元结构结束的终端部，因此与远离栅流道93的单元相比，电场有可能集中在其上，从而引起高电场强度。根据根据本公开的一方面的碳化硅半导体器件100，在位于靠近栅流道93的第五底部部分45和第二主表面2之间的第五区55和第六区56之间的间隔小于在位于远离栅流道93的第六底部部分46和第二主表面2之间的第五区55和第六区56之间的间隔。通过减小具有相对高电场强度的靠近栅流道93的位置处的第五区55和第六区56之间的间隔，可减轻栅沟槽6中的电场集中。另一方面，通过增大具有相对低电场强度的远离栅流道93的位置处的第五区55和第六区56之间的间隔，可确保宽电流路径并且可减小碳化硅半导体器件100的ON电阻。
(7)在根据上述(1)至(6)中任一项的碳化硅半导体器件100中，至少一个栅沟槽6可包括多个栅沟槽6。多个栅沟槽中的每个可具有具有矩形形状的底表面4。底表面4可具有第一短边97、位于第一短边97的相反侧的第二短边96、与第一短边97连续的第七底部部分47、与第七底部部分47连续的第八底部部分48和与第八底部部分48和第二短边96二者连续的第九底部部分49。在平行于第一短边97的方向上，位于第七底部部分47和第二主表面2之间的第一区51和第二区52之间的间隔以及位于第九底部部分49和第二主表面2之间的第一区51和第二区52之间的间隔可小于位于第八底部部分48和第二主表面2之间的第一区51和第二区52之间的间隔。
(8)在根据上述(1)至(7)中任一项的碳化硅半导体器件100中，有源区101还可具有第三杂质区70，第三杂质区70位于底表面4和第二主表面2之间以面对底表面4，并且具有第二导电类型。在平行于第一外端表面31的方向上，位于第一底部部分41和第二主表面2之间的第三杂质区70的宽度可大于位于第二底部部分42和第二主表面2之间的第三杂质区70的宽度。通过增大具有相对高电场强度的外周侧的第三杂质区70的宽度，可进一步减轻栅沟槽6中的电场集中。
(9)根据本公开的一方面的碳化硅半导体器件100包括碳化硅衬底10和栅绝缘膜15。碳化硅衬底10具有第一主表面1和位于第一主表面1的相反侧的第二主表面2。栅绝缘膜15设置在第一主表面1上。碳化硅衬底10包括有源区101和终端区102，当从垂直于第一主表面1的方向观察时，终端区102包围有源区102。有源区101设置有至少一个栅沟槽6，栅沟槽6由与第一主表面1连续的侧表面3和与侧表面3连续的底表面4限定。有源区101具有：漂移区12，其具有第一导电类型；本体区13，其设置在漂移区12上并且具有与第一导电类型不同的第二导电类型；源区14，其位于本体区13上，通过本体区13与与漂移区12分开，并且具有第一导电类型；以及第一杂质区50，其位于底表面4和第二主表面2之间以面对底表面4并且具有第二导电类型。终端区102包括第二杂质区60，第二杂质区60在被从与第一主表面1垂直的方向观察时包围有源区101，并且具有第二导电类型。栅绝缘膜15在侧表面3处与漂移区12、本体区13和源区14接触，并且在底表面处与漂移区12接触。侧表面3具有面对第二杂质区60的内端表面62的第一外端表面31。底表面4具有第一底部部分41和第二底部部分42，第一底部部分41与第一外端表面31连续，第二底部部分42与第一底部部分41连续并且位于相对于第一底部部分41的内端表面62的相反侧。在平行于第一外端表面31的方向上，位于第一底部部分41和第二主表面2之间的第一杂质区50的宽度大于位于第二底部部分42和第二主表面2之间的第一杂质区50的宽度。
由于外周侧的单元用作单元结构结束的终端部，因此与内周侧的单元相比，电场有可能集中在其上，从而引起高电场强度。根据根据本公开的一方面的碳化硅半导体器件100，位于在位于外周侧的第一底部部分41和第二主表面2之间的第一杂质区50的宽度小于位于在位于内周侧的第二底部部分42和第二主表面2之间的第一杂质区50的宽度。通过增大具有相对高电场强度的外周侧的第一杂质区50的宽度，可进一步减轻栅沟槽6中的电场集中。另一方面，通过减小具有相对低电场强度的内周侧的第一杂质区50的宽度，可确保宽电流路径并且可减小碳化硅半导体器件100的ON电阻。
(10)在根据上述(9)的碳化硅半导体器件100中，第一杂质区50可与底表面4接触。
(11)在根据上述(9)或(10)的碳化硅半导体器件100中，第一底部部分41在与内端表面62垂直的方向上的宽度可以大于或等于50μm。
(12)在根据上述(11)的碳化硅半导体器件100中，第一底部部分41在与内端表面62垂直的方向上的宽度可以大于或等于100μm。
(13)在根据上述(12)的碳化硅半导体器件100中，第一底部部分41在与内端表面62垂直的方向上的宽度可以大于或等于150μm。
(14)根据上述(9)至(13)中任一项的碳化硅半导体器件100还可包括位于有源区101上的栅焊盘92。侧表面3可具有面对栅焊盘92的第一侧端表面94的第二外端表面35。底表面4可具有第三底部部分43和第四底部部分44，第三底部部分43与第二外端表面35连续，第四底部部分44与第三底部部分43连续并且位于相对于第三底部部分41的第一侧端面94的相反侧。在平行于第二外端表面35的方向上，位于第三底部部分43和第二主表面2之间的第一杂质区50的宽度可大于位于第四底部部分44和第二主表面2之间的第一杂质区50的宽度。
由于靠近栅焊盘92的单元用作单元结构结束的终端部，因此与远离栅焊盘92的单元相比，电场有可能集中在其上，从而引起高电场强度。根据根据本公开的一方面的碳化硅半导体器件100，在位于靠近栅焊盘92的第三底部部分43和第二主表面2之间的第一杂质区50的宽度大于在位于远离栅焊盘92的第四底部部分44和第二主表面2之间的第一杂质区50的宽度。通过增大具有相对高电场强度的靠近栅焊盘92的位置处的第一杂质区50的宽度，可减轻栅沟槽6中的电场集中。另一方面，通过减小具有相对低电场强度的远离栅焊盘92的位置处的第一杂质区50的宽度，可确保宽电流路径并且可减小碳化硅半导体器件100的ON电阻。
(15)根据上述(14)的碳化硅半导体器件100还可包括与栅焊盘92电连接的栅流道93。侧表面3可具有面对栅流道93的第二侧端表面95的第三外端表面39。底表面4可具有第五底部部分45和第六底部部分46，第五底部部分45与第三外端表面39连续，第六底部部分46与第五底部部分45连续并且位于相对于第五底部部分41的第二侧端面95的相反侧。在平行于第三外端表面39的方向上，位于第五底部部分45和第二主表面2之间的第一杂质区50的宽度可大于位于第六底部部分46和第二主表面2之间的第一杂质区50的宽度。
由于靠近栅流道93的单元用作单元结构结束的终端部，因此与远离栅流道93的单元相比，电场有可能集中在其上，从而引起高电场强度。根据根据本公开的一方面的碳化硅半导体器件100，在位于靠近栅流道93的第五底部部分45和第二主表面2之间的第一杂质区50的宽度大于在位于远离栅流道93的第六底部部分46和第二主表面2之间的第一杂质区50的宽度。通过增大具有相对高电场强度的靠近栅流道93的位置处的第一杂质区50的宽度，可减轻栅沟槽6中的电场集中。另一方面，通过减小具有相对低电场强度的远离栅流道93的位置处的第一杂质区50的宽度，可确保宽电流路径并且可减小碳化硅半导体器件100的ON电阻。
(16)在根据上述(9)至(15)中任一项的碳化硅半导体器件100中，至少一个栅沟槽6可包括多个栅沟槽6。多个栅沟槽中的每个可具有具有矩形形状的底表面4。底表面4可具有第一短边97、位于第一短边97的相反侧的第二短边96、与第一短边97连续的第七底部部分47、与第七底部部分47连续的第八底部部分48和与第八底部部分48和第二短边96二者连续的第九底部部分49。在平行于第一短边97的方向上，位于第七底部部分47和第二主表面2之间的第一杂质区50的宽度以及位于第九底部部分49和第二主表面2之间的第一杂质区50的宽度可大于位于第八底部部分48和第二主表面2之间的第一杂质区50的宽度。
[本公开的实施例的细节]
下文中，将参照附图来描述本公开的实施例的细节。应该注意，在下面的图中，将用相同的附图标记指定相同或对应的部件，并且将不再重复对其的描述。
(第一实施例)
首先，将描述作为根据本公开的第一实施例的碳化硅半导体器件的示例的MOSFET的配置。
如图1中所示，根据第一实施例的MOSFET 100主要具有碳化硅衬底10、栅绝缘膜15、栅电极27、层间绝缘膜25、源电极16、源布线19和漏极20。碳化硅衬底10包括碳化硅单晶衬底11和设置在碳化硅单晶衬底11上的碳化硅外延层24。碳化硅衬底10具有第一主表面1和位于第一主表面1的相反侧的第二主表面2。碳化硅外延层24构成第一主表面1。碳化硅单晶衬底11构成第二主表面2。
第一主表面1例如是{000-1}平面，或相对于{000-1}平面倾斜达大于或等于2°且小于或等于8°的平面。具体地，第一主表面1是(000-1)平面，或相对于(000-1)平面倾斜达大于或等于2°且小于或等于8°的平面。碳化硅单晶衬底11和碳化硅外延层24是例如具有4H多型的六方晶体碳化硅。碳化硅单晶衬底11例如包含诸如氮的n型杂质，并且具有n型导电类型(第一导电类型)。
如图2中所示，碳化硅衬底10包括有源区101和终端区102。当从垂直于第一主表面1的方向观察时，终端区102包围有源区101。换句话说，当从垂直于第一主表面1的方向观察时，终端区102位于有源区101的外部。终端区102主要包括第二杂质区60和保护环61。例如，第二杂质区60是JTE(结终端扩展)。第二杂质区60可以是保护环。当从垂直于第一主表面1的方向观察时，第二杂质区60包围有源区101。
如图1中所示，有源区101主要包括漂移区12、第一杂质区50、本体区13、源区14和接触区18。漂移区12例如包含诸如氮的n型杂质，并且具有n型导电类型(第一导电类型)。漂移区12具有第一漂移区部分21和第二漂移区部分22。例如，第一漂移区部分21中的n型杂质的浓度为约7×1015cm-3。碳化硅单晶衬底11中的n型杂质的浓度可高于第一漂移区部分21中的n型杂质的浓度。
第二漂移区部分22与第一漂移区部分21连续。第二漂移区部分22中的n型杂质的浓度可高于第一漂移区部分21中的n型杂质的浓度，或者可与第一漂移区部分21中的n型杂质的浓度基本上相同。例如，第二漂移区部分22中的n型杂质的浓度为约3×1016cm-3。第二漂移区部分22位于第一漂移区部分21和第一杂质区50上。第二漂移区部分22的底表面与第一漂移区部分21和第一杂质区50的顶表面接触。
本体区13位于第二漂移区部分22上。本体区13与第二漂移区部分22接触。本体区13例如包含诸如铝的p型杂质，并且具有p型导电类型(第二导电类型)。可在本体区13的面对栅绝缘膜15的区域中形成沟道。
源区14位于本体区13上。源区14与本体区13接触。源区14通过本体区13与与第二漂移区部分22分开。源区14例如包含诸如氮或磷的n型杂质，并且具有n型导电类型。源区14构成碳化硅衬底10的第一主表面1的一部分。源区14中的n型杂质的浓度可高于第二漂移区部分22中的n型杂质的浓度。
接触区18与本体区13和源区14接触。接触区18例如包含诸如铝的p型杂质，并且具有p型导电类型。接触区18中包含的p型杂质的浓度可高于本体区13中包含的p型杂质的浓度。接触区18连接本体区13和第一主表面1。接触区18可穿透源区14和本体区13，并且可与第二漂移区部分22接触。接触区18可延伸至第一杂质区50。通过采用其中第一杂质区50接地至接触区18的结构，第一杂质区50的电位被固定，由此可抑制静电电容波动。
碳化硅衬底10的第一主表面1设置有由侧表面3和底表面4限定的栅沟槽6。具体地，有源区101设置有至少一个栅沟槽6，栅沟槽6由与第一主表面1连续的侧表面3和与侧表面3连续的底表面4限定。侧表面3穿透本体区13和源区14，并且到达第二漂移区部分22。底表面4位于第二漂移区部分22中。
侧表面3可倾斜，使得当在横截面中(从平行于第二主表面2的方向看的视场)观察时，栅极槽6的宽度朝向底表面4逐渐变细。例如，侧表面3相对于(000-1)平面倾斜达大于或等于52°且小于或等于72°。侧表面3可基本上垂直于第一主表面1。底表面4可基本上平行于第一主表面1。当在横截面中观察时，栅沟槽6可具有U形或V形。源区14和本体区13被暴露在栅沟槽6的侧表面3处。第二漂移区部分22被暴露在栅沟槽6的侧表面3和底表面4二者处。
栅绝缘膜15设置在碳化硅衬底10上。例如，栅绝缘膜15是热氧化膜。例如，栅绝缘膜15由包含二氧化硅的材料制成。例如，栅绝缘膜15的厚度为约45nm。栅绝缘膜15在侧表面3处与源区14、本体区13和第二漂移区部分22接触。栅绝缘膜15在底表面4处与第二漂移区部分22接触。栅绝缘膜15可以在第一主表面1处与源区14接触。
栅电极27设置在栅沟槽6内的栅绝缘膜15上。例如，栅电极27由包含杂质的多晶硅制成。栅电极27被设置成面对源区14、本体区13和第二漂移区部分22。栅绝缘膜15设置在本体区13和栅电极27之间。
源电极16在第一主表面1处与源区14和接触区18接触。例如，源电极16由包含Ti、Al和Si的材料制成。优选地，源电极16与源区14和接触区18成欧姆结。源布线19与源电极16接触。例如，源布线19由包含铝的材料制成。
层间绝缘膜25被设置成与栅电极27和栅绝缘膜15接触。例如，层间绝缘膜25由包含二氧化硅的材料制成。层间绝缘膜25可以设置在栅沟槽6内的栅电极27上。层间绝缘膜25使源电极16与栅电极27电绝缘。漏极20与第二主表面2处的碳化硅单晶衬底11接触。漏极20与漂移区12电连接。例如，漏极20由包含NiSi或TiAlSi的材料制成。
如图1中所示，第一杂质区50位于包括底表面4的平面和第二主表面2之间。第一杂质区50例如包含诸如铝的p型杂质，并且具有p型导电类型。例如，第一杂质区50中的p型杂质的浓度大于或等于5×1016cm-3且小于或等于1×1018cm-3。第一杂质区50具有第一区51和第二区52，第一区51和第二区52位于至少一个栅沟槽6和第二主表面2之间，并且彼此间隔开，漂移区12被夹在其间。第一漂移区部分21的一部分位于第一区51和第二区52之间。
第二杂质区60例如包含诸如铝的p型杂质，并且具有p型导电类型。例如，第二杂质区60是JTE。例如，第二杂质区60中的p型杂质的浓度大于或等于5×1016cm-3且小于或等于1×1018cm-3。例如，可用SIMS(二次离子质谱法)测量上述每个杂质区中的n型杂质或p型杂质的浓度。
如图3中所示，第二杂质区60具有面对有源区的内端表面62。栅沟槽6的侧表面3具有面对内端表面62的第一外端表面31。第一外端表面31可以是在栅沟槽6的侧表面3中的最接近第二杂质区60的内端表面62的表面。底表面4具有第一底部部分41和第二底部部分42。第一底部部分41与第一外端表面31连续。第二底部部分42与第一底部部分41连续，并且位于相对于第一底部部分41的与内端表面62相反的一侧。如图3中所示，在平行于第一外端表面31的方向7上，位于第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔71小于位于第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔72。
如图1和图3中所示，位于第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔71可小于第一底部部分41的宽度77。如图3和图4中所示，位于第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔72可大于第二底部部分42的宽度77且小于栅沟槽6中的开口的宽度78。例如，第一底部部分41在垂直于内端表面62的方向8上的宽度90(参见图3)大于或等于50μm。第一底部部分41在垂直于内端表面62的方向上的宽度90可大于或等于100μm，或者可大于或等于150μm。
如图5、图6和图7中所示，在最靠外的栅沟槽6(换句话说，具有与第二杂质区60最接近的长边的栅沟槽6)中，位于第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔79(参见图6)可与位于第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔80(参见图7)基本上相同。不仅在最靠外的栅沟槽6中而且在距离内端表面62的50μm至150μm内的区域中的栅沟槽6中，位于第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔79(参见图6)可与位于第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔80(参见图7)基本上相同。例如，当单元间距为10μm时，在距离内端表面62的50μm至150μm内的区域中布置大约5至15个栅沟槽6。间隔79(参见图6)和间隔80(参见图7)可小于第二底部部分42的宽度77。
如图6和图7中所示，终端区102具有第二杂质区60、保护环61和漂移区12。第二杂质区60具有上JTE 65和下JTE 63。保护环61具有上保护环部分66和下保护环部分64。下JTE63位于上JTE 65和第二主表面2之间。下保护环部分64位于上保护环部分66和第二主表面2之间。下JTE 63围绕第一杂质区50。下JTE 63可以与第一杂质区50接触。下保护环部分64围绕下JTE 63。第二漂移区部分22位于上JTE 65和上保护环部分66之间。第一漂移区部分21位于下JTE 63和下保护环部分64之间。
如图8中所示，碳化硅半导体器件100还可具有位于有源区101上的栅焊盘92以及与栅焊盘92电连接的栅流道93。例如，当在平面图中观察时，栅焊盘92具有方形形状。例如，栅流道93从栅焊盘92的一边线性延伸。例如，当在平面图中观察时，栅流道93具有矩形形状。
如图9中所示，至少一个栅沟槽6可包括多个栅沟槽6。这多个栅沟槽6被布置成沿着栅沟槽的短方向彼此间隔开。这多个栅沟槽6中的每个具有具有矩形形状的底表面4。底表面4具有第一短边97、第二短边96、第七底部部分47、第八底部部分48和第九底部部分49。第二短边96位于与第一短边97相反的一侧。第一短边97位于第二杂质区60侧。第二短边96位于栅焊盘92侧。每个栅沟槽6从第二杂质区60侧延伸至栅焊盘92侧。第七底部部分47与第一短边97连续。第八底部部分48与第七底部部分47连续。第九底部部分49与第八底部部分48和第二短边96二者连续。在平行于第一短边97的方向上，位于第七底部部分47和第二主表面2之间的第一区51和第二区52之间的间隔71以及位于第九底部部分49和第二主表面2之间的第一区51和第二区52之间的间隔71可小于位于第八底部部分48和第二主表面2之间的第一区51和第二区52之间的间隔72。
如图10中所示，至少一个栅沟槽6的侧表面3可具有面对栅焊盘92的第一侧端表面94的第二外端表面35。至少一个栅沟槽6的底表面4具有第三底部部分43、第四底部部分44和第九底部部分49。第三底部部分43与第二外端表面35连续。第四底部部分44与第三底部部分43连续，并且位于相对于第三底部部分43的与第一侧端表面94相反的一侧。第九底部部分49与第四底部部分44连续，并且位于相对于第四底部部分44的与第三底部部分43相反的一侧。第一短边97位于栅焊盘92侧。第二短边96位于第二杂质区60侧。栅沟槽6从栅焊盘92侧延伸至第二杂质区60侧。
第一杂质区50可具有第三区53和第四区54，第三区53和第四区54位于至少一个栅沟槽6和第二主表面2之间，并且彼此间隔开，漂移区12被夹在其间。在平行于第二外端表面35的方向上，位于第三底部部分43和第二主表面2之间的第三区53和第四区54之间的间隔73(参见图10)可小于位于第四底部部分44和第二主表面2之间的第三区53和第四区54之间的间隔74(参见图10)。类似地，在平行于第二外端表面35的方向上，位于第九底部部分49和第二主表面2之间的第三区53和第四区54之间的间隔73可小于位于第四底部部分44和第二主表面2之间的第三区53和第四区54之间的间隔74(参见图10)。
如图11中所示，至少一个栅沟槽6的侧表面3可具有面对栅流道93的第二侧端表面95的第三外端表面39。底表面4具有第五底部部分45、第六底部部分46和第九底部部分49。第五底部部分45与第三外端表面39连续。第六底部部分46与第五底部部分45连续，并且位于相对于第三底部部分45与第二侧端表面95相反的一侧。第九底部部分49与第六底部部分46连续，并且位于相对于第六底部部分46的与第五底部部分45相反的一侧。第一短边97位于栅流道93侧。第二短边96位于第二杂质区60侧。栅沟槽6从栅流道93侧延伸至第二杂质区60侧。
第一杂质区50可具有第五区55和第六区56，第五区55和第六区56位于至少一个栅沟槽6和第二主表面2之间，并且彼此间隔开，漂移区12被夹在其间。在平行于第三外端表面39的方向上，位于第五底部部分45和第二主表面2之间的第五区55和第六区56之间的间隔75(图11)可小于位于第六底部部分46和第二主表面2之间的第五区55和第六区56之间的间隔76(图11)。类似地，在平行于第三外端表面39的方向上，位于第九底部部分49和第二主表面2之间的第五区55和第六区56之间的间隔75可小于位于第六底部部分46和第二主表面2之间的第五区55和第六区56之间的间隔76(图11)。
接下来，将描述根据第一实施例的MOSFET 100的制造方法。
首先，执行制备碳化硅衬底的步骤(S10：图12)。例如，使用升华法制备碳化硅单晶衬底11。碳化硅单晶衬底的最大直径例如大于或等于100mm，并且优选地大于或等于150mm。使用CVD(化学气相沉积)方法通过外延生长(参见图13)在碳化硅单晶衬底11上形成第一漂移区部分21，在CVD方法中，例如使用硅烷(SiH4)和丙烷(C3H8)的混合气体作为源材料气体；例如使用氢气(H2)作为载气；并且使用氨(NH3)作为掺杂物气体。例如，第一漂移区部分21的厚度为9μm。例如，第一漂移区部分21中包含的氮原子的浓度为约7×1015cm-3。
然后，在第一漂移区部分21的表面上形成掩模层(未示出)。掩模层在其中要形成第一杂质区50的区域上方具有开口。使用掩模层，将诸如铝的p型杂质的离子注入第一漂移区部分21的表面中。由此，形成在第一漂移区部分21的表面处暴露的第一杂质区50(参见图14)。第一杂质区50具有第一区51和第二区52，第一区51和第二区52彼此间隔开，第一漂移区部分21被夹在其间。第一杂质区50被形成为使得位于第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔71小于位于第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔72(参见图3)。然后，从第一漂移区部分21的表面去除掩模层。
然后，使用CVD方法，通过外延生长在第一漂移区部分21和第一杂质区50上形成第二漂移区部分22，在CVD方法中：例如使用硅烷和丙烷的混合气体作为源材料气体；例如使用氢气作为载气；并且使用氨作为掺杂物气体。例如，第二漂移区部分22的厚度为3μm。例如，第二漂移区部分22中包含的氮原子的浓度为约3×1016cm-3。
然后，执行离子注入步骤。将诸如铝的p型杂质的离子注入第二漂移区部分22的表面中。由此，形成与第二漂移区部分22接触的本体区13。例如，本体区13的厚度为0.9μm。然后，将诸如磷的n型杂质的离子注入本体区13中。由此，形成具有n型导电类型的源区14。例如，源区14的厚度为0.4μm。源区14构成第一主表面1。源区14中包含的n型杂质的浓度高于本体区13中包含的p型杂质的浓度。然后，将诸如铝的p型杂质的离子注入源区14中，以形成接触区18。接触区18被形成为穿透源区14和本体区13，并且与第一漂移区50接触(参见图15)。当第二漂移区22厚时，仅执行一次离子注入可能不足以允许接触区18到达第一杂质区50。在这种情况下，通过分两个或更多个单独阶段形成第二漂移区22并且针对每个阶段注入p型杂质，可使接触区18与第一杂质区50接触。接触区18中包含的p型杂质的浓度可高于源区14中包含的n型杂质的浓度。
然后，执行激活退火，以激活注入碳化硅衬底10中的杂质的离子。激活退火的温度优选地高于或等于1500℃且低于或等于1900℃，并且例如是约1700℃。例如，激活退火的时间为约30分钟。用于激活退火的气氛优选地为惰性气体气氛，例如为Ar气氛。
然后，执行形成栅沟槽的步骤(S20：图12)。例如，在由源区14和接触区18构成的第一主表面1上形成掩模17，掩模17在其处将要形成栅沟槽6(图1)的位置上方具有开口。使用掩模17，执行蚀刻，以去除源区14、本体区13、以及第二漂移区部分22的一部分。例如，可使用反应离子蚀刻特别是电感耦合等离子体反应离子蚀刻作为蚀刻方法。具体地，例如，可使用利用SF6或SF6和O2的混合气体作为反应气体进行的电感耦合等离子体反应离子蚀刻。通过蚀刻，在其中将形成栅沟槽6的区域中形成凹陷。该凹陷具有基本上垂直于第一主表面1的侧面部分以及被设置成与侧面部分连续并且基本上平行于第一主表面1的底部部分。
然后，在凹陷中执行热蚀刻。可例如在第一主表面1上形成掩模17的状态下，通过在包含具有至少一种或更多种类型的卤素源自的反应气体的气氛中进行加热来执行热蚀刻。该至少一种或更多种类型的卤素原子包括氯(Cl)原子和氟(F)原子中的至少任一种。例如，气氛包含Cl2、BCl3、SF6或CF4。例如，在高于或等于700℃且低于或等于1000℃的热处理温度下，使用氯气和氧气的混合气体作为反应气体执行热蚀刻。应该注意，除了上述的氯气和氧气之外，反应气体还可包含载气。例如，可使用氮气、氩气、氦气等作为载气。
通过上述的热蚀刻，在碳化硅衬底10的第一主表面1中形成栅沟槽6(参见图16)。栅沟槽6由侧表面3和底表面4限定。侧表面3由源区14、本体区13和第二漂移区部分22构成。底表面4由第二漂移区部分22构成。例如，侧表面3与沿着底表面4的平面之间的角度为54.7°。然后，从第一主表面1去除掩模17。
然后，执行形成栅绝缘膜的步骤(S30：图12)。例如，在包含氧气的气氛中，在高于或等于1300℃且低于或等于1400℃的温度下加热碳化硅衬底10。由此，形成栅绝缘膜15，栅绝缘膜15在底表面4处与第二漂移区部分22接触，在侧表面3处与第二漂移区部分22、本体区13和源区14接触，并且在第一主表面1处与源区14接触(参见图17)。
在通过热氧化碳化硅衬底10形成栅绝缘膜15之后，可在一氧化氮(NO)气体气氛中对碳化硅衬底10执行热处理(NO退火)。在NO退火中，例如，碳化硅衬底10在高于或等于1100℃且低于或等于1300℃的条件下保持约1小时。由此，氮原子被引入栅绝缘膜15与本体区13之间的界面区域中。结果，抑制了界面区域中的界面态形成，因此可提高沟道迁移率。应该注意，可使用除了NO气体之外的气体(例如，N2O)作为气氛气体，只要可引入氮原子即可。在NO退火之后，可进一步执行使用氩(Ar)作为气氛气体进行的Ar退火。例如，用于Ar退火的加热温度高于或等于用于以上NO退火的加热温度。例如，Ar退火的时间为约1小时。这进一步抑制了在栅绝缘膜15与本体区13之间的界面区域中形成界面态。
然后，执行形成栅电极的步骤(S40：图12)。例如，形成与栅沟槽6内的栅绝缘膜15接触的栅电极27。栅电极27布置在栅沟槽6内，并且形成在栅绝缘膜15上以面对栅沟槽6的侧表面3和底表面4中的每个。例如，通过LPCVD(低压化学气相沉积)方法形成栅电极27。
然后，执行形成层间绝缘膜的步骤(S50：图12)。例如，层间绝缘膜25被形成为覆盖栅电极27，并且与栅绝缘膜15接触。层间绝缘膜25优选地通过沉积方法形成，并且更优选地通过化学气相沉积方法形成。例如，层间绝缘膜25由包含二氧化硅的材料制成。然后，蚀刻层间绝缘膜25和栅绝缘膜15的部分，使得在源区14和接触区18上方形成开口。由此，从栅绝缘膜15暴露接触区18和源区14(参见图18)。
然后，执行形成源电极的步骤(S60：图12)。然后，形成在第一主表面1处与源区14和接触区18接触的源电极16。例如，通过溅射方法形成源电极16。例如，源电极16由包含Ti、Al和Si的材料制成。然后，执行合金化退火。具体地，例如，与源区14和接触区18接触的源电极16被在高于或等于900℃且低于或等于1100℃的温度下保持约5分钟。由此，源电极16的至少一部分与碳化硅衬底10中包含的硅反应并且被硅化。由此，形成与源区14成欧姆结的源电极16。优选地，源电极16与接触区18成欧姆结。
然后，形成与源电极16电连接的源布线19。源布线19形成在源电极16和层间绝缘膜25上。然后，碳化硅衬底10在第二主表面2处经历背面研磨。由此，碳化硅衬底10变薄。然后，形成与第二主表面2接触的漏极20。以这种方式，制造根据第一实施例(图1)的MOSFET100。
接下来，将描述根据第一实施例的MOSFET的功能和效果。
根据根据第一实施例的MOSFET 100，位于在位于外周侧的第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔小于位于在位于内周侧的第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔。通过减小具有相对高电场强度的外周侧的第一区51和第二区52之间的间隔，可减轻栅沟槽6中的电场集中。另一方面，通过增大具有相对低电场强度的内周侧的第一区51和第二区52之间的间隔，可确保宽电流路径并且可减小MOSFET 100的ON电阻。
另外，根据根据第一实施例的MOSFET 100，在位于靠近栅焊盘92的第三底部部分43和第二主表面2之间的第三区53和第四区54之间的间隔小于在位于远离栅焊盘92的第四底部部分41和第二主表面2之间的第三区53和第四区54之间的间隔。通过减小具有相对高电场强度的靠近栅焊盘92的位置处的第三区53和第四区54之间的间隔，可减轻栅沟槽6中的电场集中。另一方面，通过增大具有相对低电场强度的远离栅焊盘92的位置处的第三区53和第四区54之间的间隔，可确保宽电流路径并且可减小MOSFET 100的ON电阻。
此外，根据根据第一实施例的MOSFET 100，在位于靠近栅流道93的第五底部部分45和第二主表面2之间的第五区55和第六区56之间的间隔小于在位于远离栅流道93的第六底部部分46和第二主表面2之间的第五区55和第六区56之间的间隔。通过减小具有相对高电场强度的靠近栅流道93的位置处的第五区55和第六区56之间的间隔，可减轻栅沟槽6中的电场集中。另一方面，通过增大具有相对低电场强度的远离栅流道93的位置处的第五区55和第六区56之间的间隔，可确保宽电流路径并且可减小MOSFET 100的ON电阻。
(第二实施例)
接下来，将描述根据本公开的第二实施例的碳化硅半导体器件的配置。根据第二实施例的MOSFET 100的配置与根据第一实施例的MOSFET的配置的不同之处在于下面描述的组件，并且其他组件与根据第一实施例的MOSFET的配置中的组件基本上相同。
如图19中所示，第一杂质区50可位于栅沟槽6的底表面4和第二主表面2之间以面对底表面4。第一杂质区50可位于栅沟槽6的侧表面3和第二主表面2之间以面对侧表面3。
如图20中所示，栅沟槽6的侧表面3具有面对第二杂质区60的内端表面62的第一外端表面31。底表面4具有第一底部部分41和第二底部部分42，第一底部部分41与第一外端表面31连续，第二底部部分42与第一底部部分41连续并且位于相对于第一底部部分41的内端表面62的相反侧。在平行于第一外端表面31的方向上，位于第一底部部分41和第二主表面2之间的第一杂质区50的宽度81(参见图19)大于位于第二底部部分42和第二主表面2之间的第一杂质区50的宽度82(参见图21)。
如图19中所示，位于第一底部部分41和第二主表面2之间的第一杂质区50的宽度81可大于栅沟槽6的底表面4的宽度77，并且可小于栅沟槽6中的开口的宽度78。如图21中所示，位于第二底部部分42和第二主表面2之间的第一杂质区50的宽度82可与栅沟槽6的底表面4的宽度77(参见图19)基本上相同，或者可小于栅沟槽6的底表面4的宽度77。
如图20中所示，例如，第一底部部分41在垂直于内端表面62的方向上的宽度大于或等于50μm。第一底部部分41在垂直于内端表面62的方向上的宽度可大于或等于100μmm，或者可大于或等于150μm。
如图22和图23中所示，第一杂质区50可与底表面4接触。栅沟槽6的底表面4可位于第一杂质区50的顶表面处，或者可位于第一杂质区50的内部。另外，在这种情况下，在平行于第一外端表面31的方向上，位于第一底部部分41和第二主表面2之间的第一杂质区50的宽度81(参见图22)大于位于第二底部部分42和第二主表面2之间的第一杂质区50的宽度82(参见图23)。
如图24中所示，至少一个栅沟槽6可包括多个栅沟槽6。这多个栅沟槽6被布置成沿着栅沟槽的短方向彼此间隔开。这多个栅沟槽6中的每个具有具有矩形形状的底表面4。底表面4具有第一短边97、第二短边96、第七底部部分47、第八底部部分48和第九底部部分49。第二短边96位于与第一短边97相反的一侧。第一短边97位于第二杂质区60侧。第二短边96位于栅焊盘92侧。每个栅沟槽6从第二杂质区60侧延伸至栅焊盘92侧。第七底部部分47与第一短边97连续。第八底部部分48与第七底部部分47连续。第九底部部分49与第八底部部分48和第二短边96二者连续。在平行于第一短边97的方向上，位于第七底部部分47和第二主表面2之间的第一杂质区50的宽度以及位于第九底部部分49和第二主表面2之间的第一杂质区50的宽度可大于位于第八底部部分48和第二主表面2之间的第一杂质区50的宽度。
如图25中所示，至少一个栅沟槽6的侧表面3可具有面对栅焊盘92的第一侧端表面94的第二外端表面35。至少一个栅沟槽6的底表面4具有第三底部部分43、第四底部部分44和第九底部部分49。第三底部部分43与第二外端表面35连续。第四底部部分44与第三底部部分43连续，并且位于相对于第三底部部分43的与第一侧端表面94相反的一侧。第九底部部分49与第四底部部分44连续，并且位于相对于第四底部部分44的与第三底部部分43相反的一侧。第一短边97位于栅焊盘92侧。第二短边96位于第二杂质区60侧。栅沟槽6从栅焊盘92侧延伸至第二杂质区60侧。
第一杂质区50被设置成面对第三底部部分43、第四底部部分44和第九底部部分49。在平行于第二外端表面35的方向上，位于第三底部部分43和第二主表面2之间的第一杂质区50的宽度83(参见图25)可大于位于第四底部部分44和第二主表面2之间的第一杂质区50的宽度84(参见图25)。类似地，在平行于第二外端表面35的方向上，位于第九底部部分49和第二主表面2之间的第一杂质区50的宽度83可大于位于第四底部部分44和第二主表面2之间的第一杂质区50的宽度84(参见图25)。
如图26中所示，至少一个栅沟槽6的侧表面3可具有面对栅流道93的第二侧端表面95的第三外端表面39。底表面4具有第五底部部分45、第六底部部分46和第九底部部分49。第五底部部分45与第三外端表面39连续。第六底部部分46与第五底部部分45连续，并且位于相对于第三底部部分45的与第二侧端表面95相反的一侧。第九底部部分49与第六底部部分46连续，并且位于相对于第六底部部分46的与第五底部部分45相反的一侧。第一短边97位于栅流道93侧。第二短边96位于第二杂质区60侧。栅沟槽6从栅流道93侧延伸至第二杂质区60侧。
第一杂质区50被设置成面对第五底部部分45、第六底部部分46和第九底部部分49。在平行于第三外端表面39的方向上，位于第五底部部分45和第二主表面2之间的第一杂质区50的宽度85(图26)可大于位于第六底部部分46和第二主表面2之间的第一杂质区50的宽度86(图26)。类似地，在平行于第三外端表面39的方向上，位于第九底部部分49和第二主表面2之间的第一杂质区50的宽度86可小于位于第六底部部分46和第二主表面2之间的第一杂质区50的宽度85(图26)。应该注意，可通过与根据第一实施例的MOSFET的制造方法相同的制造方法制造根据第二实施例的MOSFET。
接下来，将描述根据第二实施例的MOSFET的功能和效果。
根据根据第二实施例的MOSFET 100，位于在位于外周侧的第一底部部分41和第二主表面2之间的p型区50的宽度大于位于在位于内周侧的第二底部部分42和第二主表面2之间的p型区50的宽度。通过增大具有相对高电场强度的外周侧的p型区50的宽度，可进一步减轻栅沟槽6中的电场集中。另一方面，通过减小具有相对低电场强度的内周侧的p型区50的宽度，可确保宽电流路径并且可减小MOSFET 100的ON电阻。
另外，根据根据第二实施例的MOSFET 100，在位于靠近栅焊盘92的第三底部部分43和第二主表面2之间的p型区50的宽度大于在位于远离栅焊盘92的第四底部部分44和第二主表面2之间的p型区50的宽度。通过增大具有相对高电场强度的靠近栅焊盘92的位置处的p型区50的宽度，可减轻栅沟槽6中的电场集中。另一方面，通过减小具有相对低电场强度的远离栅焊盘92的位置处的p型区50的宽度，可确保宽电流路径并且可减小MOSFET 100的ON电阻。
此外，根据根据第二实施例的MOSFET 100，在位于靠近栅流道93的第五底部部分45和第二主表面2之间的p型区50的宽度大于在位于远离栅流道93的第六底部部分46和第二主表面2之间的p型区50的宽度。通过增大具有相对高电场强度的靠近栅流道93的位置处的p型区50的宽度，可减轻栅沟槽6中的电场集中。另一方面，通过减小具有相对低电场强度的远离栅流道93的位置处的p型区50的宽度，可确保宽电流路径并且可减小MOSFET 100的ON电阻。
(第三实施例)
接下来，将描述根据本公开的第三实施例的碳化硅半导体器件的配置。根据第三实施例的MOSFET 100的配置基本上具有通过组合根据第一实施例的MOSFET 100的第一杂质区和根据第二实施例的MOSFET 100的第一杂质区而获得的组件。对于除了第一杂质区之外的组件，根据第三实施例的MOSFET 100的配置与根据第一实施例的MOSFET的配置基本上相同。
如图27和图28中所示，有源区101具有第一杂质区50和第三杂质区70。第一杂质区50具有第一区51和第二区52，第一区51和第二区52彼此间隔开，漂移区12被夹在其间。第三实施例中的第三杂质区70的配置与第二实施例中的第一杂质区50的配置基本上相同。
如图27和图28中所示，第三杂质区70位于底表面4和第二主表面2之间以面对底表面4。在垂直于第一主表面1的方向上，第一杂质区50位于第三杂质区70和第二主表面2之间。第三杂质区70具有第二导电类型。在平行于第一外端表面31的方向上，位于第一底部部分41和第二主表面2之间的第三杂质区70的宽度81(参见图27)大于位于第二底部部分42和第二主表面2之间的第三杂质区70的宽度82(参见图28)。
如图27中所示，在垂直于第一主表面1的方向上，第一底部部分41、第三杂质区70和第一区51可部分重叠。类似地，在垂直于第一主表面1的方向上，第一底部部分41、第三杂质区70和第二区52可部分重叠。第三杂质区70的宽度81可大于第一区51和第二区52之间的间隔71。
如图28中所示，在垂直于第一主表面1的方向上，第三杂质区70和第一区51可在平行于第一主表面1的方向上彼此间隔开，从而彼此不重叠。类似地，在垂直于第一主表面1的方向上，第一区51和第二区52可在平行于第一主表面1的方向上彼此间隔开，使得第三杂质区70和第二区52彼此不重叠。第三杂质区70的宽度82可小于第一区51和第二区52之间的间隔72。应该注意，可通过与根据第一实施例的MOSFET相同的制造方法制造根据第三实施例的MOSFET。
接下来，将描述根据第三实施例的MOSFET的功能和效果。
根据根据第三实施例的MOSFET 100，在平行于第一外端表面31的方向上，位于第一底部部分41和第二主表面2之间的第三杂质区70的宽度大于位于第二底部部分42和第二主表面2之间的第三杂质区70的宽度。通过增大具有相对高电场强度的外周侧的第三杂质区70的宽度，可进一步减轻栅沟槽6中的电场集中。
(第四实施例)
接下来，将描述根据本公开的第四实施例的碳化硅半导体器件的配置。根据第四实施例的MOSFET 100的配置与根据第一实施例的MOSFET的配置的不同之处在于下面描述的组件，并且其他组件与根据第一实施例的MOSFET的配置中的组件基本上相同。
如图29中所示，第二杂质区60具有面对有源区的内端表面62。栅沟槽6的侧表面3具有面对内端表面62的第一外端表面31。底表面4具有第一底部部分41和第二底部部分42。第一底部部分41与第一外端表面31连续。第二底部部分42与第一底部部分41连续，并且位于相对于第一底部部分41的与内端表面62相反的一侧。在平行于第一外端表面31的方向7上，位于第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔可与位于第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔基本上相同。
位于第一底部部分41和第二主表面2之间的第一区51和第二区52中的p型杂质的浓度高于位于第二底部部分41和第二主表面2之间的第一区51和第二区52中的p型杂质的浓度。期望地，位于第一底部部分41和第二主表面2之间的第一区51和第二区52中的p型杂质的浓度比位于第二底部部分41和第二主表面2之间的第一区51和第二区52中的p型杂质的浓度高大于或等于1.5倍且小于或等于50倍。
如图4中所示，位于第二底部部分42和第二主表面2之间的第一区51和第二区52之间的间隔可大于第二底部部分42的宽度77且小于栅沟槽6中的开口的宽度78。类似地，位于第一底部部分41和第二主表面2之间的第一区51和第二区52之间的间隔可大于第二底部部分42的宽度77且小于栅沟槽6中的开口的宽度78。例如，第一底部部分41在垂直于内端表面62的方向8上的宽度90(参见图29)大于或等于50μm。第一底部部分41在垂直于内端表面62的方向上的宽度90可大于或等于100μm，或者可大于或等于150μm。应该注意，可通过与根据第一实施例的MOSFET的制造方法相同的制造方法制造根据第四实施例的MOSFET。
接下来，将描述根据第四实施例的MOSFET的功能和效果。
根据根据第四实施例的MOSFET 100，位于在位于外周侧的第一底部部分41和第二主表面2之间的第一区51和第二区52中的p型杂质的浓度高于位于在位于内周侧的第二底部部分42和第二主表面2之间的第一区51和第二区52中的p型杂质的浓度。通过增大具有相对高电场强度的外周侧的第一区51和第二区52中的p型杂质的浓度，可减轻栅沟槽6中的电场集中。
(第五实施例)
接下来，将描述根据本公开的第五实施例的碳化硅半导体器件的配置。根据第五实施例的MOSFET 100的配置与根据第一实施例的MOSFET的配置的不同之处在于下面描述的组件，并且其他组件与根据第一实施例的MOSFET的配置中的组件基本上相同。
如图30中所示，第二杂质区60具有面对有源区的内端表面62。栅沟槽6的侧表面3具有面对内端表面62的第一外端表面31。底表面4具有第一底部部分41和第二底部部分42。第一底部部分41与第一外端表面31连续。第二底部部分42与第一底部部分41连续，并且位于相对于第一底部部分41的与内端表面62相反的一侧。在平行于第一外端表面31的方向7上，位于第一底部部分41和第二主表面2之间的第一杂质区50的宽度可与位于第二底部部分42和第二主表面2之间的第一杂质区50的宽度基本上相同。
位于第一底部部分41和第二主表面2之间的第一杂质区50中的p型杂质的浓度高于位于第二底部部分41和第二主表面2之间的第一杂质区50中的p型杂质的浓度。期望地，位于第一底部部分41和第二主表面2之间的第一杂质区50中的p型杂质的浓度比位于第二底部部分41和第二主表面2之间的第一杂质区50中的p型杂质的浓度高大于或等于1.5倍且小于或等于50倍。
如图21中所示，位于第二底部部分42和第二主表面2之间的第一杂质区50的宽度可与第二底部部分42的宽度基本上相同，或者可小于第二底部部分42的宽度。类似地，位于第一底部部分41和第二主表面2之间的第一杂质区50的宽度可与第二底部部分42的宽度基本上相同，或者可小于第二底部部分42的宽度。例如，第一底部部分41在垂直于内端表面62的方向8上的宽度90(参见图30)大于或等于50μm。第一底部部分41在垂直于内端表面62的方向上的宽度90可大于或等于100μm，或者可大于或等于150μm。应该注意，可通过与根据第一实施例的MOSFET的制造方法相同的制造方法制造根据第五实施例的MOSFET。
接下来，将描述根据第五实施例的MOSFET的功能和效果。
根据根据第五实施例的MOSFET 100，位于在位于外周侧的第一底部部分41和第二主表面2之间的p型区50中的p型杂质的浓度高于位于在位于内周侧的第二底部部分42和第二主表面2之间的p型区50中的p型杂质的浓度。通过增大具有相对高电场强度的外周侧的p型区50中的p型杂质的浓度，可减轻栅沟槽6中的电场集中。
应该注意，尽管已经对第一导电类型为n型而第二导电类型为p型的情况给出了以上描述，但是第一导电类型可以为p型而第二导电类型可以为n型。另外，尽管已经对在平面图中观察时栅沟槽6具有矩形形状的情况给出了以上描述，但是栅沟槽6的形状不限于矩形。栅沟槽6的形状可以是诸如六边形的多边形，或者可以是例如蜂窝形状。此外，尽管已经对碳化硅半导体器件是MOSFET的情况给出了以上描述，但是碳化硅半导体器件不限于MOSFET。碳化硅半导体器件可以是例如IGBT(绝缘栅型双极晶体管)等。
应该理解，本文中公开的实施例是例示性的，在每个方面都是非限制性的。本发明的范围由权利要求书的范围限定，而非由以上描述限定，并且旨在包括与权利要求书的范围等同的范围和含义内的任何修改形式。
参考符号列表
1：第一主表面；2：第二主表面；3：侧表面；4：底表面；6：栅沟槽；10：碳化硅衬底；11：碳化硅单晶衬底；12：漂移区；13：本体区；14：源区；15：栅绝缘膜；16：源电极；17：掩模；18：接触区；19：源布线；20：漏极；21：第一漂移区部分；22：第二漂移区部分；24：碳化硅外延层；25：层间绝缘膜；27：栅电极；31：第一外端表面；35：第二外端表面；39：第三外端表面；41：第一底部部分；42：第二底部部分；43：第三底部部分；44：第四底部部分；45：第五底部部分；46：第六底部部分；47：第七底部部分；48：第八底部部分；49：第九底部部分；50：第一杂质区(p型区)；51：第一区；52：第二区；53：第三区；54：第四区；55：第五区；56：第六区；60：第二杂质区；61：保护环；62：内端表面；63：下JTE；64：下保护环部分；65：上JTE；66：上护环部分；70：第三杂质区；92：栅焊盘；93：栅流道；94：第一侧端表面；95：第二侧端表面；96：第二短边；97：第一短边；100：碳化硅半导体器件(MOSFET)；101：有源区；102：终端区。

Claims (16)

1.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底具有第一主表面和第二主表面，所述第二主表面位于与所述第一主表面相反的一侧；以及
栅绝缘膜，所述栅绝缘膜设置在所述第一主表面上，
所述碳化硅衬底包括有源区和终端区，当从与所述第一主表面垂直的方向观察时，所述终端区包围所述有源区，
所述有源区设置有至少一个栅沟槽，所述栅沟槽由与所述第一主表面连续的侧表面和与所述侧表面连续的底表面限定，
所述有源区具有
漂移区，所述漂移区具有第一导电类型，
本体区，所述本体区设置在所述漂移区上并且具有与所述第一导电类型不同的第二导电类型，
源区，所述源区位于所述本体区上，通过所述本体区与所述漂移区分开，并且具有所述第一导电类型，以及
第一杂质区，所述第一杂质区位于包括所述底表面的平面与所述第二主表面之间，并且具有所述第二导电类型，
所述终端区包括第二杂质区并且具有所述第二导电类型，当从与所述第一主表面垂直的方向观察时，所述第二杂质区包围所述有源区，
所述栅绝缘膜在所述侧表面处与所述漂移区、所述本体区和所述源区接触，并且在所述底表面处与所述漂移区接触，
所述侧表面具有面对所述第二杂质区的内端表面的第一外端表面，
所述底表面具有第一底部部分和第二底部部分，所述第一底部部分与所述第一外端表面连续，所述第二底部部分与所述第一底部部分连续并且相对于所述第一底部部分位于与所述内端表面相反的一侧，
所述第一杂质区具有第一区和第二区，所述第一区和所述第二区位于所述至少一个栅沟槽和所述第二主表面之间，并且彼此间隔开，所述漂移区被夹在其间，
在平行于所述第一外端表面的方向上，位于所述第一底部部分和所述第二主表面之间的所述第一区和所述第二区之间的间隔小于位于所述第二底部部分和所述第二主表面之间的所述第一区和所述第二区之间的间隔。
2.根据权利要求1所述的碳化硅半导体器件，其中，所述第一底部部分在与所述内端表面垂直的方向上的宽度大于或等于50μm。
3.根据权利要求2所述的碳化硅半导体器件，其中，所述第一底部部分在与所述内端表面垂直的方向上的宽度大于或等于100μm。
4.根据权利要求3所述的碳化硅半导体器件，其中，所述第一底部部分在与所述内端表面垂直的方向上的宽度大于或等于150μm。
5.根据权利要求1至4中的任一项所述的碳化硅半导体器件，还包括位于所述有源区上的栅焊盘，其中
所述侧表面具有面对所述栅焊盘的第一侧端表面的第二外端表面，
所述底表面具有第三底部部分和第四底部部分，所述第三底部部分与所述第二外端表面连续，所述第四底部部分与所述第三底部部分连续并且相对于所述第三底部部分位于与所述第一侧端表面相反的一侧，
所述第一杂质区具有第三区和第四区，所述第三区和所述第四区位于所述至少一个栅沟槽和所述第二主表面之间，并且彼此间隔开，所述漂移区被夹在其间，并且
在平行于所述第二外端表面的方向上，位于所述第三底部部分和所述第二主表面之间的所述第三区和所述第四区之间的间隔小于位于所述第四底部部分和所述第二主表面之间的所述第三区和所述第四区之间的间隔。
6.根据权利要求5所述的碳化硅半导体器件，还包括与所述栅焊盘电连接的栅流道，其中
所述侧表面具有面对所述栅流道的第二侧端表面的第三外端表面，
所述底表面具有第五底部部分和第六底部部分，所述第五底部部分与所述第三外端表面连续，所述第六底部部分与所述第五底部部分连续并且相对于所述第五底部部分位于与所述第二侧端表面相反的一侧，
所述第一杂质区具有第五区和第六区，所述第五区和所述第六区位于所述至少一个栅沟槽和所述第二主表面之间，并且彼此间隔开，所述漂移区被夹在其间，并且
在平行于所述第三外端表面的方向上，位于所述第五底部部分和所述第二主表面之间的所述第五区和所述第六区之间的间隔小于位于所述第六底部部分和所述第二主表面之间的所述第五区和所述第六区之间的间隔。
7.根据权利要求1至6中的任一项所述的碳化硅半导体器件，其中
所述至少一个栅沟槽包括多个栅沟槽，
所述多个栅沟槽中的每个具有底表面，所述底表面具有矩形形状，
所述底表面具有第一短边、位于与所述第一短边相反的一侧的第二短边、与所述第一短边连续的第七底部部分、与所述第七底部部分连续的第八底部部分和与所述第八底部部分和所述第二短边两者连续的第九底部部分，并且
在平行于所述第一短边的方向上，位于所述第七底部部分和所述第二主表面之间的所述第一区和所述第二区之间的间隔以及位于所述第九底部部分和所述第二主表面之间的所述第一区和所述第二区之间的间隔小于位于所述第八底部部分和所述第二主表面之间的所述第一区和所述第二区之间的间隔。
8.根据权利要求1至7中的任一项所述的碳化硅半导体器件，其中
所述有源区还具有第三杂质区，所述第三杂质区位于所述底表面和所述第二主表面之间以面对所述底表面，并且具有所述第二导电类型，并且
在平行于所述第一外端表面的方向上，位于所述第一底部部分和所述第二主表面之间的所述第三杂质区的宽度大于位于所述第二底部部分和所述第二主表面之间的所述第三杂质区的宽度。
9.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底具有第一主表面和第二主表面，所述第二主表面位于与所述第一主表面相反的一侧；以及
栅绝缘膜，所述栅绝缘膜设置在所述第一主表面上，
所述碳化硅衬底包括有源区和终端区，当从与所述第一主表面垂直的方向观察时，所述终端区包围所述有源区，
所述有源区设置有至少一个栅沟槽，所述栅沟槽由与所述第一主表面连续的侧表面和与所述侧表面连续的底表面限定，
所述有源区具有
漂移区，所述漂移区具有第一导电类型，
本体区，所述本体区设置在所述漂移区上并且具有与所述第一导电类型不同的第二导电类型，
源区，所述源区位于所述本体区上，通过所述本体区与所述漂移区分开，并且具有所述第一导电类型，以及
第一杂质区，所述第一杂质区位于所述底表面和所述第二主表面之间以面对所述底表面，并且具有所述第二导电类型，并且
所述终端区包括第二杂质区并且具有所述第二导电类型，当从与所述第一主表面垂直的方向观察时，所述第二杂质区包围所述有源区，
所述栅绝缘膜在所述侧表面处与所述漂移区、所述本体区和所述源区接触，并且在所述底表面处与所述漂移区接触，
所述侧表面具有面对所述第二杂质区的内端表面的第一外端表面，
所述底表面具有第一底部部分和第二底部部分，所述第一底部部分与所述第一外端表面连续，所述第二底部部分与所述第一底部部分连续并且相对于所述第一底部部分位于与所述内端表面相反的一侧，
在平行于所述第一外端表面的方向上，位于所述第一底部部分和所述第二主表面之间的所述第一杂质区的宽度大于位于所述第二底部部分和所述第二主表面之间的所述第一杂质区的宽度。
10.根据权利要求9所述的碳化硅半导体器件，其中，所述第一杂质区与所述底表面接触。
11.根据权利要求9或10所述的碳化硅半导体器件，其中，所述第一底部部分在与所述内端表面垂直的方向上的宽度大于或等于50μm。
12.根据权利要求11所述的碳化硅半导体器件，其中，所述第一底部部分在与所述内端表面垂直的方向上的宽度大于或等于100μm。
13.根据权利要求12所述的碳化硅半导体器件，其中，所述第一底部部分在与所述内端表面垂直的方向上的宽度大于或等于150μm。
14.根据权利要求9至13中的任一项所述的碳化硅半导体器件，还包括位于所述有源区上的栅焊盘，其中
所述侧表面具有面对所述栅焊盘的第一侧端表面的第二外端表面，
所述底表面具有第三底部部分和第四底部部分，所述第三底部部分与所述第二外端表面连续，所述第四底部部分与所述第三底部部分连续并且相对于所述第三底部部分位于与所述第一侧端表面相反的一侧，并且
在平行于所述第二外端表面的方向上，位于所述第三底部部分和所述第二主表面之间的所述第一杂质区的宽度大于位于所述第四底部部分和所述第二主表面之间的所述第一杂质区的宽度。
15.根据权利要求14所述的碳化硅半导体器件，还包括与所述栅焊盘电连接的栅流道，其中
所述侧表面具有面对所述栅流道的第二侧端表面的第三外端表面，
所述底表面具有第五底部部分和第六底部部分，所述第五底部部分与所述第三外端表面连续，所述第六底部部分与所述第五底部部分连续并且相对于所述第五底部部分位于与所述第二侧端表面相反的一侧，并且
在平行于所述第三外端表面的方向上，位于所述第五底部部分和所述第二主表面之间的所述第一杂质区的宽度大于位于所述第六底部部分和所述第二主表面之间的所述第一杂质区的宽度。
16.根据权利要求9至15中的任一项所述的碳化硅半导体器件，其中
所述至少一个栅沟槽包括多个栅沟槽，
所述多个栅沟槽中的每个具有底表面，所述底表面具有矩形形状，
所述底表面具有第一短边、位于与所述第一短边相反的一侧的第二短边、与所述第一短边连续的第七底部部分、与所述第七底部部分连续的第八底部部分和与所述第八底部部分和所述第二短边两者连续的第九底部部分，并且
在平行于所述第一短边的方向上，位于所述第七底部部分和所述第二主表面之间的所述第一杂质区的宽度以及位于所述第九底部部分和所述第二主表面之间的所述第一杂质区的宽度大于位于所述第八底部部分和所述第二主表面之间的所述第一杂质区的宽度。
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