CN102770949A - 碳化硅半导体器件 - Google Patents

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Abstract

提供了一种碳化硅半导体器件，其具有比常规碳化硅半导体器件更低的导通电阻和更高的击穿电压。根据本发明的JFET（10）包括：n型衬底（11）、p型层（2，12）、n型层（13）、源极区（15）、漏极区（17）和栅极区（16）。n型衬底（11）由碳化硅（SiC）制成，并且具有相对于{0001}面具有不小于32°的偏离角的主表面。p型层（2，12）形成在n型衬底（11）的主表面（11A）上，并且具有p型导电性。n型层（13）形成在p型层（2，12）上，并且具有n型导电性。源极区（15）和漏极区（17）形成在n型层（13）中，其间插入有间隔，并且具有n型导电性。栅极区（16）形成在源极区（15）和漏极区（17）之间的区域上的n型层（13）中，并且具有p型导电性。

Description

碳化硅半导体器件
技术领域
本发明涉及一种碳化硅半导体器件，更具体地，涉及一种用作横向型结型场效应晶体管的碳化硅半导体器件。
背景技术
常规地，横向型结型场效应晶体管公知为碳化硅半导体器件（例如，参见日本专利特开No.2003-68762（专利文献1））。在这种横向型结型场效应晶体管中，沟道层中的电流和漂移层中的电场是在横向方向上的。当在由碳化硅（SiC）制成的衬底上形成这种横向型结型场效应晶体管时，通常使用由4H-SiC制成的并且具有面取向对应于{0001}面的主表面的衬底作为这种衬底。在上述碳化硅半导体器件中，沟道层中的电流和漂移层中的电场在与衬底的主表面平行的方向（即，平行于（0001）面的方向（诸如[11-20]方向））中。
引用列表
专利文献
PTL 1：日本专利特开No.2003-68762
发明内容
技术问题
在上述常规的碳化硅半导体器件中，沟道层中的电流在平行于{0001}面的方向上流动。从而，沟道层中的电子迁移率小于电流在其它方向上流动的情况。具体地，在与{0001}面平行方向（如[11-20]方向）上的电子迁移率大约是与垂直于{0001}面的方向上的电子迁移率的0.8倍大。因此，上述常规的碳化硅半导体器件显示出比当利用一般碳化硅时假定获得的导通电阻的理论值更高的导通电阻。
此外，在上述常规碳化硅半导体器件的漂移层中，在与{0001}面平行的方向上施加电场。在与{0001}面平行的方向上碳化硅的介质击穿电场大约是与{0001}面垂直的方向上的介质击穿电场的0.75倍大。因此，上述常规碳化硅半导体器件显示出比当利用一般碳化硅时假定获得的击穿电压的理论值低的击穿电压。由此，不能说常规碳化硅半导体器件充分显示出碳化硅的性质。
为了解决前面的问题而提出了本发明，并且本发明的目的是提供一种具有比常规碳化硅半导体器件更低的导通电阻和更高的击穿电压的碳化硅半导体器件。
问题的解决方案
根据本发明的碳化硅半导体器件，包括：衬底、第一半导体层、第二半导体层、源极区、漏极区和栅极区。该衬底具有相对于{0001}面具有不小于32°的偏离角的主表面，并且由碳化硅制成。第一半导体层形成在衬底的主表面上，并且具有第一导电类型。第二半导体层形成在第一半导体层上，并且具有第二导电类型。源极区和漏极区形成在第二半导体层中，其间插入有间隔，并且具有第二导电类型。栅极区形成在源极区和漏极区之间的区域处的第二半导体层中，并且具有第一导电类型。
通过这种方式，根据本发明的碳化硅半导体器件被构造为横向型结型场效应晶体管，并且具有其中在平行于衬底主表面的方向（即，沿着相对于{0001}面具有不小于32°的偏离角的表面的方向）上施加电场的漂移层。因此，与在平行于{0001}面的方向上施加电场的常规碳化硅半导体器件相比，击穿电压可以增加10%或更大。此外，根据本发明，碳化硅半导体器件的沟道层中的电流在平行于衬底主表面的方向上流动，该主表面相对于{0001}面具有不小于32°的偏离角。因此，与常规碳化硅半导体器件（在沟道层中的电流在平行于{0001}面的方向上流动的情况下）相比，在该沟道层中可以增加电子的迁移率。因此，与常规碳化硅半导体器件相比，可以减小导通电阻。
发明的有益效果
本发明提供一种碳化硅半导体器件，通过采用具有与相对于{0001}面具有大偏离角的结晶面对应的主表面的衬底，该半导体器件具有比常规碳化硅半导体器件更低的导通电阻和更高的击穿电压。
附图说明
图1是示出根据本发明的碳化硅半导体器件的第一实施例的示意横截面图。
图2是用来示出用于制造图1所示碳化硅半导体器件的方法的流程图。
图3是用来示出用于制造图1所示碳化硅半导体器件的方法的示意横截面图。
图4是用来示出用于制造图1所示碳化硅半导体器件的方法的示意横截面图。
图5是用来示出用于制造图1所示碳化硅半导体器件的方法的示意横截面图。
图6是用来示出用于制造图1所示碳化硅半导体器件的方法的示意横截面图。
图7是用来示出用于制造图1所示碳化硅半导体器件的方法的示意横截面图。
图8是用来示出用于制造图1所示碳化硅半导体器件的方法的示意横截面图。
图9是用来示出用于制造图1所示碳化硅半导体器件的方法的示意横截面图。
图10是用来示出用于制造图1所示碳化硅半导体器件的方法的示意横截面图。
图11是示出根据本发明的碳化硅半导体器件的第二实施例的示意横截面图。
图12是示出碳化硅半导体器件的衬底的主表面的晶面相对于{0001}面的倾角与其漂移部中的击穿电场强度和其沟道中的电子迁移率中的每一个之间的关系的曲线图。
具体实施方式
下面参考图描述本发明的实施例。应该注意，在下面提到的图中，相同或相应部分赋予相同的附图标记，并且不再重复描述。
（第一实施例）
参考图1，下面将描述根据本发明的碳化硅半导体器件的第一实施例。图1中示出的碳化硅半导体器件是JFET（结型场效应晶体管）。图1中示出的JFET 10包括：由碳化硅（SiC）制成的并且具有n型导电性的n型衬底11；形成在n型衬底11上并且用作电场缓和层的p型层2；形成在p型层2上并且用作击穿电压保持层的p型层12；形成在p型层12上的n型层13；和形成在n型层13上并且用作RESURF层的p型层14。这里，p型层2、12、14中的每一个都是由SiC制成的并且具有p型导电性的层，并且n型层13是由SiC制成并且具有n型导电性的层。应该注意，图1中示出的多个JFET每个都布置在与图1的纸面垂直的方向（沿着n型衬底11的主表面的方向）。此外，在图1中，形成了p型层2和p型层12，但是p型层12可以直接形成在n型衬底11的主表面11A上。
n型衬底11的主表面11A相对于{0001}面具有不小于32°的偏离角。此外，如下所述，p型层2、p型层12、n型层13和p型层14中的每一个都是外延生长在n型衬底11的主表面11A上/上方的层。因此，该层中的每一个都具有与n型衬底11的晶面取向基本相同的晶面取向。由此，与n型衬底11一样，该层中的每一个具有相对于{0001}面具有不小于32°的偏离角的主表面（平行于n型衬底11的主表面11A的表面）。
在p型层14和n型层13中，形成了源极区15和漏极区17。源极区15和漏极区17中的每一个都包含浓度比n型层13的浓度高的n型导电型杂质（n型杂质）。在源极区15和漏极区17之间，形成了栅极区16。栅极区16包含浓度比p型层12、14中的每一个的浓度高的p型导电性的杂质（p型杂质）。也就是，形成源极区15、栅极区16和漏极区17，以穿过p型层14进入到n型层13中。此外，源极区15、栅极区16和漏极区17中的每一个都具有位于n型层13内并且与p型层12的上表面（p型层12和n型层13之间的界面）间隔开的底部。
此外，当从源极区15观察时，在与栅极区16相反的一侧上，形成沟槽部31，以从p型层14的上表面（其主表面与n型层13一侧相反）穿过p型层14延伸到n型层13中。换句话说，沟槽部31具有与p型层12和n型层13之间的界面间隔开并且位于n型层13内的底壁。此外，形成电位保持区23，以从沟槽部31的底壁穿过n型层13延伸到p型层12中。电位保持区23包含浓度比p型层12和p型层14中的浓度高的p型杂质。电位保持区23具有与n型衬底11的上表面（n型衬底11和p型层2之间的界面部）间隔开的底部（更具体地，与p型层2和p型层12之间的界面部间隔开并且位于p型层12内）。
此外，形成接触电极19，以分别与源极区15、栅极区16、漏极区17和电位保持区23的上表面接触。接触电极19中的每一个都由诸如NiSi（硅化镍）的、能够与源极区15、栅极区16、漏极区17和电位保持区23欧姆接触的材料制成。
此外，在相邻的接触电极19之间形成氧化物膜18。更具体地，在p型层14的上表面上和沟槽部31的底部和侧壁上形成用作绝缘膜的氧化物膜18，使得覆盖除了形成接触电极19的区域之外的整个区域。以这种方式，使相邻的接触电极19彼此绝缘。
此外，分别形成源电极25、栅电极26和漏电极27，以与设置在源极区15、栅极区16和漏极区17上的接触电极19的上表面接触。因此，源电极25、栅电极26和漏电极27分别经由接触电极19电连接到源极区15、栅极区16和漏极区17。此外，源电极25还与提供在电位保持区23上的接触电极19的上表面接触，因此经由接触电极19电连接到电位保持区23。换句话说，形成源电极25，以从设置在源极区15上的接触电极19的上表面延伸到设置在电位保持区23上的接触电极19的上表面。因此，设置在电位保持区23上的接触电极19与设置在源极区15上的接触电极19保持在相同的电位。
例如，源电极25、栅电极26和漏电极27中的每一个都是由诸如铝（Al）的导体形成的。源电极25、栅电极26和漏电极27在布置JFET10的方向上延伸，由此经由接触电极19，使多个JFET 10的源极区15、栅极区16和漏极区17相互电连接。通过这种方式，通过使源极区15彼此连接的源电极25、使漏极区17彼此连接的漏电极27以及使栅极区16彼此连接的栅电极26，将多个JFET 10彼此并联连接。
此外，在图1示出的JFET 10中，形成由绝缘体形成的绝缘保护膜28，以覆盖氧化物膜18和栅电极26，并且填充源电极25和漏电极27之间的区域。在绝缘保护膜28中，开口33、34分别形成在源极区15和电位保持区23上方的区域中以及漏电极17上方的区域中。在开口33、34中，设置上述的源电极25和漏电极27。源电极25和漏电极27的上表面位于绝缘保护膜28的上表面上方（即，源电极25和漏电极27的上部相对于绝缘保护膜28的上表面突出）。此外，源电极25、栅电极26和漏电极27分别电连接到源电极焊垫、栅电极焊垫和漏电极焊垫，这些焊垫中的每一个都没有在图中示出，并且适于将源电极25、栅电极26和漏电极27与外部连接。这些源电极焊垫、栅电极焊垫和漏电极焊垫从绝缘保护膜28暴露。通过这种方式，可以将电压外部施加到彼此并联连接的JFET 10的源极区15、栅极区16和漏极区17上。另外，因为使JFET 10这样彼此并联连接，包括JFET 10的半导体器件允许大电流量在其中流动。
下面描述JFET 10的操作，例如，假设JFET 10是常开型。参考图1，在n型层13中，当栅电极26具有0V的电位时，夹在漏极区17和栅极区16之间的区域、夹在前述的夹在中间区域和p型层12之间的区域和夹在栅极区16和p型层12之间的区域是不耗尽的。因此，源极区15和漏极区17经由n型层13彼此电连接。从而，当电场施加在源电极25和漏电极27之间时，电子在源极区15和漏极区17之间移动，由此电流在源电极25和漏电极27之间流动（导通状态）。
同时，当向栅电极26施加负电压时，在电子要移动的漂移区（栅极区16和漏极区17之间的n型层13和p型层14的部分）中呈现出耗尽，由此使源极区15和漏极区17彼此电断开。从而，电子不能在源电极25和漏电极27之间移动，结果是没有电流流动（截止状态）。这里，本实施例中的JFET 10是具有p型层14（resurf（降低表面电场）层）的RESURF型JFET，该p型层14形成在n型层13上并且与n型层13接触。从而，在截止状态，漂移区中的耗尽层从n型层13和p型层14之间的界面在向上/向下方向（厚度方向）上延伸。从而，漂移区中的电场分布变得均匀，以缓和栅极区16附近的电场集中，由此提高了击穿电压。
此外，在图1中示出的JFET 10中，如上所述，电子在沿着n型衬底11主表面的方向上从源极区15向漏极区17流动（即沿着相对于{0001}面具有不小于32°的偏离角的晶面的方向）。从而，电子迁移率可以比常规JFET（即，电子在沿着{0001}面方向上移动的情况下）中的沟道迁移率高。与常规的JFET相比，这造成JFET 10的导通电阻减小。此外，电场施加在根据本发明的JFET 10的漂移层中的方向也是沿着相对于{0001}面具有不小于32°的偏离角的晶面。与上述常规JFET相比，这造成增加的击穿电压。
参考图2至图10，下面描述用于制造用作第一实施例的碳化硅半导体器件的方法。
参考图2，在用于制造第一实施例中的JFET 10的方法中，执行衬底制备步骤作为步骤（S10）。具体地，在步骤（S10）中，如图5所示，制备由SiC制成的并且包含高浓度n型杂质的n型衬底11。n型衬底11的主表面相对于{0001}面具有不小于32°的偏离角，更优选地，具有不小于38°的偏离角。使用合适的常规已知的方法，可以获得这种n型衬底11。例如，通过切割具有对应于{0001}面的一个主表面的SiC晶锭，以显示出预定的晶面（沿着相对于{0001}面倾斜的方向），可以获得n型衬底11。
接下来，参考图2，执行外延生长步骤作为步骤（S20）。在该步骤（S20）中，参考图3，在步骤（S 10）中制备的n型衬底11的一个主表面上，例如，借助气相外延的方式，顺序形成每个都是由SiC制成的p型层2、p型层12、n型层13和p型层14。在气相外延中，例如，使用硅烷（SiH4）气体和乙烷（C3H8）气体作为材料气体，并且使用氢气（H2）作为载气。此外，能够用来形成p型层的p型杂质源的例子包括乙硼烷（B2H6）和三甲基铝（TMA）。能够用来形成n型层的n型杂质的例子包括氮（N2）。
接下来，参考图2，执行沟槽部形成步骤作为步骤（S30）。具体地，在步骤（S30）中，如图4所示，形成沟槽部31，以从p型层14的上表面14A穿过p型层14延伸到n型层13中。例如，在于p型层14的上表面14A上形成了具有用于要形成沟槽部31的期望位置的开口的掩膜层之后，可以通过执行例如使用SF6的干法蚀刻形成沟槽部31。
接下来，执行第一离子注入步骤作为步骤（S40）。在该步骤（S40）中，形成每个都是包含高浓度p型杂质的区域的栅极区和电位保持区（基极接触区）。具体地，参考图5，首先在p型层14的上表面14A和沟槽部31的内壁上涂布抗蚀剂，然后执行曝光和显影，由此形成具有用于与栅极区16和电位保持区23的期望平面形状对应的区域的开口的抗蚀剂膜。然后，使用该抗蚀剂膜作为掩膜，借助离子注入将诸如Al（铝）或B（硼）的p型杂质注入到p型层14、n型层13和p型层12中。从而，形成栅极区16和电位保持区23。
接下来，执行第二离子注入步骤作为步骤（S50）。在该步骤（S50）中，形成每个都是包含高浓度n型杂质的区域的源极区15和漏极区17。具体地，参考图6，首先以与步骤（S40）的工序相同的工序形成抗蚀剂膜。该抗蚀剂具有用于与源极区15和漏极区17的期望平面形状对应的区域的开口。然后，使用该抗蚀剂膜作为掩膜，借助离子注入将诸如P（磷）或N（氮）的n型杂质注入到p型层14和n型层13中的每一个中。通过这种方式，形成了源极区15和漏极区17。
接下来，参考图2，执行活化退火步骤作为步骤（S60）。在该步骤（S60）中，移除在步骤（S50）中形成的抗蚀剂膜，之后加热在步骤（S40）和步骤（S50）中已经经过离子注入的p型层14、n型层13和p型层12，由此进行活化退火，这是用来活化通过离子注入引入的杂质的热处理。例如，可以通过在氩气体气氛中在大约1700℃的温度下执行热处理30分钟，来实现活化退火。
接下来，执行氧化物膜形成步骤作为步骤（S70）。在该步骤（S70）中，参考图7，热氧化n型衬底11。n型衬底11现在包括每个都由于步骤（S 10）至步骤（S60）而包括期望的离子注入层的p型层14、n型层13、p型层12和p型层2。结果，形成了由二氧化硅（SiO2）制成的氧化物膜18以覆盖p型层14的上表面14A和沟槽部31的内壁。
接下来，参考图2，执行接触电极形成步骤作为步骤（S80）。在该步骤（S90）中，参考图8，形成每个都是由例如NiSi制成的接触电极19，以与源极区15、栅极区16、漏极区17和电位保持区23的各个上表面接触。具体地，首先以与步骤（S40）的工序相同的工序形成抗蚀剂膜。该抗蚀剂具有用于与接触电极19的期望平面形状对应的区域的开口。然后，使用该抗蚀剂膜作为掩膜，例如，通过RIE（反应离子蚀刻）移除源极区15、栅极区16、漏极区17和电位保持区23上的部分氧化物膜18。
之后，例如，沉积Ni（镍），由此在抗蚀剂膜和从氧化物膜18暴露的源极区15、栅极区16、漏极区17和电位保持区23的部分上形成镍层。然后，移除抗蚀剂膜。通过这种方式，移除（剥离）了设置在抗蚀剂膜上的镍层，由此镍层保留在从氧化物膜18暴露的源极区15、栅极区16、漏极区17和电位保持区23的部分上。然后，执行热处理，以将它们加热到例如不小于900℃并且不大于1000℃的温度范围内的指定温度（例如950℃），由此硅化该镍层。通过这种方式，如图8所示，形成了每个都是由NiSi制成的、能够与源极区15、栅极区16、漏极区17和电位保持区23欧姆接触的欧姆电极的接触电极19。
接下来，参考图2，执行电极形成步骤作为步骤（S90）。在该步骤（S90）中，参考图9，形成栅电极26以与设置在栅极区16上的接触电极19的上表面接触。例如，通过形成具有用于要形成源电极25、栅电极26和漏电极27的期望区域的开口的抗蚀剂膜；在其上沉积Al；并且然后移除（剥离）抗蚀剂膜和沉积在抗蚀剂膜上的Al，可以形成栅电极26和漏电极27。
接下来，参考图2，执行绝缘保护膜形成步骤作为步骤（S100）。在该步骤（S100）中，参考图10和图1，形成由诸如SiO2的绝缘体制成的绝缘保护膜28以覆盖栅电极26、接触电极19和氧化物膜18。具体地，例如，借助CVD方法（化学气相沉积方法）形成由SiO2膜组成的绝缘保护膜28，从而覆盖栅电极26、氧化物膜18和设置在源极区15、漏极区17和电位保持区23上的接触电极19（见图10）。
接下来，参考图4，进行电极焊垫形成步骤作为步骤（S110）。参考图1，在该步骤（S110）中形成的是：与设置在源极区15和电位保持区23上的接触电极19的上表面接触的源电极25；与设置在漏极区17上的接触电极19的上表面接触的漏电极27；电连接到源电极25的源电极焊垫；电连接到栅电极26的栅电极焊垫；和电连接到漏电极27的漏电极焊垫。具体地，首先，如图10所示，使用光刻法在源极区15、漏极区17和电位保持区23上方的绝缘保护膜28的区域处形成开口33、34。形成开口33、34的示例性方法是：在绝缘保护膜28的主表面上形成具有与开口33、34的平面形状对应的开口的抗蚀剂膜，然后借助使用该抗蚀剂膜作为掩膜的蚀刻，移除部分绝缘保护膜28。通过这种方式，在绝缘保护膜28中形成了开口33、34，如图10所示。应该注意，在形成了如上所述的开口33、34之后，当借助适当的常规已知方法移除抗蚀剂膜时，可以获得图10所示的结构。
然后，例如，形成抗蚀剂膜，该抗蚀剂具有用于要形成源电极25和漏电极27的期望区域（形成了上述开口33、34的区域）的开口。然后，在其上沉积Al，并移除（剥离）抗蚀剂膜和沉积在该抗蚀剂膜上的Al，由此形成源电极25和漏电极27。此外，例如，在形成源电极25和漏电极27期间，可以同时形成连接至源电极25的源电极焊垫、连接至漏电极27的漏电极焊垫和连接至栅电极26的栅电极焊垫。也就是，该抗蚀剂膜设置有用于与栅电极26部分重叠并且要形成栅电极的区域的开口。然后，在要形成到源电极25和漏电极27中的Al的沉积期间还使Al沉积到该开口中。之后，执行剥离以形成栅电极焊垫。此外，可以以与栅电极焊垫类似的方式形成源电极和漏电极中的每一个。
应该注意，可以使用用于形成开口33、34的前述抗蚀剂膜用于形成源电极25和漏电极27而使用的抗蚀剂膜。换句话说，在借助使用该抗蚀剂膜作为掩膜的蚀刻而形成开口33、34之后不去除该抗蚀剂膜，可以形成用于形成电极的诸如Al的导体膜，然后可以借助剥离在开口33、34内形成源电极25和漏电极27。
在这里，在步骤（S20）至（S80）中，可以在步骤（S10）中制备的n型衬底11上并排地形成每个均如上所述的多个JFET 10结构。然后，参考图1，在步骤（S90）至步骤（S110）中，形成源电极25、栅电极26和漏电极27以经由接触电极19使多个JFET 10的源极区15、栅极区16和漏极区17彼此连接。通过这种方式，通过使源极区15彼此连接的源电极25、使漏极区17彼此连接的漏电极27以及使栅极区16彼此连接的栅电极26，可以使多个JFET 10彼此并联连接。利用上述步骤，完成了本实施例的JFET 10。
（第二实施例）
参考图11，下面将描述根据本发明的碳化硅半导体器件的第二实施例。图11中所示的碳化硅半导体器件是与图1中所示的碳化硅半导体器件相同的JFET，并且具有与图1中所示的JFET 10基本相同的结构，但与图1中所示的JFET 10的不同之处在于，在n型层13上没有形成图1中所示的p型层14。也就是，在图11所示的JFET 10中，在n型层13中形成源极区15、栅极区16和漏极区17，并且在n型层13的上表面（和沟槽部31的内壁）上形成氧化物膜18。
图11中所示的JFET 10没有获得通过用作resurf层的并且在图1所示的JFET 10中形成的p型层14提供的效果。然而，由于n型衬底11具有相对于{0001}面具有不小于32°的偏离角的主表面，与图1中所示的JFET 10一样，沟道层中的电子迁移率及其击穿电压可以比常规JFET的高。
此外，用于制造图11中所示的JFET 10的方法与用于制造图1中所示的JFET 10的方法基本相同。然而，在步骤（S20），即，在图2中所示的外延生长步骤中，在n型衬底11的主表面上/上方仅形成p型层2、p型层12和n型层13（也就是，在n型层13上没有形成用作最终层的p型层14）。图11中所示的用于制造JFET 10的方法与图1中所示的用于制造JFET 10的方法仅在这一点上不同。其它的制造工艺与用于图1中所示的JFET 10的制造工艺相同。
下面描述本发明的特征结构，虽然它们中的一些已经在上述的实施例中描述过了。作为根据本发明的碳化硅半导体器件的JFET 10包括：用作衬底的n型衬底11；第一半导体层（p型层2、12）；第二半导体层（n型层13）；源极区15；漏极区17；和栅极区16。n型衬底11具有相对于{0001}面具有不小于32°的偏离角的主表面11A，并且该n型衬底11由碳化硅制成（SiC）。第一半导体层（p型层2、12）形成在n型衬底11的主表面11A上，并且具有第一导电类型（p型）。第二半导体层（n型层13）形成在第一半导体层（p型层2、12）上，并且具有第二导电类型（n型）。源极区15和漏极区17形成在第二半导体层（n型层13）中，其间插入有间隔，并且具有第二导电类型（n型）。栅极区16形成在源极区15和漏极区17之间的区域处的第二半导体层（n型层13）中，并且具有第一导电类型（p型）。
通过这种方式，根据本发明的碳化硅半导体器件被构造为横向型结型场效应晶体管，并且具有电场施加在与n型衬底11的主表面11A平行的方向（即，沿着相对于{0001}面具有不小于32°的偏离角的表面的方向）上的漂移区（栅极区16和漏极区17之间的区域）。因此，与电场施加在平行于{0001}面的方向上的常规碳化硅半导体器件相比，击穿电压可以增加10%或更大。此外，根据本发明，在碳化硅半导体器件的沟道层（n型层13）中的电流在与n型衬底11的主表面11A平行的方向上流动，该主表面11A相对于{0001}面具有不小于32°的偏离角。因此，与常规的碳化硅半导体器件（在沟道层中的电流在平行于{0001}面的方向上流动的情况下）相比，在沟道层（n型层13）中可以增加电子迁移率。因此，与常规的碳化硅半导体器件相比，可以减小导通电阻。
在JFET 10中，至少在栅极区16和漏极区17之间，第二半导体层（n型层13）可以具有用作第一导电类型（p型）的第三半导体层（p型层14）的表面层。在这种情况下，通过n型层13和p型层14在栅极区16和漂移区17之间形成所谓的RESURF结构。换句话说，当碳化硅半导体器件截止时，耗尽层在向上/向下方向（与n型衬底11的主表面11A相交的方向）上从n型层13和p型层14之间的边界部分在栅极区16和漏极区17之间延伸，由此获得了在栅极区16和漂移区17之间的区域（所谓的“漂移区”）中的均匀电场分布。因此，在栅电极26附近缓和了电场集中，由此抑制了否则会由电场集中引起的介质击穿。这会导致JFET 10的提高的击穿电压性能。
在JFET 10中，第一半导体层（p型层2、12）可以包括下部半导体层（p型层2）和上部半导体层（p型层12）。下部半导体层（p型层2）形成在n型衬底11的主表面11A上，并且具有第一导电类型（p型）。上部半导体层（p型层12）形成在p型层2上，具有比p型层2的杂质浓度低的杂质浓度，并且具有第一导电类型（p型）。在这种情况下，上部半导体层可以被用作所谓的“击穿电压保持层”，下部半导体层可以被用作所谓的“电场缓和层”。
在JFET 10中，n型衬底11的主表面11A相对于{0001}面可以具有不小于38°的偏离角。在这种情况下，在JFET 10的漂移层中，施加电场的方向是允许更高电子迁移率的方向。从而，获得的JFET 10可以确实地实现了比常规JFET的导通电阻低的导通电阻（导通电阻比常规JFET中的导电电阻小不小于10%）。
在JFET 10中，n型衬底11的主表面11A相对于{03-38}面可以具有±5°或更小的偏离角。这里，短语“相对于{03-38}面具有±5°或更小的偏离角”指的是包括：例如，构成主表面11A的晶面是{03-38}面的情况，和构成主表面11A的晶面在特定晶体取向（例如，<1-100>方向）上相对于{03-38}面具有不小于-5°并且不大于5°的偏离角。应该注意，“在<1-100>方向上相对于{03-38}面的偏离角”指的是由上述端面的法线到由<1-100>方向和<0001>方向限定的平面的正交投影与{03-38}面的法线形成的角度。正值的符号与正交投影接近平行于<1-100>方向的情况对应，而负值的符号与正交投影接近平行于<0001>方向的情况对应。在这种情况下，n型衬底11的主表面11A对应于是碳化硅的自然面的{03-38}面，或者相对于{03-38}面具有±5°或更小的偏离角（即，晶面基本认为是{03-38}面）。从而，如上所述，在沿着n型衬底11的主表面11A的方向上，可以增加沟道层中的电子迁移率。另外，当在形成在n型衬底11的主表面上的外延层的表面上形成诸如氧化物膜18的绝缘膜时，氧化物膜18和外延层之间的界面态变得优良。
在JFET 10中，n型衬底1111A可以具有相对于{11-20}面具有±5°或更小的偏离角的主表面。在这种情况下，n型衬底11的主表面11A对应于是碳化硅的自然面的{11-20}面，或者相对于{11-20}面具有±5°或更小的偏离角（即，晶面基本认为是{11-20}面）。从而，如上所述，在沿着n型衬底11的主表面11A的方向上，可以增加沟道层中的电子迁移率。另外，当在形成在n型衬底11的主表面上的外延层的表面上形成诸如氧化物膜18的绝缘膜时，氧化物膜18和外延层之间的界面态变得优良。
在JFET 10中，n型衬底11的主表面11A相对于{1-100}面可以具有±5°或更小的偏离角。在这种情况下，n型衬底11的主表面11A对应于是碳化硅的自然面的{1-100}面，或者相对于{1-100}面具有±5°或更小的偏离角（即，晶面基本认为是{1-100}面）。从而，如上所述，在沿着n型衬底11的主表面11A的方向上，可以增加沟道层中的电子迁移率。另外，当在形成在n型衬底11的主表面上的外延层的表面上形成诸如氧化物膜18的绝缘膜时，氧化物膜18和外延层之间的界面态变得优良。
（实例1）
为了确认本发明的效果，进行了下面的实验。
（样品制备）
使用用于制造如图2所示的半导体器件的方法，制备四种类型的样品，作为实验样品。这些样品是如图1所示而构造的JFET，并且其衬底的主表面具有不同的面取向。首先，作为图2中所示的步骤（S10），制备每个都是由4H-SiC制成的四种类型的n型衬底。具体地，为了制作本发明实例的样品，制备了下面三种类型的衬底：具有对应于（03-38）面的主表面的n型衬底；具有对应于（11-20）面的主表面的n型衬底；和具有对应于（1-100）面的主表面的n型衬底。为了制作比较实例的样品，制备了由4H-Si制成的并且具有对应于（0001）面的主表面的n型衬底。
应该注意，（03-38）面是在<01-10>方向上相对于{0001}面倾斜54.7°的面。此外，（11-20）面是在<11-20>方向上相对于{0001}面倾斜90°的面。另外，（1-100）面是在<1-100>方向上相对于{0001}面倾斜90°的面。上述面中的每一个都是所谓的“自然面”。在这种衬底的主表面上，形成SiC的外延层。这些外延层的上表面对应于衬底主表面的相同晶面（自然面）。当在与自然面对应的主表面中的每一个上形成诸如氧化物膜的绝缘膜时，绝缘膜和由碳化硅制成的每个外延层之间的界面是光滑的。因此获得的绝缘膜可靠性高。
使用上述四种类型的衬底，根据图2至图10示出的制造方法，制作每个都具有图1所示结构的JFET，作为实例1-3和比较实例的样品。首先，执行图2示出的步骤（S20）。具体地，在衬底中的每一个的主表面上形成SiC外延层，作为用作电场缓和层的p型层2，使得具有5.0×1017cm-3的p型杂质密度。p型层2具有0.5μm的厚度。采用铝（Al）作为p型杂质。接下来，在p型层2上，形成SiC外延层，作为用作击穿电压保持层的p型层12，使得具有1.0×1016cm-3的p型杂质密度。p型层12具有10μm的厚度。采用铝（Al）作为p型杂质。
接下来，在p型层12上，形成SiC外延层，作为用作沟道层的n型层13，使得具有2.0×1017cm-3的n型杂质密度。n型层13具有0.4μm的厚度。采用氮（N）作为n型杂质。接下来，在n型层13上，形成SiC外延层，作为用作resurf层的p型层14，使得具有2.0×1017cm-3的p型杂质密度。p型层14具有0.3μm的厚度。采用铝（Al）作为p型杂质。
接下来，执行图2示出的步骤（S30）。具体地，通过干法蚀刻制作沟槽部31，以具有0.4μm的厚度。接下来，执行图2中示出的步骤（S40）。具体地，将Al离子注入到该外延层中作为p型杂质，由此形成p型的栅极区16和电位保持区23（基极接触区）。栅极区16和电位保持区23中的每一个都具有0.5μm的深度。接下来，执行图2中示出的步骤（S50）。具体地，将磷（P）离子注入到外延层中作为n型杂质，由此形成n型的源极区15和漏极区17。源极区15和漏极区17中的每一个都具有0.5μm的深度。
接下来，执行图2中示出的步骤（S60）。具体地，对每个都具有其中形成了源极区15、栅极区16、漏极区17和电位保持区23的外延层的衬底中的每一个执行热处理（活化退火工艺）。在氩（Ar）气氛中在1700℃的加热温度下进行热处理达30分钟的保持时间。
接下来，执行图2所示的步骤（S70）。具体地，在氧气氛中在1300℃的加热温度下热处理该衬底达60分钟的保持时间，由此形成图7中所示的氧化物膜18（场氧化物膜）。
接下来，执行图2所示的步骤（S80）。具体地，使用剥离方法，形成镍（Ni）以与源极区15、栅极区16、漏极区17和电位保持区23的上表面接触。之后，在氩气氛中在950℃的加热温度下执行热处理达2分钟的保持时间，由此形成分别与源极区15、栅极区16、漏极区17和电位保持区23欧姆接触的接触电极19。
接下来，执行图2所示的步骤（S90）。具体地，通过沉积Al，形成栅电极26。接下来，执行图2所示的步骤（S 100）。具体地，采用等离子体CVD方法，以形成由SiO2制成的绝缘保护膜28。
接下来，执行图2所示的步骤（S110）。具体地，在绝缘保护膜28的预定位置上形成开口33、34，并形成每个都是由Al制成的源电极25、漏电极27、源电极焊垫、栅电极焊垫和漏电极焊垫。
（实验方法）
测量实例1-3和比较实例的制作样品中的每一个的击穿电压和导通电阻。对于放置在探测器中的样品中的每一个并且利用探针来执行击穿电压和导通电阻的测量，该探针分别与源电极焊垫、栅电极焊垫和漏电极焊垫接触以连接到半导体参数分析仪。
（结果）
关于导通电阻
将比较实例的样品的导通电阻作为基准。实例1的样品具有比较实例样品的导通电阻0.85倍大的导通电阻。实例2的样品具有比较实例样品的导通电阻0.80倍大的导通电阻。实例3的样品具有比较实例样品的导通电阻0.80倍大的导通电阻。
关于击穿电压
将比较实例的样品的击穿电压作为基准。实例1的样品具有比较实例样品的击穿电压1.23倍大的击穿电压。实例2的样品具有比较实例样品的击穿电压1.33倍大的击穿电压。实例3的样品具有比较实例样品的击穿电压1.33倍大的击穿电压。
由此，可以理解，与比较实例相比，本发明实例的样品中的每一个实现了降低的导通电阻和提高的击穿电压。
（实例2）
根据4H-SiC中在<0001>方向和与之垂直方向上的击穿电场强度和电子迁移率的测量数据，当构成图1中示出的JFET的衬底的主表面相对于{0001}面的倾斜角（偏离角）不同时，本发明人计算了漂移区（漂移部）中的击穿电场强度（击穿电压）和沟道中的电子迁移率。在图12中示出了其结果。
参考图12，图12中示出的曲线的水平轴表示构成JFET的衬底主表面相对于{0001}面的倾角（偏离角）。倾角以“°”为单位。同时，其纵轴表示JFET的漂移部中击穿电场强度（击穿电压）和沟道层中电子的迁移率的相对值。应该注意，假设当衬底主表面相对于{0001}面具有0°偏离角时的值作为各自的基准，示出了击穿电压和电子迁移率的相对值。由图12可以看出，当衬底的主表面相对于{0001}面具有不小于32°的偏离角时，击穿电压是基准值（当衬底的主表面对应于{0001}面时的击穿电压）的1.1倍或更大。此外，当该偏离角等于或大于38°时，沟道中的电子迁移率是基准值（当衬底的主表面对应于{0001}面时的电子迁移率）的1.1倍或更大。
这里公开的实施例和实例在任何方面都是说明性的和非限制性的。本发明的范围由权利要求项来限定，而不是由上述实施例和实例来限定，并且意指包括与权利要求项等效的意义和范围内的任何修改。
工业适用性
本发明尤其有利地适用于采用由碳化硅制成的衬底的横向型结型场效应晶体管。
附图标记列表
2，12，14：p型层；10：JFET；11：n型衬底；11A：主表面；13：n型层；14A：上表面；15：源极区；16：栅极区；17：漏极区；18：氧化物膜；19：接触电极；23：电位保持区；25：源电极；26：栅电极；27：漏电极；28：绝缘保护膜；31：沟槽部；33、34：开口

Claims (7)

1.一种碳化硅半导体器件，包括：
衬底（11），所述衬底（11）由碳化硅制成，并且具有相对于{0001}面具有不小于32°的偏离角的主表面（11A）；
第一半导体层（2，12），所述第一半导体层（2，12）具有第一导电类型，并且形成在所述衬底（11）的主表面（11A）上；
第二半导体层（13），所述第二半导体层（13）具有第二导电类型，并且形成在所述第一半导体层（2，12）上；
源极区（15）和漏极区（17），所述源极区（15）和漏极区（17）每个都具有第二导电类型，并且形成在所述第二半导体层（13）中，所述源极区（15）和漏极区（17）之间插入有间隔；和
栅极区（16），所述栅极区（16）具有第一导电类型，并且形成在所述源极区（15）和所述漏极区（17）之间的区域处的所述第二半导体层（13）中。
2.根据权利要求1所述的碳化硅半导体器件，其中至少在所述栅极区（16）和所述漏极区（17）之间，所述第二半导体层（13）具有用作第一导电类型的第三半导体层（14）的表面层。
3.根据权利要求1所述的碳化硅半导体器件，其中：
所述第一半导体层（2，12）包括：
下部半导体层（2），所述下部半导体层（2）具有第一导电类型，并且形成在所述衬底（11）的主表面（11A）上；和
上部半导体层（12），所述上部半导体层（12）具有第一导电类型，形成在所述下部半导体层（2）上，并且具有比所述下部半导体层（2）的杂质浓度低的杂质浓度。
4.根据权利要求1所述的碳化硅半导体器件，其中所述衬底（11）的所述主表面（11A）相对于{0001}面具有不小于38°的偏离角。
5.根据权利要求1所述的碳化硅半导体器件，其中所述衬底（11）的所述主表面（11A）相对于{03-38}面具有±5°或更小的偏离角。
6.根据权利要求1所述的碳化硅半导体器件，其中所述衬底（11）的所述主表面（11A）相对于{11-20}面具有±5°或更小的偏离角。
7.根据权利要求1所述的碳化硅半导体器件，其中所述衬底（11）的所述主表面（11A）相对于{1-100}面具有±5°或更小的偏离角。
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