CN103890951B - 用于制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

用于制造半导体器件的方法包括：制备由碳化硅制成的衬底（30）的步骤；在该衬底（30）中，形成在衬底（30）的一个主表面（30A）侧上开口的沟槽（15）的步骤；以及在包括沟槽（15）的表面的区域中形成氧化物膜（40）的步骤。在形成氧化物膜（40）的步骤中，在包含氧的气氛中，在1250℃或更高的温度下加热衬底（30）。

Description

用于制造半导体器件的方法和半导体器件
技术领域
本发明涉及用于制造半导体器件的方法和半导体器件。更具体地讲，本发明涉及能够稳定地制造具有所需特性的半导体器件的用于制造半导体器件的方法和能够通过减轻氧化物膜上的电场集中而稳定地表现出所需耐压的半导体器件。
背景技术
近年来，为了实现半导体器件的高击穿电压、低损耗等，已经开始采用碳化硅作为半导体器件的材料。碳化硅是一种带隙比传统上广泛用作半导体器件的硅的带隙大的宽带隙半导体。因此，通过采用碳化硅作为半导体器件的材料，半导体器件可以具有高击穿电压、减小的导通电阻等。
作为采用碳化硅作为材料的半导体器件，例如，使用MOSFET(金属氧化物半导体场效应晶体管)。对于MOSFET，已经越来越多地采用沟槽栅型器件结构来使单元最小化并且进一步减小导通电阻，已经检验了其特性等的提高(参见，例如，日本专利特许公开No.7-326755(专利文献1))。专利文献1提出了一种通过在沟槽侧壁表面上形成具有薄的膜厚度的氧化物膜并且在沟槽底表面上形成具有厚的膜厚度的氧化物膜，来制造具有低阈值电压和高耐压的沟槽栅型MOSFET的方法。
引用列表
专利文献
PTL1：日本专利特许公开No.7-326755
发明内容
技术问题
在专利文献1中提出的制造方法中，可以通过采用具有低氧化速率的晶面作为沟槽侧壁面并且采用具有快氧化速率作为沟槽底表面，并且利用氧化速率对面取向的依赖性，来制造具有低阈值电压和高耐压的MOSFET。
然而，在该制造方法中，例如，如果沟槽侧壁表面或沟槽底表面的面取向变化，则由于氧化速率对面取向的依赖性，导致所形成的氧化物膜的膜厚度也变化。氧化物膜的膜厚度变化同时影响所制造的MOSFET的特性。结果，变得难以稳定地制造具有所需特性的MOSFET。
鉴于上述问题提出本发明，本发明的目的在于提供能够稳定地制造具有所需特性的半导体器件的用于制造半导体器件的方法和通过减轻氧化物膜上的电场集中而稳定地表现出所需耐压的半导体器件。
解决问题的方法
根据本发明的一种用于制造半导体器件的方法包括以下步骤：制备由碳化硅制成的衬底；在衬底中，形成在衬底的一个主表面侧上开口的沟槽；以及在包括沟槽的表面的区域中形成氧化物膜。在形成氧化物膜的步骤中，在包含氧的气氛中，在不小于1250℃的温度下加热衬底。
本发明的发明人对稳定地制造具有所需特性的半导体器件的措施进行了详细研究。结果，发明人已发现，可以通过将在形成用作栅极绝缘膜的氧化物膜的过程中的衬底的加热温度设定成高于典型的加热温度，具体地讲，不小于1250℃，来减少氧化速率对衬底中的面取向的依赖性，并且已实现了本发明。在根据本发明的用于制造半导体器件的方法中，通过在不小于1250℃的合适温度下加热衬底，在形成在衬底中的包括沟槽表面的区域中形成氧化物膜。由此，减少所形成的氧化物膜的膜厚度对沟槽表面的面取向的依赖性。结果，即使沟槽表面的面取向变化，也可以形成膜厚度接近所需膜厚度的氧化物膜。因此，按照根据本发明的用于制造半导体器件的方法，可以通过在包括沟槽表面的区域中稳定地形成具有所需膜厚度的氧化物膜，来稳定地制造具有诸如阈值电压的所需特性的半导体器件。
在用于制造半导体器件的方法中，在形成氧化物膜的步骤中，可以在不小于1300℃的温度下加热衬底。由此，可以进一步有效减少所形成的氧化物膜的膜厚度对沟槽表面的面取向的依赖性。
在用于制造半导体器件的方法中，在形成氧化物膜的步骤中，可以在不大于1400℃的温度下加热衬底。因此，可以在考虑到制造设备等的耐受力的、不大于1400℃的合适温度下执行用于制造半导体器件的方法。
用于制造半导体器件的方法可以进一步包括以下步骤：通过在包括包含氮原子的气体的气氛中加热衬底，将氮原子引入包括了在氧化物膜和构成衬底的碳化硅之间的界面的区域中。
由此，可以减少在包括在氧化物膜和构成衬底的碳化硅之间的界面的区域中存在的界面态。因此，可以抑制由于存在界面态导致沟道迁移率降低。
在用于制造半导体器件的方法中，衬底的主表面可以是{0001}面。碳化硅可以容易地生长在<0001>方向上。因此，可以通过使用{0001}面作为由碳化硅制成的衬底的主表面，来容易地制备衬底。注意的是，主表面是{0001}面的状态是指主表面相对于{0001}面具有不大于8°的偏离角的状态。
在用于制造半导体器件的方法中，在形成沟槽的步骤中，可以形成包括相对于{0001}面具有40°至70°的角度的壁表面的沟槽。因此，可以通过以下步骤制造具有高沟道迁移率的半导体器件：形成包括相对于{0001}面的角度在以上范围内的壁表面的沟槽并且沿着该壁表面形成沟道区。
根据本发明的一种半导体器件包括：衬底，其由碳化硅制成并且其中形成有在一个主表面侧上开口的沟槽；以及氧化物膜，其被形成为覆盖沟槽的表面。氧化物膜的膜厚度的最大值不大于氧化物的膜厚度的最小值的两倍。注意的是，氧化物膜的膜厚度是指氧化物膜在垂直于沟槽表面的方向上的膜厚度。
按照根据本发明的半导体器件，可以提供能够通过减轻氧化物膜上的电场集中而稳定地表现出所需耐压的半导体器件。
本发明的有益效果
如从以上描述中清楚的，按照根据本发明的用于制造半导体器件的方法，可以稳定地制造具有所需特性的半导体器件。另外，按照根据本发明的半导体器件，可以提供能够通过减轻氧化物膜上的电场集中稳定地表现出所需耐压的半导体器件。
附图说明
图1是示出MOSFET的构造的示意性截面图。
图2是示意性示出用于制造MOSFET的方法的流程图。
图3是用于示出用于制造MOSFET的方法的示意性截面图。
图4是用于示出用于制造MOSFET的方法的示意性截面图。
图5是用于示出用于制造MOSFET的方法的示意性截面图。
图6是用于示出用于制造MOSFET的方法的示意性截面图。
图7是用于示出用于制造MOSFET的方法的示意性截面图。
图8是用于示出用于制造MOSFET的方法的示意性截面图。
图9是用于示出用于制造MOSFET的方法的示意性截面图。
图10是示出氧化物膜的膜厚度的电子显微照片。
图11是示出衬底的加热温度对氧化物膜的膜厚度的影响的视图。
图12是示出衬底的加热温度对氧化物膜的膜厚度比率的影响的视图。
具体实施方式
下文中，将参照附图描述本发明的实施例。应该注意的是，在下述附图中，为相同或对应的部分赋予相同的附图标记，并且将不重复描述。另外，在本说明书中，单个取向用[]标示，群取向用<>标示，单个面用()标示，群面用{}标示。另外，结晶学方面的负标志应当是在数字上方附带“-”(横条)指示的，但在本说明书中是通过在数字之前附带负号指示的。
首先，将描述根据本发明的一个实施例的半导体器件的构造。参照图1，作为根据本实施例的半导体器件的MOSFET 1包括碳化硅衬底10、碳化硅层20、氧化物膜40、栅电极41、层间绝缘膜50、源电极60、漏电极79、源极布线61和背侧表面保护电极71。碳化硅层20包括漂移区21、体区22、源极区23和接触区24。碳化硅衬底10和碳化硅层20构成由碳化硅制成的衬底30。因此，作为根据本实施例的半导体器件的MOSFET 1是包括由碳化硅制成的衬底30的碳化硅半导体器件。
在衬底30中，形成在一个主表面30A侧上开口的沟槽15。沟槽15包括侧壁表面15A和底表面15B，并且被形成为使得各侧壁表面15A穿透源极区23和体区22，以在源极区23、体区22和漂移区21上延伸，底表面15B定位在漂移区21中。
碳化硅衬底10具有n型导电性，因为它包含n型杂质。漂移区21形成在碳化硅衬底10的主表面10A上。漂移区21具有n型导电性，因为它包含n型杂质。漂移区21中包含的n型杂质的浓度值低于碳化硅衬底10中包含的n型杂质的浓度值。
体区22形成在漂移区21的与其面对碳化硅衬底10的一侧相反的一侧。体区22被形成为包括侧壁表面15A，并且在离开侧壁表面15A的方向上延伸，同时与漂移区21接触。体区22具有p型导电性，因为它包含p型杂质。体区22中包含的p型杂质是例如Al(铝)、B(硼)等。
源极区23形成在体区22的与其面对漂移区21的一侧相反的一侧上。源极区23被形成为包括侧壁表面15A，并且在离开侧壁表面15A的方向上延伸，同时与体区22接触。源极区23具有n型导电性，因为它包含n型杂质。源极区23中包含的n型杂质的浓度值高于漂移区21中包含的n型杂质的浓度值。源极区23中包含的n型杂质是例如P(磷)等。
接触区24被形成为与源极区23相邻，同时与体区22接触。接触区24具有p型导电性，因为它包含p型杂质。接触区24中包含的p型杂质的浓度值高于体区22中包含的p型杂质的浓度值。接触区24中包含的p型杂质是例如Al、B等，如同体区22中包含的p型杂质一样。
氧化物膜40被形成为覆盖沟槽15的表面，即侧壁表面15A和底表面15B，并且覆盖衬底30的主表面30A。氧化物膜40的膜厚度的最大值不大于氧化物膜40的膜厚度的最小值的两倍。氧化物膜40例如由二氧化硅(SiO2)制成。
栅电极41形成在沟槽15内，以与被形成为覆盖侧壁表面15A和底表面15B的氧化物膜40接触。栅电极41由例如诸如掺杂有杂质的多晶硅或Al的导体制成。
源电极60被形成为与源极区23和接触区24接触。源电极60由可以与源极区23欧姆接触的材料制成，例如，由NixSiy(硅化镍)、TixSiy(硅化钛)、AlxSiy(硅化铝)、TixAlySiz(硅化钛镍)等制成，并且电连接到源极区23。
层间绝缘膜50被形成为与氧化物膜40一起围绕栅电极41，并且将栅电极41与源电极60和源极布线61电隔离。层间绝缘膜50由例如二氧化硅(SiO2)制成。
源极布线61被形成为覆盖层间绝缘膜50和源电极60。源极布线61由例如诸如Al的导体制成，并且经由源电极60与源极区23电连接。
漏电极70形成在碳化硅衬底10的与其面对漂移区21的表面相反的主表面10B上。漏电极70由可以与碳化硅衬底10欧姆接触的材料制成，例如，由与用于源电极60的材料相同的材料制成，并且与碳化硅衬底10电连接。形成背侧表面保护电极71以覆盖漏电极70。背侧表面保护电极71由例如诸如Al的导体制成。
接下来，将描述MOSFET 1的操作。参照图1，在施加到栅电极41的电压小于阈值电压的状态下，也就是说，在截止状态下，即使向源电极60和漏电极70之间施加电压，在体区22和漂移区21之间形成的pn结也被反向偏置，因此得到非导通状态。另一方面，当向栅电极41施加等于或高于阈值电压的电压时，在作为体区22与侧壁表面15A接触的区域的沟道区中形成反向层。结果，源极区23和漂移区21彼此电连接，电流在源电极60和漏电极70之间流动。由此操作MOSFET。
如上所述，在作为根据本实施例的半导体器件的MOSFET 1中，氧化物膜40的膜厚度的最大值不大于氧化物膜40的膜厚度的最小值的两倍。这样可以减轻被形成为覆盖沟槽15表面的氧化物膜40上的电场集中，更具体地讲，减轻被形成为覆盖有可能出现电场集中的、在各侧壁表面15A和底表面15B之间的边界附近的氧化物膜40上的电场集中。因此，作为根据本实施例的半导体器件的MOSFET 1，可以提供能够稳定地表现出所需耐压的半导体器件。
接下来，将参照图2至图9描述根据本发明的一个实施例的用于制造半导体器件的方法。在根据本实施例的用于制造半导体器件的方法中，制造作为根据本实施例的半导体器件的MOSFET 1(参见图1)。首先，作为步骤(S10)，执行制备由碳化硅制成的衬底的步骤。这个步骤(S10)包括下述的步骤(S11)和(S12)。首先，作为步骤(S11)，执行碳化硅衬底制备步骤。在这个步骤(S11)中，参照图3，制备碳化硅衬底10。碳化硅衬底10由例如4H六角碳化硅制成。
接下来，作为步骤(S12)，执行外延生长层形成步骤。在这个步骤(S12)中，参照图3，通过外延生长在碳化硅衬底10的主表面10A上形成碳化硅层20。由此，制备由碳化硅衬底10和碳化硅层20构成的衬底。
衬底30的主表面30A可以是{0001}面。碳化硅可以容易地在<0001>方向上生长。因此，可以通过使用{0001}面作为由碳化硅制成的衬底30的主表面30A来容易地制备衬底30。
接下来，作为步骤(S20)，执行离子注入步骤。在这个步骤(S20)中，参照图4，例如，将Al离子注入碳化硅层20的表面层部分中。然后，例如，将P离子注入碳化硅层20的表面层部分中，使注入深度比Al离子的注入深度浅。由此，在碳化硅层20的表面层部分中形成其中注入P离子的源极区23和其中注入Al离子的体区22。碳化硅层20的其中没有形成源极区23和体区22的区域用作漂移区21。
接下来，作为步骤(S30)，执行沟槽形成步骤。在这个步骤(S30)中，参照图5，在衬底30中形成在衬底30的一个主表面30A侧上开口的沟槽15。具体地讲，沟槽15被形成为使得各侧壁表面15A穿透源极区23和体区22，以在源极区23、体区22和漂移区21上延伸，底表面15B定位在漂移区21中。
在这个步骤(S30)中，可以通过蚀刻方法在衬底30中形成沟槽15，蚀刻方法包括诸如RIE(反应离子蚀刻)的干蚀刻、使用诸如氯气的基于卤素的气体的热蚀刻、或其组合。具体地讲，可以通过(例如)在衬底30的主表面30A上形成由二氧化硅(SiO2)制成的掩膜层(未示出)，通过RIE执行初步蚀刻并且进一步执行热蚀刻，在衬底30中形成沟槽15。另外，在这个步骤(S30)中，可以通过使用包括热蚀刻的蚀刻方法在衬底30中形成沟槽15，来减小彼此面对的侧壁表面15A的面取向变化。结果，可以减小随后描述的栅极氧化物膜形成步骤(S60)中的包括侧壁表面15A的区域中形成的氧化物膜的膜厚度变化。
另外，在这个步骤(S30)中，沟槽15可以被形成为使得侧壁表面15A和{0001}面之间形成的角度不小于40°且不大于70°。因此，可以通过以下步骤制造具有高沟道迁移率的MOSFET 1(参见图1)：形成包括相对于{0001}面的角度在以上范围内的侧壁表面15A的沟槽15并且沿着侧壁表面15A形成沟道区。
另外，在这个步骤(S30)中，尽管沟槽15可以被形成为包括侧壁表面15A和底表面15B的U形沟槽，但沟槽15不限于此。例如，沟槽15可以被形成为不包括底表面15B并且只包括侧壁表面15A的V型沟槽。
接下来，作为步骤(S40)，执行接触区形成步骤。在这个步骤(S40)中，参照图6，通过将例如Al离子注入源极区23中，形成与源极区23相邻同时与体区22接触的接触区24。
接下来，作为步骤(S50)，执行活化退火步骤。在这个步骤(S50)中，通过加热衬底30来活化在步骤(S20)和(S40)中引入的杂质。由此，在其中引入杂质的区域中产生所需的载流子。
接下来，作为步骤(S60)，执行栅极氧化物膜形成步骤。在这个步骤(S60)中，参照图7，通过在包含氧的气氛中加热衬底30，形成氧化物膜40，以在包括沟槽15的表面，也就是说，侧壁表面15A和底表面15B，并且在衬底30的主表面30A的区域上延伸。作为氧化物膜40，例如，形成由二氧化硅(SiO2)制成的氧化物膜。包含氧的气氛可以是只包含氧气的气氛，或者可以是包含诸如氩的惰性气体和氧气的混合气体的气氛、或者包含诸如N2O、NO、NO2、POCl3、SO2、SO4的氧化气体。
在这个步骤(S60)中，在不小于1250℃的温度下加热衬底30。优选地，在不小于1300℃的温度下加热衬底30。由此，可以进一步有效减少氧化物膜40的膜厚度对沟槽15的表面的面取向的依赖性。另外，在这个步骤(S60)中，可以在不高于1400℃的温度下加热衬底30。因此，可以在考虑到制造设备等的耐受力的、不小于1250℃且不高于1400℃的合适温度下执行步骤(S60)。
接下来，作为步骤(S70)，执行氮原子引入步骤。在这个步骤(S70)中，通过在包括包含氮原子的气体的气氛中加热衬底30，将氮原子引入包括了在氧化物膜40和构成衬底30的碳化硅之间的界面的区域中。尽管这个步骤(S70)不是强制性的，但通过执行这个步骤，可以减少在包括了在氧化物膜40和构成衬底30的碳化硅之间的界面的区域中存在的界面态。因此，可以抑制由于存在界面态而导致沟道迁移率降低。作为包含氮原子的气体，例如，可以使用NO(一氧化氮)、NO2(二氧化氮)、N2O(一氧化二氮)等。
接下来，作为步骤(S80)，执行栅电极形成步骤。在这个步骤(S80)中，参照图8，例如，通过LPCVD(低压化学气相沉积)方法，在沟槽15内形成多晶硅膜。由此，形成栅电极41，以与包括沟槽15表面的区域中形成的氧化物膜40接触。
接下来，作为步骤(S90)，执行层间绝缘膜形成步骤。在这个步骤(S90)中，参照图9，例如，通过P(等离子体)-CVD方法，形成由用作绝缘体的SiO2制成的层间绝缘膜50，以与氧化物膜40一起围绕栅电极41。
接下来，作为步骤(S100)，执行欧姆电极形成步骤。在这个步骤(S100)中，参照图9，首先，在将要形成源电极60的区域中，去除层间绝缘膜50和氧化物膜40以暴露源极区23和接触区24。然后，例如，在该区域中形成由Ni制成的膜。另一方面，例如，在碳化硅衬底10的与其形成有漂移区21的表面相反的主表面10B上，形成由Ni制成的膜。此后，执行合金加热处理，以将由Ni制成的膜的至少一部分硅化，由此各自形成源电极60和漏电极70。
接下来，作为步骤(S110)，执行布线形成步骤。在这个步骤(S110)中，参照图9和图1，例如，通过蒸发方法，形成由用作导体的Al制成的源极布线61，以覆盖层间绝缘膜50和源电极60。另一方面，形成由例如Al制成的背侧表面保护电极71，以覆盖漏电极70。通过执行以上的步骤(S10)至(S110)，制造了MOSFET 1，并且完成根据本实施例的用于制造半导体器件的方法。
如上所述，在根据本实施例的制造半导体器件的方法中，通过在不小于1250℃的合适温度下加热衬底30，在衬底30中形成的包括沟槽15表面的区域中形成氧化物膜40。由此，减少形成的氧化物膜40的膜厚度对沟槽15的表面的面取向的依赖性。结果，即使沟槽15的表面的面取向变化，也可以形成膜厚度接近所需膜厚度的氧化物膜40。因此，按照根据本实施例的用于制造半导体器件的方法，可以通过在包括沟槽15表面的区域中稳定地形成具有所需膜厚度的氧化物膜40，来稳定地制造具有诸如阈值电压的所需特性的MOSFET 1。
尽管以上实施例已经描述了用于制造沟槽栅型MOSFET的方法，但根据本发明的用于制造半导体器件的方法不限于此。根据本发明的用于制造半导体器件的方法可以广泛用于包括在包括沟槽表面的区域中形成热氧化膜的步骤的用于制造半导体器件的方法，诸如，用于制造沟槽栅型IGBT(绝缘栅双极性晶体管)的方法。
[实例1]
进行实验，以确认本发明对在用于制造半导体器件的方法中稳定形成氧化物膜的作用。具体地讲，使用上述的根据本实施例的用于制造半导体器件的方法来制造沟槽栅型MOSFET。在形成氧化物膜的过程中，通过在氧气氛中在1350℃下加热20分钟，在包括沟槽表面的区域中形成氧化物膜。然后，用BF-STEM(明场-扫描透射电子显微镜)观察所制造的MOSFET的横截面结构，以基于所得到的BF-STEM照片研究在MOSFET中的包括沟槽表面的区域中形成的氧化物膜的膜厚度。
将参照图10描述以上实验的结果。图10是示出在以上实验(放大倍数：50000倍)中制造的MOSFET中的包括沟槽表面的区域的横截面结构的BF-STEM照片。如在图10中清楚的，尽管侧壁表面15A和底表面15B具有显著不同的面取向，但在侧壁表面15A和底面15B中的每一个上形成具有大约0.05μm的膜厚度的氧化物膜40。因此，经确认，在根据本发明的用于制造半导体器件的方法中，在形成氧化物膜的过程中氧化速率对面取向的依赖性减少，可以稳定地形成具有所需膜厚度的氧化物膜。
[实例2]
接下来，进行实验，以更详细地确认本发明对在用于制造半导体器件的方法中稳定形成氧化物膜的作用。具体地讲，使用上述的根据本实施例的用于制造半导体器件的方法来制造沟槽栅型MOSFET。在形成沟槽的步骤中，在衬底中形成沟槽，使得沟槽的底表面对应于(000-1)面并且其侧壁表面对应于(0-33-8)面。另外，在形成氧化物膜的步骤中，通过在包含氧的气氛中在1200℃、1250℃、1300℃、1350℃和1400℃下加热20分钟执行加热，在包括沟槽的侧壁表面和底表面的区域中形成氧化物膜。然后，评价在包括侧壁表面和底表面的区域中形成的氧化物膜的膜厚度，以研究衬底的加热温度对氧化物膜的膜厚度的影响。表1示出衬底的加热温度对在包括侧壁表面和底表面的区域中形成的氧化物膜的膜厚度的影响。表2示出衬底的加热温度对包括侧壁表面和底表面的区域中形成的氧化物膜的膜厚度比率的影响。这里，膜厚度比率是指包括侧壁表面的区域中形成的氧化物膜的膜厚度与包括底表面的区域中形成的氧化物膜的膜厚度的比率。
[表1]
[表2]
将参照图11和图12描述以上实验的结果。图11示出衬底的加热温度对在包括侧壁表面和底表面的区域中形成的氧化物膜的膜厚度的影响。图12示出衬底的加热温度对在包括侧壁表面和底表面的区域中形成的氧化物膜的膜厚度比率的影响。如在图11和表1中清楚的，随着加热温度升高，氧化物膜的膜厚度的差异减小更多。另外，如在图12和表2中清楚的，当加热温度是1200℃时，氧化物膜的膜厚度比率不大于50％，而当加热温度不小于1250℃时，氧化物膜的膜厚度比率不小于50％。因此，经确认，在根据本发明的用于制造半导体器件的方法中，通过在形成氧化物膜的过程中将衬底的加热温度设置成不小于1250℃，优选地不小于1300℃，在形成氧化物膜的过程中氧化速率对面取向的依赖性减少，可以稳定地形成具有所需膜厚度的氧化物膜。
应该理解，本文公开的实施例和实例就每个方面而言都是示例性且非限制性的。本发明的范围由权利要求书的范围而非以上的描述限定，并且旨在包括落入权利要求书的范围等同的范围和含义内的任何修改形式。
工业适用性
根据本发明的用于制造半导体器件的方法和半导体器件尤其有利地适用于需要稳定地制造具有所需特性的半导体器件的用于制造半导体器件的方法和需要通过减轻氧化物膜上的电场集中来稳定地表现出所需耐压的半导体器件。
附图标记列表
1：MOSFET，10：碳化硅衬底，10A、10B、30A：主表面，15：沟槽，15A：侧壁表面，15B：底表面，20：碳化硅层，21：漂移区，22：体区，23：源极区，24：接触区，30：衬底，40：氧化物膜，41：栅电极，50：层间绝缘膜，60：源电极，61：源极布线，70：漏电极，71：背侧表面保护电极。

Claims (6)

1.一种用于制造半导体器件的方法，包括以下步骤：
制备由碳化硅制成的衬底(30)；
在所述衬底(30)中，形成沟槽(15)，所述沟槽(15)在所述衬底(30)的一个主表面(30A)侧上开口并且包括相对于{0001}面具有不小于40°且不大于70°的角度的壁表面(15A)；以及
在包括所述沟槽(15)的所述壁表面(15A)的区域中形成氧化物膜(40)，
其中，在形成所述氧化物膜(40)的步骤中，在包含氧的气氛中，在不小于1250℃的温度下加热所述衬底(30)，
其中，通过执行热蚀刻来形成所述沟槽，
其中，在形成所述沟槽的步骤中，在用干蚀刻方法执行初步蚀刻之后执行热蚀刻，并且
其中，在形成所述氧化物膜的步骤中，在暴露出通过热蚀刻形成的所述沟槽的所述壁表面的条件下来加热所述衬底。
2.根据权利要求1所述的用于制造半导体器件的方法，其中，在形成所述氧化物膜(40)的步骤中，在不小于1300℃的温度下加热所述衬底(30)。
3.根据权利要求1或2所述的用于制造半导体器件的方法，其中，在形成所述氧化物膜(40)的步骤中，在不大于1400℃的温度下加热所述衬底(30)。
4.根据权利要求1或2所述的用于制造半导体器件的方法，进一步包括以下步骤：通过在包括包含氮原子的气体的气氛中加热所述衬底(30)，来将氮原子引入到下述区域中，所述区域包括在所述氧化物膜(40)和构成所述衬底(30)的碳化硅之间的界面。
5.根据权利要求1或2所述的用于制造半导体器件的方法，其中，所述衬底(30)的所述主表面(30A)是{0001}面。
6.一种半导体器件(1)，包括：
衬底(30)，所述衬底(30)由碳化硅制成并且具有在所述衬底(30)中形成的沟槽(15)，所述沟槽(15)在一个主表面(30A)侧上开口并且包括相对于{0001}面具有不小于40°且不大于70°的角度的壁表面(15A)；以及
氧化物膜(40)，所述氧化物膜(40)被形成为覆盖所述沟槽(15)的所述壁表面(15A)，
其中，通过在不小于1250℃的温度下加热所述衬底(30)来形成所述氧化物膜(40)，
所述氧化物膜(40)的膜厚度的最大值不大于所述膜厚度的最小值的两倍，并且
在包括所述沟槽的所述壁表面的区域中形成的所述氧化物膜的厚度与在包括所述沟槽的底表面的区域中形成的所述氧化物膜的厚度的比率不小于60％。
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