JP4923543B2

JP4923543B2 - 炭化珪素半導体装置及びその製造方法

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Publication number: JP4923543B2
Application number: JP2005346644A
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Inventors: 章憲関; 恭輔宮城
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Filing date: 2005-11-30
Publication date: 2012-04-25
Anticipated expiration: 2025-11-30
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Description

本発明は、炭化珪素（ＳｉＣ）を用いた半導体装置及びその製造方法に関し、詳しくは、縦型ＭＯＳ（metal oxide semiconductor）構造の炭化珪素半導体装置及びその製造方法に関する。

近年、電流の流れ込むソース電極と流れ出るドレイン電極との間にゲート電極を設け、ゲート電極に加える電庄によってソース／ドレイン間の電流（ドレイン電流）を制御する電界効果トランジスタ（Field Effect Transistor；FET）が提案されている。電界効果トランジスタには、ゲートにMOS構造を持つMOS型（MOSFET）とｐｎ接合又はショットキー接合を用いた接合型とがある。

ゲート電極をＭＯＳ構造にして設けたＭＯＳＦＥＴでは、半導体表面に少数のキャリアによる反転層ができることを利用し，ドレイン電流が流れるチャネル領域の伝導度を制御する。そして、ゲート電圧に変化を与えると電流値が変化するため、電気信号の増幅や電流のオン／オフスイッチとして機能し得る。
上記のように、ゲートにＭＯＳ構造を持つ半導体装置については、炭化珪素よりなる半導体を用いた縦型の炭化珪素半導体装置（ＭＯＳＦＥＴ）がある（例えば、特許文献１参照。）。
特開平９−７４１９３号公報

しかし、炭化珪素（ＳｉＣ）は一般にキャリアの移動度が小さいため、素子としたときのオン抵抗が高く電流損失が大きくなる問題があった。

本発明は上記従来の問題点に鑑みてなされたものであり、チャネル形成領域でのキャリアの移動度が大きく、低オン抵抗で素子特性に優れた炭化珪素半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するための本発明の炭化珪素半導体装置は、単結晶炭化珪素基板上に第１導電型のバッファ層と第１導電型のドリフト層と第２導電型のベース層とがこの順に積層され、前記ベース層の表層部の所定領域に第１導電型のコンタクト層が形成された単結晶炭化珪素半導体基板と、前記コンタクト層と前記ベース層とを貫通して前記ドリフト層に達するゲート溝と、前記ゲート溝の側面における少なくとも前記ベース層及び前記ドリフト層の表面に形成されたＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）の薄膜からなるチャネル層と、少なくとも前記チャネル層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の表面に形成されたゲート電極層と、少なくとも前記コンタクト層の一部の表面に形成されたソース電極と、前記単結晶炭化珪素半導体基板の前記バッファ層、前記ドリフト層及び前記ベース層が形成された面とは反対側の面に形成されたドレイン電極と、を備えたものである。

本発明の炭化珪素半導体装置においては、ソース電極、ドレイン電極、ゲート電極及びゲート絶縁膜が縦型ＭＯＳ構造となるように配置されている。ＭＯＳ構造を有する半導体装置では、ゲート電極に電圧を印加してゲート絶縁膜に電界を与えることにより、ゲート絶縁膜直下の半導体表面層にチャネル領域が生じ、ソース電極とドレイン電極との間に電流が流れるようになる。

本発明の炭化珪素半導体装置は、チャネル領域が生ずる箇所に、ゲート絶縁膜に接するようにしてＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）の薄膜からなるチャネル層を備える。Ｓｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）は格子定数が大きく、電子が結晶中を移動する際の格子から受ける散乱確率の影響を抑えられるので、チャネル領域における電子等のキャリアの移動度を効果的に向上させることができる。その結果として半導体装置のオン抵抗を小さくすることができ、半導体装置の電流損失を小さくすることができる。

本発明の炭化珪素半導体装置は、コンタクト層とベース層とを貫通してドリフト層に達するＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）からなる埋め込みチャネル層を少なくとも１層さらに備えていてもよい。

Ｓｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）からなる層（チャネル層及び埋め込みチャネル層）を複数備えることにより、コンタクト層、ベース層及びドリフト層中のＧｅ又はＳｎの平均濃度を高くすることができ、キャリア移動度がより向上する。その結果として、半導体装置のオン抵抗をより小さくすることができる。

本発明の炭化珪素半導体装置が埋め込みチャネル層を備える場合、該埋め込みチャネル層をゲート溝近傍に設けるようにしてもよい。チャネル領域が生ずるのはゲート絶縁膜直下であるため、ゲート溝の近傍に埋め込みチャネル層を設けることにより効率的にチャネル領域におけるＧｅ又はＳｎの平均濃度を高くすることができる。その結果として、キャリア移動度がさらに向上し、半導体装置のオン抵抗をさらに小さくすることができる。

本発明の第一の炭化珪素半導体装置の製造方法は、単結晶炭化珪素基板上に第１導電型のバッファ層と第１導電型のドリフト層と第２導電型のベース層とがこの順に積層され、前記ベース層の表層部の所定領域に第１導電型のコンタクト層が形成された単結晶炭化珪素半導体基板の表面に、前記コンタクト層と前記ベース層とを貫通して前記ドリフト層に達するゲート溝を形成する溝形成工程と、前記ゲート溝の側面における少なくとも前記ベース層及び前記ドリフト層の表面にＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）の薄膜を形成する混晶付与工程と、を含む。第一の炭化珪素半導体装置の製造方法によれば、本発明の炭化珪素半導体装置を容易に製造することができる。

本発明の第二の炭化珪素半導体装置の製造方法は、単結晶炭化珪素基板上に第１導電型のバッファ層と第１導電型のドリフト層と第２導電型のベース層とがこの順に積層され、前記ベース層の表層部の所定領域に第１導電型のコンタクト層が形成された単結晶炭化珪素半導体基板の表面に、前記コンタクト層と前記ベース層とを貫通して前記ドリフト層に達するゲート溝及び埋め込みチャネル層用溝を形成する溝形成工程と、前記ゲート溝の側面における少なくとも前記ベース層及び前記ドリフト層の表面にＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）の薄膜を形成するとともに前記埋め込みチャネル層用溝にＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）を埋め込む混晶付与工程と、を含む。第二の炭化珪素半導体装置の製造方法によれば、埋め込みチャネル層を備える本発明の炭化珪素半導体装置を容易に製造することができる。

本発明によれば、チャネル形成領域でのキャリアの移動度が大きく、低オン抵抗で素子特性に優れた炭化珪素半導体装置及びその製造方法が提供される。

以下、図面を参照しながら本発明の炭化珪素半導体装置及びその製造方法について説明する。なお、同様の機能を有するものには、全図面を通じて同じ符合を付与し、その説明を省略することがある。

図１は、本発明の炭化珪素半導体装置の第一実施形態を示す断面図である。本実施形態の炭化珪素半導体装置は、ゲート電極をＭＯＳ構造に構成すると共に、ＳｉＣ基板のソース電極が形成された側の面から該ソース電極形成面とは反対側の面（ドレイン電極の形成された面）に向かって素子内を縦断する縦方向に電子が流れる縦型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に構成したものである。また、Ｓｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）としてＳｉ_０．９Ｇｅ_０．１Ｃ混晶を用いた。

本実施形態のＭＯＳＦＥＴは、単結晶炭化珪素基板１０（４Ｈ−ＳｉＣ（０００１）８°off toward [11-20] キャリア濃度（Ｎ^＋：３×１０^１８ｃｍ^−３）厚み３５０μｍ）上に、厚み１μｍの第１導電型のＳｉＣバッファ層２０（Ｎ^＋；Ｎ_２ドープ、キャリア濃度３×１０^１８ｃｍ^−３）と、厚み１０μｍの第１導電型のＳｉＣドリフト層３０（Ｎ⁻；Ｎ_２ドープ、キャリア濃度５×１０^１５ｃｍ^−３）と、厚み２μｍの第２導電型のＳｉＣベース層４０（Ｐ⁻；Ａｌドープ、キャリア濃度５×１０^１６ｃｍ^−３）と、がこの順に積層されており、ベース層４０の表層部の所定領域には、厚み０．５μｍの第１導電型のコンタクト層５０（Ｎ^＋；Ｎ_２ドープ、キャリア濃度３×１０^１８ｃｍ^−３以上）が形成されている。

単結晶炭化珪素基板１０の厚みは１００〜５００μｍの範囲で適宜選択される。バッファ層２０の厚みは０．１〜２．０μｍの範囲で適宜選択される。ドリフト層３０の厚みは５〜１５μｍの範囲で適宜選択される。ベース層４０の厚みは０．１〜３．０μｍの範囲で適宜選択される。コンタクト層５０の厚みは０．１〜１．０μｍの範囲で適宜選択される。

単結晶炭化珪素基板１０のバッファ層２０等が積層された側にはコンタクト層５０とベース層４０とを貫通してドリフト層３０に達するゲート溝６０が形成されている。ゲート溝６０の側面におけるコンタクト層５０、ベース層４０及びドリフト層３０の表面には、Ｓｉ_０．９Ｇｅ_０．１Ｃ混晶（Ａｌドープ、キャリア濃度５×１０^１５ｃｍ^−３）の薄膜からなるチャネル層７０が形成されている。チャネル層７０の厚みは、０．０１〜０．５μｍの範囲で選択することができる。また、Ｓｉ_１−ｘＧｅ_ｘＣ混晶におけるｘの好ましい範囲は、０．００１≦ｘ≦０．５であり、さらに好ましい範囲は０．０１≦ｘ≦０．５である。

本実施形態では、コンタクト層５０の表面にチャネル層７０が必ずしも形成されていなくともよいが、コンタクト層５０の表面にチャネル層７０が形成されることにより半導体装置のオン抵抗をより小さくすることができるため好ましい。

ゲート溝６０の表面及びチャネル層７０の表面にはＳｉＯ_２からなるゲート絶縁膜８０が形成されている。ゲート絶縁膜８０の厚みは３０〜１００ｎｍの範囲で適宜選択できる。ゲート絶縁膜８０はコンタクト層５０の少なくとも一部の表面等を覆うように延設されており、絶縁層８２として機能する。絶縁層８２の厚みは３０〜１００ｎｍの範囲で適宜選択できる。

ゲート絶縁膜８０の表面はゲート電極層９０により覆われている。コンタクト層５０の一部の表面（絶縁層８２の設けられていない表面）にはソース電極１００が形成されている。また、単結晶炭化珪素基板１０のバッファ層２０等が積層された側とは反対側には、ドレイン電極１１０が形成されている。また、ドレイン電極１１０上には、半導体素子のパッケージへの実装用の裏面電極１５０が設けられている。

絶縁層８２上には、ゲート絶縁膜８０及び絶縁層８２を覆うようにしてＳｉＯ_２からなる層間絶縁膜１２０が形成されている。層間絶縁膜１２０の厚みは０．１〜２．０μｍの範囲で適宜選択できる。層間絶縁膜１２０上には、ソース電極１００及びゲート電極層９０と接する配線電極１３０が形成されており、配線電極１３０を覆うようにしてＳｉＯ_２からなる表面保護層１４０が形成されている。表面保護層１４０の厚みは０．１〜２．０μｍの範囲で適宜選択できる。また、表面保護層１４０としてＳｉＯＮを用いることもできる。ＳｉＯＮを表面保護層１４０として用いる場合の該層の厚みは０．１〜２．０μｍの範囲で適宜選択できる。

第一実施形態に係る炭化珪素半導体装置の動作原理について説明する。ゲート電極層９０に電圧を印加することにより、チャネル層７０並びにドリフト層３０、ベース層４０及びコンタクト層５０のチャネル層７０と接触した付近にチャネル領域が形成され、ソース電極１００とドレイン電極１１０との間にキャリアが流れる。つまり、チャネル層７０及びその近傍がチャネル形成領域として作用する。チャネル層７０は、キャリアの移動度が大きいＳｉ_０．９Ｇｅ_０．１Ｃ混晶の薄膜により構成されているため、本実施形態に係る炭化珪素半導体装置は低オン抵抗で素子特性に優れる。

以下に、第一実施形態に係る炭化珪素半導体装置の製造工程（本発明の第一の炭化珪素半導体装置の製造方法）を図２乃至図１２を用いて説明する。まず、図２に示すように、単結晶炭化珪素基板１０（４Ｈ−ＳｉＣ（０００１）８°off toward [11-20] キャリア濃度（Ｎ^＋：３×１０^１８ｃｍ^−３）厚み３５０μｍ）を用意し、その表面にＳｉＣバッファ層２０（Ｎ^＋；Ｎ_２ドープ、キャリア濃度３×１０^１８ｃｍ^−３、厚み１μｍ）と、ＳｉＣドリフト層３０（Ｎ⁻；Ｎ_２ドープ、キャリア濃度５×１０^１５ｃｍ^−３、厚み１０μｍ）と、ＳｉＣベース層４０（Ｐ⁻；Ａｌドープ、キャリア濃度５×１０^１６ｃｍ^−３、厚み２μｍ）と、コンタクト層５０（Ｎ^＋；Ｎ_２ドープ、キャリア濃度３×１０^１８ｃｍ^−３以上、厚み０．５μｍ）と、をこの順にＣＶＤ法により連続的にエピタキシャル成長させて単結晶炭化珪素半導体基板１２を得る。

次に、図３に示すようにコンタクト層５０上にゲート溝形成領域に対応する開口部１６が設けられたマスク用ＳｉＯ_２層１４（厚み０．５μｍ）を形成させる。マスク用ＳｉＯ_２層はＬＰＣＶＤ法、プラズマＣＶＤ法又はスパッタ法等を用いて形成可能である。また、開口部１６はマスク用ＳｉＯ_２層１４上にフォトリソグラフィーにより開口部１６に対応する箇所が開口したフォトレジストを設け、ＣＨＦ_３ガス等を用いたドライエッチング技術又はバッファードフッ酸等の薬液を用いたウエットエッチング技術によりマスク用ＳｉＯ_２層１４の開口部１６に対応する箇所をコンタクト層５０が露出するまでエッチングすることにより形成する。マスク用ＳｉＯ_２層１４のエッチング終了後、フォトレジストはＯ_２プラズマ等を用いたアッシング装置又はレジスト剥離液を用いて除去される。

次いで、図４に示すように、開口部１６により露出された部分にコンタクト層５０とベース層４０とを貫通してドリフト層３０に達する開口部１６と同幅のゲート溝６０を、ＳＦ_６ガス等を用いたドライエッチング技術により形成する。ゲート溝６０の深さは、例えば、２．６〜４．５μｍ（単結晶炭化珪素半導体基板１２の厚み方向にドリフト層３０を０．１〜２．０μｍの深さまで除去）とすることができるが、好ましくは２．６〜３．０μｍである。マスク用ＳｉＯ_２層１４は、ＣＨＦ_３ガス等を用いたドライエッチング技術又はバッファードフッ酸等の薬液を用いたウエットエッチング技術により除去される。

単結晶炭化珪素半導体基板１２のゲート溝６０が形成された側の表面には、図５に示すようにＣＶＤ法で厚み０．０１〜０．５μｍのＳｉ_０．９Ｇｅ_０．１Ｃ混晶層１８（Ｐ⁻，Ａｌドープ、キャリア濃度５×１０^１５ｃｍ^−３）をエピタキシャル成長させる。次に、図６に示すように、ＳＦ_６ガス等を用いたドライエッチング技術によりゲート溝６０の側壁部にＳｉ_０．９Ｇｅ_０．１Ｃ混晶の薄膜からなるチャネル層７０を残しながらコンタクト層５０表面及びゲート溝６０の底面に存在するＳｉ_０．９Ｇｅ_０．１Ｃ混晶層１８をエッチングして除去すると共にドリフト層３０を単結晶炭化珪素半導体基板１２の厚み方向にさらに０．０１〜０．２μｍエッチングする。

次に、図７に示すように、熱酸化法により厚み３０〜１００ｎｍのＳｉＯ_２からなる酸化膜２２、２３を形成する。熱酸化法は単結晶炭化珪素半導体基板１２を熱酸化炉にて酸素雰囲気中（酸素濃度９９．９％以上）で１０００〜１３００℃で加熱するものであり、Ｓｉを酸化させて単結晶炭化珪素半導体基板１２全面に酸化膜を形成することができる。酸素濃度、加熱温度及び加熱時間を適宜選択することによりＳｉＯ_２からなる酸化膜２２、２３の厚みを調節することができる。酸化膜２２が、ゲート絶縁膜８０及び絶縁層８２として機能する。

酸化膜２２上に、フォトリソグラフィーによりソース電極形成領域に対応する箇所が開口したフォトレジストを設け、ＣＨＦ_３ガス等を用いたドライエッチング技術によりフォトレジストが開口した箇所の酸化膜２２を除去してソース電極形成領域に対応するコンタクト層５０を露出させる。その後、真空蒸着装置によりフォトレジスト上に金属膜を形成する。リフトオフ手法によりレジスト剥離液を用いてフォトレジスト上に形成された不要な金属膜を除去して図８に示すようにソース電極１００を所定のパターン状に形成する。ソース電極１００の厚みとしては、５０〜１０００ｎｍの範囲で任意に設定できる。電極の材料としては、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ，Ｍｏ等が挙げられる。酸化膜２３上にも上述と同様にしてドレイン電極形成領域に対応する箇所が開口したフォトレジストを設け、ドレイン電極形成領域に対応する単結晶炭化珪素基板１０を露出させ、ドレイン電極１１０を図９に示すように所定のパターン状に形成する。或いは、図８における酸化膜２３のみをＣＨＦ_３などを用いたドライエッチング技術にて全部除去し、単結晶炭化珪素基板１０を完全に露出した後に全面にわたりドレイン電極１１０を形成する。ドレイン電極１１０の厚み及び材料はソース電極１００と同様とすることができる。ソース電極１００及びドレイン電極１１０を形成した後、これら電極のオーミック特性を得るためにＡｒ又はＨ_２雰囲気下において例えば、１０００℃１０分間熱処理する。

次に、酸化膜２２上にゲート電極形成領域に対応する箇所が開口したフォトレジストを設け、真空蒸着装置によりフォトレジスト上に金属膜を形成し、リフトオフ手法によりレジスト剥離液を用いてフォトレジスト上に形成された不要な金属膜を除去して図１０に示すようにゲート電極９０を所定のパターン状に形成する。

次に、図１１に示すように単結晶炭化珪素半導体基板１２のゲート溝６０が形成された側の表面に、ソース電極１００及びゲート電極９０を露出する開口部（図１１においてゲート電極９０を露出する開口部は不図示）を有するＳｉＯ_２からなる層間絶縁膜１２０をＣＶＤ法により形成する。該開口部はフォトリソグラフィーによりソース電極１００及びゲート電極９０の部分が開口したフォトレジストを層間絶縁膜１２０上に形成し、ＣＨＦ_３ガス等を用いたドライエッチング法によりソース電極１００及びゲート電極９０が露出するまでエッチングを行うことにより形成される。

次に、ソース電極１００の形成と同様の方法により、図１２に示すように配線電極１３０を形成する。配線電極の材料としては、例えば、ＴｉとＡｌとを積層したもの，ＴｉとＴｉＮとＡｌとを積層したもの等が挙げられる。配線電極に用いられるＴｉの層厚としては０．０１〜０．５μｍの範囲で、Ａｌの層厚としては０．１〜１０μｍの範囲で、ＴｉＮとしては０．０１〜０．５μｍの範囲で任意に設定できる。

次に、配線電極１３０上にＬＰＣＶＤ法、プラズマＣＶＤ法又はスパッタ法等によりＳｉＯ_２からなる表面保護層１４０を形成後、ソース電極１００及びゲート電極９０を露出する開口部をフォトリソグラフィー技術とドライエッチング技術を用いて形成する。表面保護層１４０としては、ＳｉＯ_２のほかにＳｉＯＮを用いることもできる。また、ドレイン電極１１０上にＮｉ、Ｔｉ、Ｐｔ、Ａｕ等からなる裏面電極１５０を真空蒸着法により形成する。以上の工程を経て図１に示す炭化珪素半導体装置は完成する。

半導体装置を特に電力用トランジスタとして用いる場合、耐圧性の向上を図る必要がある。耐圧性の向上には（１）チャネル形成領域の厚みの確保及び（２）チャネル形成領域に格子欠陥が存在しないことが重要である。ＳｉＣ基板上にＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）からなる層を形成する場合、該層の層厚を厚くするとＳｉＣ基板との格子不整合によりＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）からなる層中に欠陥が発生しやすい。しかし、本発明の炭化珪素半導体装置の製造方法によれば、例えば、厚みが０．０１〜０．５μｍのＳｉ_０．９Ｇｅ_０．１Ｃ混晶層１８（図１における厚みＢ）を形成することにより、チャネル層７０の半導体基板の厚み方向の厚みをゲート溝６０と同程度（本実施形態においては２．６〜４．５μｍ、図１における厚みＡ）とすることができる。すなわち、格子欠陥が生じにくいＳｉ_０．９Ｇｅ_０．１Ｃの薄膜を形成することでチャネル形成領域の十分な厚みを確保することができるため、耐圧性に優れる半導体装置を容易に製造可能である。

図１３は、本発明の炭化珪素半導体装置の第二実施形態を示す断面図である。第二実施形態に係る炭化珪素半導体装置は、コンタクト層５０の表面並びにゲート溝６０の側面及び底面におけるコンタクト層５０、ベース層４０及びドリフト層３０の表面に、Ｓｉ_０．９Ｇｅ_０．１Ｃ混晶（Ａｌドープ、キャリア濃度５×１０^１５ｃｍ^−３）の薄膜からなるチャネル層７０が形成されてなる。コンタクト層５０の表面、ゲート溝６０の底面にチャネル層７０が形成されていても問題はなく、第一実施形態と同様の効果が得られる。したがって、第一実施形態に係る炭化珪素半導体装置の製造工程では、図６に示すようにコンタクト層５０の表面及びゲート溝６０の底面に存在するＳｉ_０．９Ｇｅ_０．１Ｃ混晶層１８をエッチングして除去したが、必ずしも除去する必要はなく工程を簡略化することが可能である。

以下に、第二実施形態に係る炭化珪素半導体装置の製造工程を図１４乃至図１７を用いて説明する。まず、図２乃至図５で説明した工程を経てゲート溝６０が形成された側の表面に厚み０．０１〜０．５μｍのＳｉ_０．９Ｇｅ_０．１Ｃ混晶層１８（Ｐ⁻，Ａｌドープ、キャリア濃度５×１０^１５ｃｍ^−３）をエピタキシャル成長させた単結晶炭化珪素半導体基板１２を準備する。次に、図１４に示すように、熱酸化法により厚み３０〜１００ｎｍのＳｉＯ_２からなる酸化膜２２、２３を形成する。熱酸化法の加熱条件等は上述と同様である。酸化膜２２が、ゲート絶縁膜８０及び絶縁層８２として機能する。

酸化膜２２上に、原料としてＳｉＨ_４ガスやＰＨ_３添加物を用いたＣＶＤ法により厚み０．１〜２．０μｍのポリシリコン膜を形成する。該ポリシリコン膜上にフォトリソグラフィーによりゲート電極形成領域に対応する箇所にフォトレジストを設け、ＳＦ_６ガスを用いたドライエッチング技術により該フォトレジストをマスクにしてエッチングを行う。アッシングやレジスト剥離液を用いてフォトレジストを除去することにより図１５に示すようにポリシリコンからなるゲート電極層９０を形成する。

次に、酸化膜２３上に、フォトリソグラフィーによりドレイン電極形成領域に対応する箇所が開口したフォトレジストを設け、ＣＨＦ_３ガス等を用いたドライエッチング技術によりフォトレジストが開口した箇所の酸化膜２３を除去してドレイン電極形成領域に対応する単結晶炭化珪素基板１０を露出させる。その後、真空蒸着装置によりフォトレジスト上に金属膜を形成する。リフトオフ手法によりレジスト剥離液を用いてフォトレジスト上に形成された不要な金属膜を除去して図１６に示すようにドレイン電極１１０を所定のパターン状に形成する。或いは、図１５における酸化膜２３のみをＣＨＦ_３などを用いたドライエッチング技術にて全部除去し、単結晶炭化珪素基板１０を完全に露出したのちに、全面にわたりドレイン電極１１０を真空蒸着技術を用いて形成する。

次に、酸化膜２２上に、フォトリソグラフィーによりソース電極形成領域に対応する箇所が開口したフォトレジストを設け、ＣＨＦ_３ガス等を用いたドライエッチング技術によりフォトレジストが開口した箇所の酸化膜２２を除去してソース電極形成領域に対応するコンタクト層５０を露出させる。その後、真空蒸着装置によりフォトレジスト上に金属膜を形成する。リフトオフ手法によりレジスト剥離液を用いてフォトレジスト上に形成された不要な金属膜を除去して図１７に示すようにソース電極１００を所定のパターン状に形成する。このとき、ゲート電極層９０をＣＨＦ_３ガス等を用いたドライエッチングに対するマスクとして用いることができる。これにより、ゲート電極層９０とソース電極１００との距離を近くし、ゲート電極層９０とソース電極１００とを精度よく形成することができる。

上述のようにしてソース電極１００を形成した後、ソース電極１００及びドレイン電極１１０のオーミック特性を得るためにＡｒ又はＨ_２雰囲気下において例えば、１０００℃１０分間熱処理を行う。次に図１１及び図１２に説明した工程を経て表面保護層１４０及び裏面電極１５０を形成することにより図１３に示す炭化珪素半導体装置は完成する。

炭化珪素半導体装置の製造においては、ソース電極１００及びドレイン電極１１０を形成してこれら電極のオーミック特性を得るための加熱を行った後にゲート電極層９０を形成してもよいし、ゲート電極層９０を形成した後にソース電極１００及びドレイン電極１１０を形成して加熱を行ってもよい。オーミック特性を得るための加熱条件は９５０〜１１００℃、２〜２０分の間で適宜選択されるため、該加熱を行う前にゲート電極層９０を形成する場合には、ゲート電極用材料として加熱によるダメージを受けない例えば、ポリシリコン、Ｍｏ，Ｗ，ＷＳｉ，ＭｏＳｉ，ＴｉＮ等を用いることが好ましい。

図１８は、本発明の炭化珪素半導体装置の第三実施形態を示す断面図である。本実施形態の炭化珪素半導体装置は、第一実施形態に係る炭化珪素半導体装置においてコンタクト層５０とベース層４０とを貫通してドリフト層３０に達するＳｉ_０．９Ｇｅ_０．１Ｃ混晶からなる埋め込みチャネル層１６０を６層さらに備えるものである。埋め込みチャネル層１６０は、ゲート溝６０と平行に紙面の表側から裏側へ向かう方向に形成されている。

以下に、本実施形態の炭化珪素半導体装置の製造工程（本発明の第二の炭化珪素半導体装置の製造方法）を図１９乃至図２１を用いて説明する。まず、図２で説明した工程を経て単結晶炭化珪素半導体基板１２を得る。次に、図１９に示すようにコンタクト層５０上にゲート溝形成領域に対応する開口部１６及び埋め込みチャネル層形成領域に対応する開口部１７が設けられたマスク用ＳｉＯ_２層１４（厚み０．５μｍ）を形成する。マスク用ＳｉＯ_２層１４の形成方法は上述の通りである。

次いで、図２０に示すように、開口部１６、１７により露出された部分にコンタクト層５０とベース層４０とを貫通してドリフト層３０に達する開口部１６、１７と同幅のゲート溝６０及び埋め込みチャネル層用溝６２を、ＳＦ_６ガス等を用いたドライエッチング技術により形成する。ゲート溝６０の深さは、上述の通りである。埋め込みチャネル層用溝６２の深さはゲート溝６０と同じであっても異なっていてもよい。また、埋め込みチャネル層用溝６２の厚み（図１における厚みＡ方向の厚み）は２．６〜４．５μｍの範囲で適宜選択されるが、これらの中でも２．６〜３．０μｍが好ましい。

単結晶炭化珪素半導体基板１２のゲート溝６０及び埋め込みチャネル層用溝６２が形成された側の表面には、図２１に示すようにＣＶＤ法で厚み０．０１〜０．５μｍのＳｉ_０．９Ｇｅ_０．１Ｃ混晶層１８（Ｐ⁻，Ａｌドープ、キャリア濃度５×１０^１５ｃｍ^−３）をエピタキシャル成長させる。このとき、埋め込みチャネル層用溝６２にもＳｉ_０．９Ｇｅ_０．１Ｃ混晶が埋め込まれ、埋め込みチャネル層１６０が同時に形成される。

上述のようにしてＳｉ_０．９Ｇｅ_０．１Ｃ混晶層１８及び埋め込みチャネル層１６０を形成した後、図６乃至図１２に説明した工程を経て表面保護層１４０及び裏面電極１５０を形成することにより図１８に示す炭化珪素半導体装置は完成する。

図２２は、本発明の炭化珪素半導体装置の第四実施形態を示す断面図である。本実施形態の炭化珪素半導体装置では、埋め込みチャネル層１６０がゲート溝６０の近傍に設けられている。本実施形態の炭化珪素半導体装置は、図１９において埋め込みチャネル層形成領域に対応する開口部１７の位置をゲート溝形成領域の近傍に設ける以外は上述と同様にして完成することができる。チャネル領域が生ずるのはゲート絶縁膜直下であるため、ゲート溝の近傍に埋め込みチャネル層を設けることにより効率的にチャネル領域におけるＧｅ又はＳｎの平均濃度を高くすることができる。その結果として、キャリア移動度がさらに向上し、半導体装置のオン抵抗をさらに小さくすることができる。

以上、本発明の炭化珪素半導体装置およびその製造方法につき、Ｓｉ_１−ｘＧｅ_ｘＣ混晶を用いた場合について説明したが、本発明においてはＳｉ_１−ｘＳｎ_ｘＣ混晶を用いることもできる。Ｓｉ_１−ｘＳｎ_ｘＣ混晶を用いる場合のｘの好ましい範囲は０．０１≦ｘ≦０．５であり、さらに好ましい範囲は０．０１≦ｘ≦０．４である。

本発明の炭化珪素半導体装置の第一実施形態を示す断面図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第一実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。本発明の炭化珪素半導体装置の第二実施形態を示す断面図である。第二実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第二実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第二実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第二実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。本発明の炭化珪素半導体装置の第三実施形態を示す断面図である。第三実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第三実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。第三実施形態に係る炭化珪素半導体装置の製造工程を説明するための図である。本発明の炭化珪素半導体装置の第四実施形態を示す断面図である。

符号の説明

１０単結晶炭化珪素基板
１２単結晶炭化珪素半導体基板（単結晶炭化珪素エピタキシャル層＋単結晶炭化珪素基板）
２０バッファ層
３０ドリフト層
４０ベース層
５０コンタクト層
６０ゲート溝
６２チャネル層用溝
７０チャネル層
８０ゲート絶縁膜
９０ゲート電極層
１００ソース電極
１１０ドレイン電極
１２０層間絶縁膜
１３０配線電極
１４０表面保護層
１５０裏面電極
１６０埋め込みチャネル層

Claims

単結晶炭化珪素基板上に第１導電型のバッファ層と第１導電型のドリフト層と第２導電型のベース層とがこの順に積層され、前記ベース層の表層部の所定領域に第１導電型のコンタクト層が形成された単結晶炭化珪素半導体基板と、
前記コンタクト層と前記ベース層とを貫通して前記ドリフト層に達するゲート溝と、
前記ゲート溝の側面における少なくとも前記ベース層及び前記ドリフト層の表面に形成されたＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）の薄膜からなるチャネル層と、
前記コンタクト層と前記ベース層とを貫通して前記ドリフト層に達するＳｉ _１−ｘＡ _ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）からなる少なくとも１層の埋め込みチャネル層と、
少なくとも前記チャネル層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成されたゲート電極層と、
少なくとも前記コンタクト層の一部の表面に形成されたソース電極と、
前記単結晶炭化珪素半導体基板の前記バッファ層、前記ドリフト層及び前記ベース層が形成された面とは反対側の面に形成されたドレイン電極と、を備えた炭化珪素半導体装置。
前記埋め込みチャネル層が、ゲート溝近傍に設けられた請求項１に記載の炭化珪素半導体装置。
前記埋め込みチャネル層が、チャネル領域の生ずる領域に設けられた請求項１に記載の炭化珪素半導体装置。
請求項１乃至請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法であって、
単結晶炭化珪素基板上に第１導電型のバッファ層と第１導電型のドリフト層と第２導電型のベース層とがこの順に積層され、前記ベース層の表層部の所定領域に第１導電型のコンタクト層が形成された単結晶炭化珪素半導体基板の表面に、前記コンタクト層と前記ベース層とを貫通して前記ドリフト層に達するゲート溝及び埋め込みチャネル層用溝を形成する溝形成工程と、
前記ゲート溝の側面における少なくとも前記ベース層及び前記ドリフト層の表面にＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）の薄膜を形成するとともに前記埋め込みチャネル層用溝にＳｉ_１−ｘＡ_ｘＣ混晶（Ａ：Ｇｅ，Ｓｎ０＜ｘ＜１）を埋め込む混晶付与工程と、
を含む炭化珪素半導体装置の製造方法。