JP3461274B2 - 半導体装置 - Google Patents

半導体装置

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    • H01L29/1608—Silicon carbide

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、エピタキシャル層
に形成される素子領域を備える半導体装置に係わり、特
にＳｉＣなどのように表面散乱が起こり易い構成材料を
用いた半導体装置に関する。
【０００２】
【従来の技術】従来より、半導体装置にはＭＯＳトラン
ジスタが多く使用されている。特にＳｉ系ＭＯＳトラン
ジスタは種々の半導体装置に多く使用されている。
【０００３】半導体装置のうち、高耐圧半導体装置に用
いられるＭＯＳトランジスタにおいては、耐圧が高く、
ベース厚さの薄いものが求められている。このような要
求に答えられるＭＯＳトランジスタとして、ＳｉＣ系Ｍ
ＯＳトランジスタが期待されている。何故なら、同じ耐
圧のＳｉＣ系ＭＯＳトランジスタとＳｉ系ＭＯＳトラン
ジスタを比較すると、ＳｉＣ系ＭＯＳトランジスタの厚
さは、Ｓｉ系ＭＯＳトランジスタのそれの１／１０程度
まで薄くできるからである。
【０００４】しかしながら、この種のＭＯＳトランジス
タにあっては、以下のような問題があった。すなわち、
チャネル領域におけるキャリアの移動度（チャネル移動
度）がバルクのそれに比べて極めて低く、オン抵抗が高
くなるという問題があった。その原因は以下の通りであ
る。ＳｉＣはケミカルメカニカルポリッシング（ＣＭ
Ｐ）などによる研磨が難しく、研磨後に大きなラフネス
がＳｉＣの表面に残存する。このため、所定膜厚に研磨
されたＳｉＣの表面にゲート酸化膜を形成すると、ゲー
ト酸化膜とＳｉＣの界面において、ラフネス散乱による
チャネル移動度の低下が起こる。また、ＳｉＣの表面に
は、原子配列に起因する未結合手が多数存在し、これに
より、ＭＯＳ界面においてクーロン散乱によるチャネル
移動度の低下が起こる。その結果、チャネル移動度が極
めて小さくなり、オン抵抗が高くなるという問題があっ
た。
【０００５】ところで、一般に、エピタキシャル層を成
長させるには、図２０のように半導体基板を低指数方向
軸に対して、基板の材質によって定まる所定の方向にオ
フ角度θだけ傾けて研磨し（以下、このようにして得ら
れた基板をオフ基板という）、その上にエピタキシャル
層を成長させる方法が採られている。
【０００６】これは、図２１のように基板表面に階段形
状を形成して、その端面から単結晶をエピタキシャル成
長させると、結晶欠陥の少ない単結晶層が形成されるた
めである。図２１においては、エピタキシャル層表面
に、オフ角度θに起因するテラス２０１と段差２０２が
形成されている。２０３は表面原子であり、表面原子２
０３の配列は乱れの少ない整然としたものとなる。この
方法は、ＳｉＣなどの周期的な原子配列を有する単結晶
では、特に有効である。
【０００７】図２２（ａ），（ｂ）にＳｉＣの代表的な
六方晶系ポリタイプである６Ｈと４Ｈの結晶構造を示
す。ここで、６と４の数字はｃ軸方向の繰り返し周期を
示し、Ｈは六方晶系であることを示している。最密充填
構造における３種類の占有位置Ａ、Ｂ，Ｃ（Ｓｉ−Ｃ対
を１ユニットと考える）を用いて表記すると、各ポリタ
イプの積層構造は、６Ｈ：ＡＢＣＡＣＢ．．．、４Ｈ：
ＡＢＣＢ．．．となる。
【０００８】このような複雑な周期構造を有する六方晶
系炭化珪素では、その｛０００１｝面を＜１１−２０＞
方向に傾けて研磨し、その上にエピタキシャル成長させ
ると、比較的低い温度で極めて平坦性に優れた単結晶層
が得られることが、京大の松波らのグループによって見
いだされ、ステップ制御エピタキシーと名付けられてい
る。
【０００９】図２３に６Ｈ−ＳｉＣのオフ基板上のステ
ップ制御エピタキシーの様子を示す。このように、オフ
基板ではステップ（図２１の段差２０２に相当）に原子
配列が露出しているため、この原子配列を引き継いで単
結晶が成長し、同じ周期の原子配列を有する単結晶層が
得られる。言い換えると、このような単結晶層において
は、基板を所定の角度で研磨すること無しには、同じ周
期性を持つ単結晶層を成長させることは、極めて困難で
ある。
【００１０】このようにして成長したエピタキシャル層
表面にも、基板表面の階段形状を反映して階段形状が形
成される。前述した六方晶炭化珪素の（０００１）Ｓｉ
面オフ基板上では、Ｓｉ−Ｃ対を１分子層とすると、３
分子層あるいは２分子層で配列が折れ曲がる積層状態
（図２２参照）に起因して、６Ｈで３分子層高さ（約
０．８ｎｍ）のステップ、４Ｈでは４分子層高さ（約１
ｎｍ）のステップが多く観察される。また、（０００−
１）Ｃ面オフ基板上では、１分子層高さ（約０．２５ｎ
ｍ）のステップが多く観察される。これらは、各｛００
０ｎ｝面における表面エネルギーの違いによるものと考
えられている。
【００１１】しかし、この階段形状に対して、特定の方
向に制御する電流の方向を一致させるような素子領域の
形成は、これまで行われていなかった。従って、もし素
子の電流経路の中に、この階段形状の段差部分が含まれ
ていると、この段差で電子または正孔が散乱されるため
に、素子抵抗が高くなるという問題が生じる。
【００１２】図２４は、Ｓｉ（１００）面を＜０１１＞
軸の周りに角度θだけ回転させてオフした基板表面に、
ＭＯＳＦＥＴを形成して測定した実効チャネル移動度μ
effの低下の様子を示した図である。オフ角度θが大き
くなるほど、段差による散乱が大きな方向（所定方向に
平行）のμeff が小さくなることがわかる。
【００１３】ここで、Ｓｉの場合にはオフ角度が１度未
満に設定される場合が多いため、段差の出現頻度が低
く、チャネル移動度の異方性が実際に問題になることが
少なかった。しかし、ＳｉＣの場合には、ステップ制御
エピタキシーのためにオフ角度を４度程度に設定する必
要があることと、六方晶系の特徴的な周期構造のために
段差が大きくなることによって、段差の出現頻度が高
く、しかも散乱の度合いが大きくなる。このため、実用
上、無視できない程度の実効チャネル移動度の低下が起
こり、オン抵抗が増加してしまう。
【００１４】また、このようにエピタキシャル層表面が
マクロに見て低指数の結晶面とある角度を持っている場
合には、溝の方向を考慮しないで溝を形成すると、その
側壁は低指数の結晶面からずれてしまう。その結果、側
壁面の原子配列が乱れて多数の未結合手が発生する。こ
のため、溝の側壁に電流経路を形成した場合に、ラフネ
ス散乱およびクーロン散乱による表面散乱が大きくな
り、オン抵抗の増加を招くという問題が生じる。
【００１５】
【発明が解決しようとする課題】上述の如く、従来のＳ
ｉＣ系ＭＯＳトランジスタは、耐圧を高く、ベースの厚
さを薄くできるという利点がある。ところが、ＳｉＣは
研磨が難しく、研磨後に大きなラフネスや多数の未結合
手がＳｉＣの表面に残存する。その結果、チャネル移動
度が極めて小さくなり、オン抵抗が高くなるという問題
があった。
【００１６】本発明は上記事情を考慮してなされたもの
で、第１の目的は、ＳｉＣのように表面に大きなラフネ
スや多数の未結合手が発生するような構成材料を用いて
も、チャネル移動度の低下を防止できる絶縁ゲート型半
導体装置を提供することにある。
【００１７】また、従来の半導体装置では、エピタキシ
ャル層表面に存在する階段形状を考慮することなく素子
の電流経路が形成されていたために、電流経路の中に段
差部分が含まれてしまうと予期せぬオン抵抗の増加を招
くという問題があった。
【００１８】また、従来の半導体素子では、溝を形成す
る場合に、溝の側壁が低指数の結晶面からずれて表面散
乱が大きくなり、オン抵抗の増加を招くという問題があ
った。
【００１９】本発明は上記事情を考慮して為されたもの
で、第２の目的は、角度研磨した半導体基板上にエピタ
キシャル成長した単結晶半導体層に形成する素子領域の
オン抵抗が小さい半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様の半導体装置（請求項１）は、
第１導電型の基板と、前記基板の表面上に形成され、そ
れ自体の伝導帯の底から真空準位までのエネルギー差が
前記基板のそれより小さい第１導電型の第１の半導体層
と、前記第１の半導体層上にゲート絶縁膜を介して配設
されたゲート電極と、前記ゲート電極下にチャネル領域
を形成するように、少なくとも前記基板に接し、前記基
板の前記表面内で互いに対向するように設けられた１対
の第２導電型の第２の半導体層とを具備することを特徴
とする。
【００２１】前記第１の半導体層は、前記ゲート電極の
下のみに形成されるようにしてもよい。
【００２２】本発明の半導体装置は、前記第２の半導体
層の一方が、第２導電型の半導体基板から成り、前記第
１導電型の基板が、前記第２導電型の半導体基板上に形
成され、前記第２の半導体層の他方が、前記第１導電型
の基板上に形成され、前記第１の半導体層が、前記第２
の半導体層の前記他方の表面から前記半導体基板に達す
るように形成されたトレンチの内面に形成され、前記ゲ
ート電極が、前記ゲート絶縁膜を介して前記トレンチの
内部を埋めるように形成することができる。
【００２３】前記第１の半導体層は、前記基板の前記ト
レンチに露出する面上にのみに形成されるようにしても
よい。
【００２４】前記基板と前記第１の半導体層の材料の組
み合わせは、次の組み合わせのグループ：（４Ｈ−Ｓｉ
Ｃ，ＧａＮ）；（４Ｈ−ＳｉＣ、Diamond）；（６Ｈ−
ＳｉＣ、４Ｈ−ＳｉＣ）；（６Ｈ−ＳｉＣ、ＧａＮ）；
（６Ｈ−ＳｉＣ、Diamond）；（３Ｃ−ＳｉＣ、４Ｈ−
ＳｉＣ）；（３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ）；（３Ｃ−
ＳｉＣ、ＧａＮ）；（３Ｃ−ＳｉＣ、Diamond）から選
ばれた１つであることが望ましい。
【００２５】本発明では、基板上に直接ゲート絶縁膜を
設けるのではなく、基板上に第１の半導体層を介してゲ
ート絶縁膜を設け、かつゲート電極により規定されるチ
ャネル領域近傍において、第１の半導体層の伝導帯の底
から真空準位までのエネルギー差が前記基板のそれより
も小さくなっている。
【００２６】このため、ゲート電極にしきい値電圧以上
の電圧を印加すると、ゲート絶縁膜と第１の半導体層と
の界面（ＭＯＳ界面）付近ではなく、基板の第１の半導
体層との界面付近に第２導電型のチャネルが形成され
る。
【００２７】したがって、第１の半導体層の構成材料と
して、ＳｉＣのようにゲート絶縁膜との界面に多数の未
結合手が発生するようなものを用いても、キャリア移動
度の低下を防止できる。
【００２８】また、本発明の第１の態様の半導体装置
（請求項２）は、第１導電型の基板と、前記基板上に形
成され、それ自体の伝導帯の底から真空準位までのエネ
ルギー差が前記基板のそれより小さい第１導電型の第１
の半導体層と、前記第１の半導体層上にゲート絶縁膜を
介して形成されたゲート電極と、前記ゲート電極の一方
側で、前記第１の半導体層の表面から前記基板にかけて
形成された第１導電型の第２の半導体層と、前記ゲート
電極の下部を含み、前記第２の半導体層を取り囲むよう
に、前記基板および前記第１の半導体層の中に連続的に
形成された第２導電型の第３の半導体層とを具備するこ
とを特徴とする。
【００２９】
【００３０】前記ゲート電極の他方側に、前記第１の半
導体層の表面から前記基板にかけて形成された第１導電
型の第４の半導体層をさらに具備することが望ましい。
【００３１】前記基板と前記第１の半導体層の材料の組
み合わせは、次の組み合わせのグループ：（４Ｈ−Ｓｉ
Ｃ，ＧａＮ）；（４Ｈ−ＳｉＣ、Diamond）；（６Ｈ−
ＳｉＣ、４Ｈ−ＳｉＣ）；（６Ｈ−ＳｉＣ、ＧａＮ）；
（６Ｈ−ＳｉＣ、Diamond）；（３Ｃ−ＳｉＣ、４Ｈ−
ＳｉＣ）；（３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ）；（３Ｃ−
ＳｉＣ、ＧａＮ）；（３Ｃ−ＳｉＣ、Diamond）から選
ばれた１つであることが望ましい。
【００３２】また、本発明の第１の態様の半導体装置
（請求項３）は、第１導電型の基板と、前記基板上に形
成され、それ自体におけるキャリアの移動度が前記基板
内のそれよりも高い第１導電型の第１の半導体層と、前
記第１の半導体層上にゲート絶縁膜を介して配設された
ゲート電極と、前記ゲート電極下にチャネル領域を形成
するように、少なくとも前記第１の半導体層に接し、前
記基板の前記主面内で互いに対向するように設けられた
１対の第２導電型の第２の半導体層とを具備することを
特徴とする。
【００３３】半導体装置は、前記第２の半導体層の一方
が、第２導電型の半導体基板から成り、前記第１導電型
の基板が、前記第２導電型の半導体基板上に形成され、
前記第２の半導体層の他方が、前記第１導電型の基板上
に形成され、前記第１の半導体層が、前記第２の半導体
層の他方の表面から前記第２導電型の半導体基板に達す
るように形成されたトレンチの内面に形成され、前記ゲ
ート電極が、前記ゲート絶縁膜を介して前記トレンチの
内部を埋めるように形成することができる。
【００３４】前記第１の半導体層は、前記基板の前記ト
レンチに露出する面上にのみに形成されるようにしても
よい。
【００３５】前記基板は、所定濃度のドープ層であり、
前記第１の半導体層がアンドープ層であることが望まし
い。
【００３６】本発明では、基板上に直接ゲート絶縁膜を
設けるのではなく、基板上に第１の半導体層を介してゲ
ート絶縁膜を設け、かつゲート電極により規定されるチ
ャネル領域近傍において、第１の半導体層内におけるキ
ャリア移動度が、基板内のそれよりも高くなっている。
【００３７】本発明の場合、ゲート絶縁膜とキャリア移
動度の高い第１の半導体層との界面付近にチャネルが形
成される。したがって、基板の構成材料として、ＳｉＣ
のように表面に大きなラフネスや多数の未結合手が発生
するようなものを用いても、チャネルは平坦度が改善さ
れ、未結合手の発生の少ない第１の半導体層との界面付
近に形成されるので、キャリア移動度の低下を防止でき
る。
【００３８】また、本発明の第１の態様の半導体装置
（請求項４）は、第１導電型の基板と、前記基板上に形
成され、それ自体におけるキャリアの移動度が前記基板
内のそれよりも高い第１導電型の第１の半導体層と、前
記第１の半導体層上に形成され、それ自体の伝導帯の底
から真空準位までのエネルギー差が前記第１の半導体層
のそれよりも小さい第１導電型の第２の半導体層と、前
記第２の半導体層上にゲート絶縁膜を介して配設された
ゲート電極と、前記ゲート電極下にチャネル領域を形成
するように、少なくとも前記第１の半導体層に接し、少
なくとも前記第１の半導体層内で互いに対向するように
設けられた１対の第２導電型の第３の半導体層とを具備
することを特徴とする。
【００３９】半導体装置は、前記第３の半導体層の一方
が、第２導電型の半導体基板から成り、前記第１導電型
の基板が、前記第２導電型の半導体基板上に形成され、
前記第３の半導体層の他方が、前記第１導電型の基板上
に形成され、前記第１の半導体層が、前記第３の半導体
層の他方の表面から前記第２導電型の半導体基板に達す
るように形成されたトレンチの内面に形成され、前記第
２の半導体層が、前記第１の半導体層を覆うように、前
記トレンチの内面に形成され、前記ゲート電極が、前記
ゲート絶縁膜を介して前記トレンチの内部を埋めるよう
に形成することができる。
【００４０】前記第１および前記第２の半導体層は、前
記第１導電型の基板の前記トレンチに露出する面上にの
みに形成されるようにしてもよい。
【００４１】前記第１の半導体層の伝導帯の底から真空
準位までのエネルギー差が、前記第２導電型の半導体基
板のそれに等しいかそれよりも小さいように形成するこ
とが望ましい。
【００４２】前記基板は、所定濃度のドープ層であり、
前記第１の半導体層がアンドープ層であることが望まし
い。
【００４３】前記基板、前記第１、前記第２の半導体層
の材料の組み合わせは、次の組み合わせのグループ：
（４Ｈ−ＳｉＣ，Ｓｉ，４Ｈ−ＳｉＣ）；（６Ｈ−Ｓｉ
Ｃ、Ｓｉ、６Ｈ−ＳｉＣ）；（４Ｈ−ＳｉＣ、Ｓｉ，Ｇ
ａＮ）；（４Ｈ−ＳｉＣ、Ｓｉ、Diamond）；（６Ｈ−
ＳｉＣ、Ｓｉ、ＧａＮ）；（６Ｈ−ＳｉＣ、Ｓｉ，Diam
ond）；（３Ｃ−ＳｉＣ、Ｓｉ，ＧａＮ）；（３Ｃ−Ｓ
ｉＣ、Ｓｉ，Diamond）；（３Ｃ−ＳｉＣ、Ｓｉ，３Ｃ
−ＳｉＣ）から選ばれた１つであることが望ましい。
【００４４】本発明では、基板上に直接ゲート絶縁膜を
設けるのではなく、基板上に第１の半導体層および第２
の半導体層を介してゲート絶縁膜を設け、かつゲート電
極により規定されるチャネル領域近傍において、第２の
半導体層の伝導帯の底から真空準位までのエネルギー差
が前記第１の半導体層のそれよりも小さくなっている。
【００４５】このため、ゲート電極にしきい値電圧以上
の電圧を印加すると、ゲート絶縁膜と第２の半導体層と
の界面付近ではなく、キャリア移動度の高い第１の半導
体層の第２の半導体層との界面付近に第２導電型のチャ
ネルが形成される。
【００４６】したがって、基板の構成材料として、Ｓｉ
Ｃのように表面に大きなラフネスや多数の未結合手が発
生するようなものを用いても、キャリア移動度の低下を
防止できる。
【００４７】請求項４の半導体装置を、請求項１のそれ
と比べると、請求項４の半導体装置では、キャリアは基
板、第２の半導体層よりも移動度の高くなる第１の半導
体層（例えばＳｉ）に流れる。したがって、請求項４の
半導体装置によれば、請求項１の半導体装置の効果をよ
り高めた半導体装置を実現できるようになる。
【００４８】また、本発明の第１の態様の半導体装置
（請求項５）は、表面に凸型台座を有する第１導電型の
基板と、前記基板の前記台座上に形成され、それ自体に
おけるキャリアの移動度が前記基板内のそれよりも高い
第２導電型の第１の半導体層と、前記第１の半導体層上
に形成された第１導電型の第２の半導体層と、前記基板
上の前記台座と、前記第１の半導体層と、前記第２の半
導体層との側面に、ゲート絶縁膜を介して形成されたゲ
ート電極とを具備することを特徴とする。
【００４９】前記基板が炭化珪素より成り、前記第１お
よび前記第２の半導体層がシリコンより成ることが好ま
しい。
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。まず、本発明の第１の態様の実
施形態を説明する。
【００６２】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＭＯＳトランジスタの素子構造を示す
断面図である。図１において、参照番号１は６Ｈ−Ｓｉ
Ｃからなる第１のｐ型ＳｉＣ層を示しており、この第１
のｐ型ＳｉＣ層１上には４Ｈ−ＳｉＣからなる第２のｐ
型ＳｉＣ層２が形成されている。この第２のｐ型ＳｉＣ
層２上にはゲート絶縁膜３を介してゲート電極４が配設
されている。
【００６３】また、第１、第２のｐ型ＳｉＣ層１，２に
は、１対の高不純物濃度のｎ型ソース・ドレイン層５，
６が、ゲート電極４に対して自己整合的に形成されてい
る。ｎ型ソース・ドレイン層５，６にはそれぞれ低抵抗
でコンタクトするソース・ドレイン電極７，８が設けら
れている。
【００６４】本実施形態では、ｐ型ＳｉＣ層１上に直接
ゲート絶縁膜３が設けられるのではなく、ｐ型ＳｉＣ層
１上にｐ型ＳｉＣ層２を介してゲート絶縁膜３が設けら
れている。すなわち、ゲート電極４により規定されるチ
ャネル領域において、ｐ型ＳｉＣ層１上に、それよりも
伝導帯の底から真空準位までのエネルギー差が小さいｐ
型ＳｉＣ層２を介して、ゲート絶縁膜３が設けられてい
る。
【００６５】このため、ゲート電極４にしきい値電圧以
上の電圧を印加すると、ゲート絶縁膜３とｐ型ＳｉＣ層
２との界面（ＭＯＳ界面）付近ではなく、図２（ｂ）の
エネルギーバンド図に示すように、ｐ型ＳｉＣ層１のｐ
型ＳｉＣ層２との界面付近にｎチャネル９が形成され
る。これにより、ＭＯＳ界面に多数の未結合手が発生す
るＳｉＣを構成材料として用いても、キャリア移動度の
低下を十分に防止できる。
【００６６】なお、図２（ａ），（ｂ）は、４Ｈ−Ｓｉ
Ｃと６Ｈ−ＳｉＣの接合形成前後におけるエネルギーバ
ンド図をそれぞれ示したものである。
【００６７】したがって、本実施形態によれば、ＳｉＣ
層上に直接ゲート絶縁膜を設けた従来構造のＭＯＳトラ
ンジスタに比べて、未結合手に起因するキャリア移動度
の低下が十分に抑制された高チャネル移動度のＭＯＳト
ランジスタを実現することができる。
【００６８】本実施形態は、図３のように変形して実施
することができる。すなわち、この変形例では、ｐ型Ｓ
ｉＣ層２がゲート電極４の下のみに形成されている。こ
のようにしても、上述の効果を得ることができる。
【００６９】本実施形態では、６Ｈ−ＳｉＣからなる第
１のｐ型ＳｉＣ層１と、４Ｈ−ＳｉＣからなる第２のｐ
型ＳｉＣ層２の組み合わせを示したが、本発明はこれに
限られるものではなく、表１に示す組み合わせが可能で
ある。
【００７０】また、第１の半導体層の伝導帯の底から真
空準位までのエネルギー差をχ1 、第２の半導体層の伝
導帯の底から真空準位までのエネルギー差をχ2 とした
とき、それらのエネルギー差の差ΔＥ（＝χ2 −χ1 ）
が大きければ大きいほど、キャリア移動度が高くなる。
このエネルギー差の差も表１に併せて記す。
【００７１】
【表１】
【００７２】また、本実施形態によれば、材料としてＳ
ｉＣを用いていることから、通常の材料としてＳｉを用
いた場合よりも、高耐圧でもベース厚の薄いＭＯＳトラ
ンジスタを実現できるようになる。特に、この構造を縦
型ＭＯＳトランジスタに適用すると顕著な効果が得られ
る（以下の実施形態においても同様）。
【００７３】（第２の実施形態）図４は、本発明の第２
の実施形態に係るＭＯＳトランジスタの素子構造を示す
断面図である。図４において、参照番号１１は３Ｃ−Ｓ
ｉＣからなる第１のｐ型ＳｉＣ層を示しており、この第
１のｐ型ＳｉＣ層１１上にはｐ型Ｓｉ層１２、３Ｃ−Ｓ
ｉＣからなる第２のｐ型ＳｉＣ層１３が順次形成されて
いる。この第２のｐ型ＳｉＣ層１３上にはゲート絶縁膜
１４を介してゲート電極１５が配設されている。
【００７４】また、第１のｐ型ＳｉＣ層１１、ｐ型Ｓｉ
層１２、第２のｐ型ＳｉＣ層１３には、１対の高不純物
濃度のｎ型ソース・ドレイン層１６，１７が、ベース電
極１５に自己整合的に形成されている。ｎ型ソース・ド
レイン層１６，１７にはそれぞれ低抵抗でコンタクトす
るソース・ドレイン電極１８，１９が設けられている。
【００７５】本実施形態では、ｐ型ＳｉＣ層１１上に直
接ゲート絶縁膜１４が設けられるのではなく、ｐ型Ｓｉ
Ｃ層１１上にｐ型Ｓｉ層１２、ｐ型ＳｉＣ層１３を介し
てゲート絶縁膜１４が設けられている。
【００７６】すなわち、本実施形態では、ゲート電極１
５により規定されるチャネル領域において、ｐ型ＳｉＣ
層１１上にそれよりもキャリアの移動度が高いｐ型Ｓｉ
層１２が設けられ、このｐ型Ｓｉ層１２上に、それより
も伝導帯の底から真空準位までのエネルギー差が小さい
ｐ型ＳｉＣ層１３を介して、ゲート絶縁膜１４が設けら
れている。
【００７７】このため、ゲート電極１５にしきい値電圧
以上の電圧を印加すると、ゲート絶縁膜１４とｐ型Ｓｉ
Ｃ層１３との界面（ＭＯＳ界面）付近ではなく、ｐ型Ｓ
ｉ層１２のｐ型ＳｉＣ層１３との界面付近にｎチャネル
２０が形成される。これにより、表面に大きなラフネス
や多数の未結合手が発生するＳｉＣを構成材料として用
いても、キャリア移動度の低下を十分に防止できる。
【００７８】したがって、本実施形態によれば、ＳｉＣ
層上に直接ゲート絶縁膜を設けた従来構造のＭＯＳトラ
ンジスタに比べて、表面ラフネスおよび未結合手に起因
するキャリア移動度の低下が十分に抑制された高チャネ
ル移動度のＭＯＳトランジスタを実現することができ
る。
【００７９】さらに、本実施形態の場合、ｐ型ＳｉＣ層
１３よりもキャリア移動度の高いｐ型Ｓｉ層１２内にｎ
チャネルが形成されるので、ｐ型ＳｉＣ層内にｎチャネ
ルが形成される第１の実施形態に比べて、キャリア移動
度はより高くなる。
【００８０】本実施形態では、３Ｃ−ＳｉＣからなる第
１のｐ型ＳｉＣ層１１、ｐ型Ｓｉ層１２、３Ｃ−ＳｉＣ
からなる第２のｐ型ＳｉＣ層１３の組み合わせを示した
が、本発明はこれに限られるものではなく、表２に示す
組み合わせが可能である。
【００８１】また、第２の半導体層の伝導帯の底から真
空準位までのエネルギー差をχ2 、第３の半導体層の伝
導帯の底から真空準位までのエネルギー差をχ3 とした
とき、それらのエネルギー差の差ΔＥ（＝χ3 −χ2 ）
が大きければ大きいほど、キャリア移動度が高くなる。
このエネルギー差の差も表２に併せて記す。
【００８２】
【表２】
【００８３】なお、本実施形態は、図５のように変形し
て実施することができる。すなわち、変形例において
は、層１６、１７の代わりに、ｎ型ソース、ドレイン埋
め込み層９１、９２が形成されている。このように構成
しても、上述の効果を得ることができる。この場合の層
１１、１２、１３の材料の組み合わせは、表３に示す１
０通りが可能である。
【００８４】
【表３】
【００８５】（第３の実施形態）図６は、本発明の第３
の実施形態に係るＭＯＳトランジスタの素子構造を示す
断面図である。第１の実施形態のｎチャネルＭＯＳトラ
ンジスタは、第１のｐ型ＳｉＣ層１、第２のｐ型ＳｉＣ
層２から形成したものであるが、本実施形態のｎチャネ
ルＭＯＳトランジスタは、第１のｎ型半導体層２１、第
２のｎ型半導体層２２から２重拡散により形成したもの
である。
【００８６】第１のｎ型半導体層２１上にはそれよりも
伝導帯の底から真空準位までのエネルギー差が小さい第
２のｎ型半導体層２２を介してゲート絶縁膜２３が設け
られている。この場合、第１のｎ型半導体層２１の材料
としては例えば６Ｈ−ＳｉＣ、第２のｎ型ＳｉＣ層２２
の材料としては例えば４Ｈ−ＳｉＣがあげられる。
【００８７】このゲート絶縁膜２３上にはゲート電極２
４が形成され、そして、図７に示すように、ゲート電極
２４およびレジストＲＳをマスクに用いたｐ型不純物イ
オンの注入およびその後のアニールにより、ｎ型半導体
層２１，２２にはｐ型拡散層２５が形成されている。
【００８８】ｐ型拡散層２５の表面には、ゲート電極２
４をマスクに用いたｎ型不純物のイオン注入およびその
後のアニールにより、高不純物濃度のｎ型ソース拡散層
２６がゲート電極２４に自己整合的に形成されている。
このとき、ゲート電極２４の左側の領域にも高不純物濃
度のｎ型ドレイン拡散層２７が同時に自己整合的に形成
される。これらのｎ型ソース・ドレイン拡散層２６，２
７にはそれぞれ低抵抗でコンタクトするソース・ドレイ
ン電極２８，２９が形成されている。
【００８９】本実施形態によれば、ｎ型ＳｉＣ層２２が
ｎ型半導体層２１上よりも伝導帯の底から真空準位まで
のエネルギー差が小さいので、ゲート絶縁膜２３とｐ型
拡散層２５との界面付近ではなく、ｎ型ＳｉＣ層２１の
ｎ型ＳｉＣ層２２との界面付近のｐ型拡散層２５にｎチ
ャネル３０が形成される。これにより、本実施形態によ
れば、ＭＯＳ界面に多数の未結合手が発生するＳｉＣを
用いても、キャリア移動度の低下を十分に防止できる。
【００９０】したがって、本実施形態によれば、ＳｉＣ
層上に直接ゲート絶縁膜を設けた従来構造のＭＯＳトラ
ンジスタに比べて、未結合手に起因するキャリア移動度
の低下を十分に抑制できるので、高チャネル移動度のＭ
ＯＳトランジスタを実現することができる。
【００９１】ここで、第２のｎ型半導体層２２として、
第１のｎ型半導体層２１よりもｐ型不純物に対する拡散
係数の大きな材料を用いた場合について説明する。
【００９２】このように拡散係数の大きな材料を用いれ
ば、イオン注入箇所の第２のｎ型半導体層２２を介して
第１のｎ型半導体層２１内に縦方向拡散するｐ型不純物
の他に、第２のｎ型半導体層２２内に導入されたｐ型不
純物が横方向拡散し、イオン注入箇所から横方向に離れ
た箇所からも第１のｎ型半導体層２１内に縦方向拡散す
るｐ型不純物もある。
【００９３】したがって、第１のｎ型半導体層２１の拡
散係数が小さくても、ｐ型拡散層２５を容易に形成でき
るようになる。これにより、２重拡散構造を容易に形成
できるようになる。このような目的のためには第２のｎ
型半導体層はごく薄い層で十分であり、その後不要な場
合にも酸化して酸化膜としてエッチング除去することが
できる。
【００９４】また、本実施形態によれば、材料としてＳ
ｉＣを用いていることから、通常の材料としてＳｉを用
いた場合よりも、高耐圧で薄いＭＯＳトランジスタを実
現できるようになる。
【００９５】また、本実施形態の素子構造を縦型半導体
素子の表面ゲート構造として用いる場合には、チャネル
抵抗とドリフト抵抗のどちらがオン抵抗の大きな部分を
占めるかによって、第１のｎ型半導体層２１の材料が選
択される。
【００９６】すなわち、チャネル抵抗が大半を占めるよ
うであれば、横方向の電子移動度が高い例えば６Ｈ−Ｓ
ｉＣを使用することによりチャネル抵抗が低減され、逆
にドリフト抵抗が大半を占めるようであれば、縦方向の
電子移動度が高い４Ｈ−ＳｉＣを使用することによりド
リフト抵抗が低減される。
【００９７】このように使用する材料を適切に選択して
ドリフト抵抗を下げることにより、オン抵抗を効果に低
くすることができる。なお、一般には、低耐圧素子では
チャネル抵抗が大半を占め、高耐圧素子ではドリフト抵
抗が大半を占めている。
【００９８】（第４の実施形態）図８は、本発明の第４
の実施形態に係るＭＯＳトランジスタの素子構造を示す
断面図である。第２の実施形態のｎチャネルＭＯＳトラ
ンジスタは、第１のｐ型ＳｉＣ層１１、ｐ型Ｓｉ層１
２、第２のｐ型ＳｉＣ層１３から形成したものである
が、本実施形態のｎチャネルＭＯＳトランジスタは、第
１のｎ型ＳｉＣ層３１、第２のｎ型ＳｉＣ層３２、第３
のｎ型ＳｉＣ層３３から２重拡散により形成したもので
ある。
【００９９】例えば、第１のｎ型４Ｈ−ＳｉＣ層３１上
にはそれよりも主電流の流れる横方向の電子移動度の高
い第２のｎ型６Ｈ−ＳｉＣ層３２が設けられ、この第２
のｎ型６Ｈ−ＳｉＣ層３２上にはそれよりも伝導帯の底
から真空準位までのエネルギー差が小さい第３のｎ型４
Ｈ−ＳｉＣ層３３を介してゲート絶縁膜３４が設けられ
ている。
【０１００】このゲート絶縁膜３４上にはゲート電極３
５が形成され、そして、第３の実施形態と同様に、ゲー
ト電極３５およびレジスト（不図示）をマスクに用いた
ｐ型不純物イオンの注入およびその後のアニールによ
り、ｎ型ＳｉＣ層３１，３２，３３にはｐ型拡散層３６
が形成されている。
【０１０１】ｐ型拡散層３６の表面には、ゲート電極３
５をマスクに用いたｎ型不純物のイオン注入およびその
後のアニールにより、高不純物濃度のｎ型ソース拡散層
３７がゲート電極３５に自己整合的に形成されている。
このとき、ゲート電極３５の左側の領域にも高不純物濃
度のｎ型ドレイン拡散層３８が同時に自己整合的に形成
される。これらのｎ型ソース・ドレイン拡散層３７，３
８にはそれぞれ低抵抗でコンタクトするソース・ドレイ
ン電極３９，４０が形成されている。
【０１０２】本実施例では、ゲート電極３５により規定
されるチャネル領域において、ｎ型４Ｈ−ＳｉＣ層３１
上にそれよりも主電流の流れる横方向のキャリア移動度
が高いｎ型６Ｈ−ＳｉＣ層３２を設け、このｎ型６Ｈ−
ＳｉＣ層３２上にそれよりも伝導帯の底から真空準位ま
でのエネルギー差が小さいｎ型４Ｈ−ＳｉＣ層３３を介
してゲート絶縁膜３４を設けている。
【０１０３】このため、ゲート電極３５にしきい値電圧
以上の電圧を印加すると、ゲート絶縁膜３４とｐ型拡散
層３６との界面（ＭＯＳ界面）付近ではなく、ｎ型６Ｈ
−ＳｉＣ層３２のｎ型４Ｈ−ＳｉＣ層３３との界面付近
のｐ型拡散層３６にｎチャネル４１が形成される。これ
により、表面に大きなラフネスや多数の未結合手が発生
するＳｉＣを用いても、キャリア移動度の低下を防止で
きる。
【０１０４】したがって、本実施形態によれば、ＳｉＣ
層上に直接ゲート絶縁膜を設けた従来構造のＭＯＳトラ
ンジスタに比べて、表面ラフネスおよび未結合手に起因
するキャリア移動度の低下が十分に抑制された高チャネ
ル移動度のＭＯＳトランジスタを実現することができ
る。
【０１０５】さらに、本実施形態の場合、４Ｈ−ＳｉＣ
層３３よりも主電流の流れる横方向のキャリア移動度の
高い６Ｈ−ＳｉＣ層３２内にｎチャネルが形成されるの
で、４Ｈ−ＳｉＣ層内にｎチャネルが形成される第３の
実施形態に比べて、キャリア移動度はより高くなる。
【０１０６】ここで、第２のｎ型半導体層３２として、
第１のｎ型半導体層３１よりも、ｐ型不純物に対する拡
散係数が大きな材料を用いた場合について説明する。
【０１０７】このような第２のｎ型半導体層３２を用い
れば、イオン注入箇所から第２のｎ型半導体層３２を介
して第１のｎ型半導体層３１内に縦方向拡散するｐ型不
純物の他に、第２のｎ型半導体層３２内に導入されたｐ
型不純物が横方向拡散し、イオン注入箇所から横方向に
離れた箇所からも第１のｎ型半導体層３１内に縦方向拡
散するｐ型不純物もある。
【０１０８】したがって、第１のｎ型半導体層３１の拡
散係数が小さくても、ｐ型拡散層３６を容易に形成でき
るようになる。これにより、２重拡散構造を容易に形成
できるようになる。
【０１０９】また、本実施形態の素子構造を縦型半導体
素子の表面ゲート構造として用いる場合には、第１のｎ
型半導体層の材料として縦方向（ｃ軸に平行）の電子移
動度の高い４Ｈ−ＳｉＣを、第２のｎ型半導体層の材料
として横方向（ｃ軸に垂直）の電子移動度の高い６Ｈ−
ＳｉＣを、そして第３のｎ型半導体層の材料として４Ｈ
−ＳｉＣを用いれば、格子定数のマッチングもよく信頼
性の高い素子を実現することができる。
【０１１０】縦型半導体素子の表面ゲート構造として用
いる場合には、材料としてＳｉＣを用いていることか
ら、材料としてＳｉを用いた場合よりも、高耐圧でベー
ス厚の薄いＭＯＳトランジスタを実現できるようにな
る。
【０１１１】（第５の実施形態）図９は、本発明の第５
の実施形態に係るＭＯＳトランジスタの素子構造を示す
断面図である。図９において、参照番号５１は高抵抗の
ｎ型ＳｉＣ層を示しており、このｎ型ＳｉＣ層５１の表
面にはｐ型ＳｉＣ層５２が形成されている。このｐ型Ｓ
ｉＣ層５２からｎ型ＳｉＣ層５１にかけてトレンチ溝が
形成されており、このトレンチ溝の底面および側壁に
は、ｎ型ＳｉＣ層５１およびｐ型ＳｉＣ層５２よりもキ
ャリア移動度の高い半導体層であるｐ型Ｓｉ層５３が形
成されている。このｐ型Ｓｉ層５３の厚さは、素子のオ
ン状態時に形成される反転層の厚さと同程度とされる。
【０１１２】このようなｐ型Ｓｉ層５３が形成されたト
レンチ溝内には、ゲート絶縁膜５４を介してゲート電極
５５が埋め込まれている。また、トレンチ溝周囲のｐ型
ＳｉＣ層５２の表面には高不純物濃度のｎ型ソース層５
６が形成されている。
【０１１３】一方、ｎ型ＳｉＣ層５１の裏面には高不純
物濃度のｎ型ドレイン層５７が形成されている。このｎ
型ドレイン層５７が形成された側の素子表面にはドレイ
ン電極５８が形成され、ｎ型ソース層５６が形成された
側の素子表面にはソース電極５９が形成されている。
【０１１４】本実施形態では、ゲート電極５５により規
定されるチャネル領域において、ｎ型ＳｉＣ層５１およ
びｐ型ＳｉＣ層５２上（トレンチ溝の底部および側壁
上）にこれらよりもキャリア移動度が高く、未結合手の
少ないｐ型Ｓｉ層５３を介してゲート絶縁膜５４が設け
られている。
【０１１５】本実施形態では、ゲート電極５５にしきい
値電圧以上の電圧を印加すると、ｐ型Ｓｉ層５３にｎチ
ャネル６０が形成される。ここで、ｐ型Ｓｉ層５３は、
ｎ型ＳｉＣ層５１およびｐ型ＳｉＣ層５２よりもキャリ
ア移動度が高く、未結合手も少ないので、キャリア移動
度の低下を十分に防止できる。
【０１１６】したがって、本実施形態によれば、ＳｉＣ
層上に直接ゲート絶縁膜を設けた従来構造のＭＯＳトラ
ンジスタに比べて、表面ラフネスおよび未結合手に起因
するキャリア移動度の低下が十分に抑制された高チャネ
ル移動度のＭＯＳトランジスタを実現することができ
る。
【０１１７】また、本実施形態によれば、材料としてＳ
ｉＣを用いていることから、通常の材料としてＳｉを用
いた場合よりも、高耐圧でベース厚（ｎ型ＳｉＣ層５
１）の薄いＭＯＳトランジスタを実現できるようにな
る。
【０１１８】また、本実施形態によれば、トレンチ溝の
底部のｐ型Ｓｉ層５３により、オフ状態においてゲート
絶縁膜５４にかかる電界強度を緩和することができる。
【０１１９】また、本実施形態は、図１０のように変形
して実施することができる。すなわち、変形例において
は、ｐ型Ｓｉ層５３がｐ型ＳｉＣ層５２中のトレンチ側
壁に形成されている。この場合、層５２よりも層５３の
方が移動度が大きい。このように構成しても、上述の効
果が得られる。
【０１２０】（第６の実施形態）図１１は、本発明の第
６の実施形態に係るＭＯＳトランジスタの素子構造を示
す断面図である。図１１において、参照番号６１は３Ｃ
−ＳｉＣからなる高抵抗のｎ型ＳｉＣ層（ベース）を示
しており、このｎ型ＳｉＣ層６１の表面にはｐ型ＳｉＣ
層６２が形成されている。このｐ型ＳｉＣ層６２からｎ
型ＳｉＣ層６１にかけてトレンチ溝が形成されている。
【０１２１】このトレンチ溝の底面および側壁には、ｎ
型ＳｉＣ層６１およびｐ型ＳｉＣ層６２よりもキャリア
移動度が高いｐ型半導体層であるｐ型Ｓｉ層６３を介し
て、このｐ型Ｓｉ層６３よりも伝導帯の底から真空準位
までのエネルギー差が小さいｐ型半導体層である３Ｃ−
ＳｉＣからなるｐ型ＳｉＣ層６４が形成されている。ｐ
型Ｓｉ層６３の厚さは、素子のオン状態時に形成される
反転層と同程度の厚さとされる。
【０１２２】このようなｐ型Ｓｉ層６３、ｐ型ＳｉＣ層
６４が形成されたトレンチ溝内には、ゲート絶縁膜６５
を介してゲート電極６６が埋め込まれている。また、ト
レンチ溝周囲のｐ型ＳｉＣ層６２の表面には高不純物濃
度のｎ型ソース層６７が形成されている。
【０１２３】一方、ｎ型ＳｉＣ層６１の裏面には高不純
物濃度のｎ型ドレイン層６８が形成されている。このｎ
型ドレイン層６８が形成された側の素子表面にはドレイ
ン電極６９が形成され、ｎ型ソース層６７が形成された
側の素子表面にはソース電極７０が形成されている。
【０１２４】すなわち、本実施形態では、ゲート電極６
６により規定されるチャネル領域において、ｎ型ＳｉＣ
層６１およびｐ型ＳｉＣ層６２上（トレンチ溝の底部お
よび側壁上）にこれらよりもキャリア移動度が高いｐ型
Ｓｉ層６３が設けられ、このｐ型Ｓｉ層６３上にそれよ
りも伝導帯の底から真空準位までのエネルギー差が小さ
いｐ型ＳｉＣ層６４を介してゲート絶縁膜６５が設けら
れている。
【０１２５】このため、ゲート電極６６にしきい値電圧
以上の電圧を印加すると、ゲート絶縁膜６５とｐ型Ｓｉ
Ｃ層６４との界面（ＭＯＳ界面）付近ではなく、ｐ型Ｓ
ｉＣ層６４とｐ型Ｓｉ層６３との界面付近にｎチャネル
７１が形成される。これにより、表面に大きなラフネス
や多数の未結合手が発生するＳｉＣを用いても、キャリ
ア移動度の低下を十分に防止できる。
【０１２６】したがって、本実施形態によれば、ＳｉＣ
層上に直接ゲート絶縁膜を設けた従来構造のＭＯＳトラ
ンジスタに比べて、表面ラフネスおよび未結合手に起因
するキャリア移動度の低下が十分に抑制された高チャネ
ル移動度のＭＯＳトランジスタを実現することができ
る。
【０１２７】また、本実施形態において、トレンチ側壁
に形成される半導体層のうち層６３は、ＳｉＣ層６１よ
りも、伝導帯の底から真空準位までのエネルギー差が小
さい、或いは同程度であることが望ましい。このように
構成すれば、層６３を流れるキャリアが層６１に流出す
ることが可能となるからである。
【０１２８】また、本実施形態によれば、材料としてＳ
ｉＣを用いていることから、材料としてＳｉを用いた場
合よりも、高耐圧でもベース厚の薄いＭＯＳトランジス
タを実現できるようになる。
【０１２９】また、本実施形態によれば、トレンチ溝の
底部のｐ型Ｓｉ層６３により、オフ状態においてゲート
絶縁膜６５にかかる電界強度を緩和することができる。
【０１３０】また、本実施形態は図１２のように変形し
て実施することができる。すなわち、ｐ型Ｓｉ層６３と
ｐ型ＳｉＣ層６４は、ｐ型ＳｉＣ層６２中のトレンチ側
壁のみに形成される。このような構成としても、上述の
効果は得られる。
【０１３１】本実施形態における層６２、６３、６４の
材料の組み合わせは、表４に示す組み合わせが可能であ
る。
【０１３２】
【表４】
【０１３３】（第７の実施形態）図１３は、本発明の第
７の実施形態に係るＭＯＳトランジスタの素子構造を示
す断面図である。図１３において、参照番号８１は高抵
抗のｎ型ＳｉＣ層（ベース）を示しており、このｎ型Ｓ
ｉＣ層８１上にはｐ型Ｓｉ層８２、高不純物濃度のｎ型
ソース層８３が順次形成されている。ｎ型ソース層８
３、ｐ型Ｓｉ層８２およびその下のｎ型ＳｉＣ層８１の
上部は島状に加工されている。
【０１３４】上記島状部分の周囲にはゲート絶縁膜８４
を介してゲート電極８５が設けられている。一方、ｎ型
ＳｉＣ層８１の裏面にはＳｉＣからなる高不純物濃度の
ｎ型ドレイン層８６が形成されている。そして、ｎ型ソ
ース層８３、ｎ型ドレイン層８６にはそれぞれソース電
極８７、ドレイン電極８８が設けられている。
【０１３５】本実施形態によれば、チャネル領域がｐ型
Ｓｉ層８２で形成されているので、従来構造とは異な
り、つまり、チャネル領域がｐ型ＳｉＣ層で形成されて
いるものとは異なり、ＭＯＳ界面におけるラフネス散乱
や多数の未結合手に起因するキャリア移動度の低下を防
止できる。
【０１３６】また、ＳｉＣとして３Ｃ−ＳｉＣを用いれ
ば、ｎ型ＳｉＣ層８１とｐ型Ｓｉ層８２との間の格子整
合、ｐ型Ｓｉ層８２とｎ型ソース層８３との間の格子整
合を容易にとることができる。また、３Ｃ−ＳｉＣの代
わりに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣを用いても同
様の効果が得られる。
【０１３７】なお、ここでは、ＭＯＳトランジスタの場
合について説明したが、ｎ型ドレイン層８６をｐ型ドレ
イン層に変えたＩＧＢＴについても同様な効果が得られ
る。
【０１３８】図１４は、本実施例のＭＯＳトランジスタ
のソース側部分の製造方法を、工程順に示す断面図であ
る。ドレイン側部分の製造方法は従来方法と同じであ
る。
【０１３９】まず、図１４（ａ）に示すように、ｎ型Ｓ
ｉＣ層８１上にｐ型Ｓｉ層８２、ｎ型ソース層８３を順
次形成した後、このｎ型ソース層８３上にレジストパタ
ーン８９を形成する。
【０１４０】次に図１４（ｂ）に示すように、レジスト
パターン８９をマスクにし、ＲＩＥ等の異方性エッチン
グにより、ｎ型ソース層８３、ｐ型Ｓｉ層８２、ｎ型Ｓ
ｉＣ層８１を島状に加工する。
【０１４１】次に図１４（ｃ）に示すように、全面にゲ
ート絶縁膜となるＳｉ膜９０を形成する。次に図１４
（ｄ）に示すように、Ｓｉ膜９０を酸化してゲート絶縁
膜８４を形成する。次に図１４（ｅ）に示すように、素
子表面の凸部を埋め込む厚さでもって、全面にゲート電
極８５を形成する。最後に、図１４（ｆ）に示すよう
に、余分なゲート電極８５およびゲート絶縁膜８５を除
去する。
【０１４２】なお、本実施形態では、図１４（ｃ）の工
程において、Ｓｉ膜９０を酸化してゲート絶縁膜８４を
形成したが、直接ゲート絶縁膜８４としての絶縁膜を形
成しても良い。このような絶縁膜としては、例えば、Ａ
ｌＮ膜があげられる。
【０１４３】（第８の実施形態）図１５は、本発明の第
８の実施形態に係るＭＯＳトランジスタの素子構造を示
す断面図である。本実施形態は、第１の実施形態をトレ
ンチ構造にしたものである。図１５において、参照番号
１１０は高抵抗のｎ型ＳｉＣ層を示しており、このｎ型
ＳｉＣ層１１０の表面には６Ｈ−ＳｉＣから成るｐ型Ｓ
ｉＣ層１０１が形成されている（図１の参照番号１に相
当）。このｐ型ＳｉＣ層１０１からｎ型ＳｉＣ層１１０
にかけてトレンチ溝が形成されており、このトレンチ溝
の底面および側壁には、４Ｈ−ＳｉＣ層から成るｐ型Ｓ
ｉ層１０２が形成されている（図１の２に相当）。
【０１４４】このようなｐ型Ｓｉ層１０２が形成された
トレンチ溝内には、ゲート絶縁膜１０３を介してゲート
電極１０４が埋め込まれている。また、トレンチ溝周囲
のｐ型ＳｉＣ層１０１の表面には高不純物濃度のｎ型ソ
ース層１０５が形成されている（図１の５に相当）。
【０１４５】一方、ｎ型ＳｉＣ層１１０の裏面には高不
純物濃度のｎ型ドレイン層１０６が形成されている（図
１の６に相当）。このｎ型ドレイン層１０６が形成され
た側の素子表面にはドレイン電極１０８が形成され、ｎ
型ソース層１０５が形成された側の素子表面にはソース
電極１０７が形成されている。
【０１４６】本実施形態では、ゲート絶縁膜１０３とｐ
型ＳｉＣ層１０１は、ｐ型Ｓｉ層１０２を介して接して
いる。すなわちチャネル形成領域において、ｐ型ＳｉＣ
層１０１上にそれよりも伝導帯の底から真空準位までの
エネルギー差の小さいｐ型Ｓｉ層１０２を介してゲート
絶縁膜が設けられている。
【０１４７】このため、ゲート電極１０４に閾値電圧以
上の電圧を印加すると、ゲート絶縁膜１０３とｐ型Ｓｉ
層１０２との界面付近ではなく、ｐ型ＳｉＣ層１０１の
ｐ型Ｓｉ層１０２との界面付近にｎチャネル１０９が形
成される。これにより第１の実施形態と同様な効果を得
ることができる。
【０１４８】また、本実施形態は、図１６のように変形
して実施することができる。すなわち、変形例において
は、ｐ型Ｓｉ層１０２がｐ型ＳｉＣ層１０１中のトレン
チ側壁にのみ形成されている。このように構成しても、
第１の実施形態と同様な効果が得られる。
【０１４９】ｐ型ＳｉＣ層１０１とｐ型Ｓｉ層１０２の
材料の組み合わせは、表１と同様な組み合わせが可能で
ある。表１で層１、層２をそれぞれ層１０１、１０２と
読み替えればよい。
【０１５０】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では主としてＭＯ
Ｓトランジスタの場合について説明したが、本発明はＩ
ＧＢＴ（ＩＥＧＴ）等の他の絶縁ゲート型半導体装置に
も適用できる。
【０１５１】次に、本発明の第２の態様の実施形態を説
明する。 （第９の実施形態）図１７は、本発明の第９の実施形態
に係わる半導体装置の素子構造を示す斜視断面図であ
る。本実施形態の半導体装置では、低指数方向軸に対し
て所定方向にオフ角度θだけ傾けて研磨したオフ基板
（不図示）上にエピタキシャル成長した単結晶半導体層
表面に、主電流の方向が所定方向にほぼ垂直な方向とな
るように横型プレーナＭＯＳＦＥＴが形成されている。
【０１５２】エピタキシャル層表面には、オフ角度θに
起因したテラス２０１と段差２０２が形成されている。
テラス２０１の面は低指数面と一致している。エピタキ
シャル層表面に形成されたｐ型のウェル層２１０の内部
に、ソース層２０７、ドレイン層２０８となる高濃度ｎ
型層が形成され、ソース層２０７とドレイン層２０８に
挟まれたウェル層２１０表面には、ゲート絶縁膜２０９
を介してゲート電極２０５が形成されている。このゲー
ト電極２０５の下にチャネルが形成される。これらソー
ス層２０７、ドレイン層２０８、ウェル層２１０によっ
て素子領域が形成される。
【０１５３】ソース層２０７にはソース電極２０４が、
ドレイン層２０８にはドレイン電極２０６がそれぞれ低
抵抗接触している。ゲート電極２０５は所定方向にほぼ
平行に形成されており、その結果として主電流の流れる
方向、すなわち制御される電流の流れる流れる方向であ
るチャネル長方向は、所定方向にほぼ垂直に設定されて
いる。
【０１５４】本実施形態によれば、段差２０２にほぼ平
行に主電流の流れる方向が形成されているので、キャリ
アが段差で散乱される確率が減少して、ラフネス散乱に
よるチャネル移動度の低下を小さく抑えることができ
る。特に、ＳｉＣの場合には、ステップ制御エピタキシ
ーのために、オフ角度を４度程度に設定する必要がある
ことと、六方晶系の特徴的な周期構造のために段差が大
きくなることによって、段差の出現頻度が高く、しかも
散乱の度合いが大きくなるので、本実施形態によって移
動度は著しく改善される。従って、本実施形態によれ
ば、安定してオン抵抗の小さな素子を得ることが可能に
なる。
【０１５５】（第１０の実施形態）図１８は、本発明の
第１０の実施形態に係る半導体装置の素子構造を示す斜
視断面図である。なお、図１７と同一または相似の部分
には同じ符号を付してあるため詳細な説明は省略し、以
下同様とする。
【０１５６】本実施形態が第９の実施形態と異なる点
は、オフ角度θのオフ基板（不図示）上に成長したエピ
タキシャル層表面に、主電流の流れる領域に段差２０２
が存在しないように、横型プレーナＭＯＳＦＥＴを形成
している点である。すなわち、横型ＭＯＳＦＥＴの主電
流は、段差２０２を跨がないように１つのテラス２０１
内のみを流れる。ゲート電極２０５は所定方向にほぼ垂
直に形成されており、その結果として主電流の流れる方
向であるチャネル長方向には、所定方向にほぼ平行に設
定されている。
【０１５７】本実施形態によれば、主電流の流れる領域
に段差２０２が存在しないので、キャリアが段差で散乱
されることがなく、ラフネス散乱によるチャネル移動度
の低下を皆無にすることができる。この実施形態では、
段差２０２に平行にゲート電極２０５を形成したため、
比較的容易にチャネル幅の長いＭＯＳＦＥＴを形成する
ことが可能である。
【０１５８】この場合、制御される電流であるチャネル
が段差２０２を跨がなければよく、ソース層２０７また
はドレイン層２０８は段差を跨いでもかまわない。ま
た、ゲート電極２０５は必ずしも段差２０２に平行に形
成する必要はなく、チャネルが段差２０２を跨がないよ
うに形成されていれば、同様な効果を得ることができ
る。
【０１５９】従って、本実施例によっても、安定してオ
ン抵抗の小さな素子を得ることができる。
【０１６０】（第１１の実施形態）図１９は、本発明の
第１１の実施形態に係る半導体装置の素子構造を示す斜
視断面図である。本実施形態の半導体装置では、ドレイ
ン層２０８となるオフ角度θの高濃度ｎ型オフ基板上に
ベース層２１１となる低濃度ｎ型単結晶半導体層がエピ
タキシャル成長されている。このエピタキシャル層２１
１表面に、ｐ型のウェル層２１０が形成され、所定方向
とほぼ平行となるようにウェル層２１０より深くストラ
イプ状のトレンチ溝が形成される。この溝の側壁にゲー
ト絶縁膜２０９を介してゲート電極２０５が形成されて
いる。
【０１６１】溝上部と接する部分にはソース層２０７と
なる高濃度ｎ型層が形成され、ソース層２０７とウェル
層２１０には共通のソース電極２０４が低抵抗接触し、
ドレイン層２０８にはドレイン電極２０６が低抵抗接触
している。ベース層２１１とソース層２０７とに挟まれ
たウェル層２１０の溝側壁部分にチャネルが形成され
る。すなわち、本実施形態で形成される素子は、縦型ト
レンチＭＯＳＦＥＴである。
【０１６２】本実施形態によれば、主電流の流れるスト
ライプ状の溝側壁は所定方向とほぼ平行となるように形
成されているので、オフ角度θの大きさに係わらず溝側
壁が原子層オーダーで平坦な低指数面となり、キャリア
が段差で散乱されることがなくなり、ラフネス散乱によ
る移動度の低下が皆無となる。この場合に、溝側壁を界
面準位の小さな面（Ｓｉであれば｛１００｝面、炭化珪
素であれば｛１１ー２０｝面）になるように選べば、ク
ーロン散乱による移動度の減少を最小限に抑えることが
できる。従って、本実施形態によっても、安定してオン
抵抗の小さな素子を得ることができる。
【０１６３】以上本発明の第２の態様の実施形態を説明
したが、本発明は上述した第９ないし第１１の実施形態
に限定されるものではない。上述の実施形態では、横型
プレーナＭＯＳＦＥＴや縦型トレンチＭＯＳＦＥＴの場
合について説明したが、例えば第１１の実施例のドレイ
ン層２０８とドレイン電極２０６との間にｐ型層を有す
る縦型トレンチＩＧＢＴなどの場合についても同様にし
て適用することができる。勿論、横型プレーナＩＧＢＴ
などに適用可能であり、その他本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。
【０１６４】
【発明の効果】以上詳述したように本発明の第１の態様
によれば、第１の半導体層上にそれよりも伝導帯の底か
ら真空準位までのエネルギー差が小さいもしくはキャリ
ア移動度の大きい第２の半導体層が積層された積層半導
体層、または第１の半導体層上にそれよりもキャリア移
動度の大きい第２の半導体層、この第２の半導体層上に
それよりも伝導帯の底から真空準位までのエネルギー差
が小さい第３の半導体層が順次積層された積層半導体膜
上にゲート絶縁膜を介してゲート電極を設けた絶縁ゲー
ト構造を用いることにより、第１の半導体層の構成材料
としてＳｉＣのように表面に大きなラフネスや多数の未
結合手が発生するようなものを用いても、チャネル移動
度の低下を防止できる絶縁ゲート型半導体素子を実現で
きるようになる。
【０１６５】また、本発明の第２の態様によれば、基板
の角度研磨に起因してエピタキシャル層表面に生じる階
段形状の段差に対して略平行に、制御される電流経路が
形成されるので、段差は電流の障壁とならず、オン抵抗
の小さな半導体素子を実現できる。
【０１６６】さらに、基板の角度研磨に起因してエピタ
キシャル層表面に生じる階段形状の段差が、制御される
電流経路の中に入らないように素子領域が形成されるの
で、電流が段差によって散乱されることはなく、オン抵
抗の小さな半導体素子を実現することができる。
【０１６７】さらに、基板を角度研磨する方向と平行と
なるように溝の側壁を形成するので、側壁面が低指数の
結晶面と一致して表面散乱が抑えられ、安定してオン抵
抗の小さな半導体素子を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＯＳトランジ
スタの素子構造を示す断面図
【図２】４Ｈ−ＳｉＣと６Ｈ−ＳｉＣの接合形成前後に
おけるエネルギーバンド図
【図３】第１の実施形態の変形例に係るＭＯＳトランジ
スタの素子構造を示す断面図
【図４】本発明の第２の実施形態に係るＭＯＳトランジ
スタの素子構造を示す断面図
【図５】第２の実施形態の変形例に係るＭＯＳトランジ
スタの素子構造を示す断面図
【図６】本発明の第３の実施形態に係るＭＯＳトランジ
スタの素子構造を示す断面図
【図７】図６のＭＯＳトランジスタのｐ型拡散層の形成
方法を示す工程断面図
【図８】本発明の第４の実施形態に係るＭＯＳトランジ
スタの素子構造を示す断面図
【図９】本発明の第５の実施形態に係るＭＯＳトランジ
スタの素子構造を示す断面図
【図１０】第５の実施形態の変形例に係るＭＯＳトラン
ジスタの素子構造を示す断面図
【図１１】本発明の第６の実施形態に係るＭＯＳトラン
ジスタの素子構造を示す断面図
【図１２】第６の実施形態の変形例に係るＭＯＳトラン
ジスタの素子構造を示す断面図
【図１３】本発明の第７の実施形態に係るＭＯＳトラン
ジスタの素子構造を示す断面図
【図１４】図１３のＭＯＳトランジスタの製造方法を示
す工程断面図
【図１５】本発明の第８の実施形態に係るＭＯＳトラン
ジスタの素子構造を示す断面図
【図１６】第８の実施形態の変形例に係るＭＯＳトラン
ジスタの素子構造を示す断面図
【図１７】本発明の第９の実施形態に係る半導体装置の
素子構造を示す斜視断面図
【図１８】本発明の第１０の実施形態に係る半導体装置
の素子構造を示す斜視断面図
【図１９】本発明の第１１の実施形態に係る半導体装置
の素子構造を示す斜視断面図
【図２０】基板のオフ角度について説明する図
【図２１】基板を角度研磨した際に生ずる階段形状を説
明する図
【図２２】炭化珪素の代表的な六方晶系ポリタイプの結
晶構造を説明する図
【図２３】炭化珪素のステップフローエピタキシーを説
明する図
【図２４】角度研磨した基板表面の移動度の低下の様子
を示す図
【符号の説明】
１…ｐ型ＳｉＣ層（第１の半導体層） ２…ｐ型ＳｉＣ層（第２の半導体層） ３…ゲート絶縁膜 ４…ゲート電極 ５，６…ｎ型ソース・ドレイン層 ７，８…ソース・ドレイン電極 ９…ｎチャネル １１…ｐ型ＳｉＣ層（第１の半導体層） １２…ｐ型Ｓｉ層（第２の半導体層） １３…ｐ型ＳｉＣ層（第３の半導体層） １４…ゲート絶縁膜 １５…ゲート電極 １６，１７…ｎ型ソース・ドレイン層 １８，１９…ソース・ドレイン電極 ２０…ｎチャネル ２１…ｎ型ＳｉＣ層（第１の半導体層） ２２…ｎ型ＳｉＣ層（第２の半導体層） ２３…ゲート絶縁膜 ２４…ゲート電極 ２５…ｐ型拡散層 ２６，２７…ｎ型ソース・ドレイン拡散層 ２８，２９…ソース・ドレイン電極 ３０…ｎチャネル ３１…ｎ型４Ｈ−ＳｉＣ層（第１の半導体層） ３２…ｎ型６Ｈ−ＳｉＣ層（第２の半導体層） ３３…ｎ型４Ｈ−ＳｉＣ層（第３の半導体層） ３４…ゲート絶縁膜 ３５…ゲート電極 ３６…ｐ型拡散層 ３７，３８…ｎ型ソース・ドレイン拡散層 ３９，４０…ソース・ドレイン電極 ４１…ｎチャネル ５１…ｎ型ＳｉＣ層（第１の半導体層） ５２…ｐ型ＳｉＣ層（第１の半導体層） ５３…ｐ型Ｓｉ層（第２の半導体層） ５４…ゲート絶縁膜 ５５…ゲート電極 ５６…ｎ型ソース層 ５７…ｎ型ドレイン層 ５８…ドレイン電極 ５９…ソース電極 ６０…ｎチャネル ６１…ｎ型ＳｉＣ層（第１の半導体層） ６２…ｐ型ＳｉＣ層（第１の半導体層） ６３…ｐ型Ｓｉ層（第２の半導体層） ６４…ｐ型ＳｉＣ層（第３の半導体層） ６５…ゲート絶縁膜 ６６…ゲート電極 ６７…ｎ型ソース層 ６８…ｎ型ドレイン層 ６９…ドレイン電極 ７０…ソース電極 ８１…ｎ型ＳｉＣ層（第２の半導体層） ８２…ｐ型Ｓｉ層（第１の半導体層） ８３…ｎ型ソース層（第２の半導体層） ８４…ゲート絶縁膜 ８５…ゲート電極 ８６…ｎ型ドレイン層 ８７…ソース電極 ８８…ドレイン電極 ８９…レジストパターン ９０…Ｓｉ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ // Ｈ０１Ｌ 21/205 Ｈ０１Ｌ 29/78 ６５８Ｅ (72)発明者 小林 節子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平10−107263（ＪＰ，Ａ) 特開 平６−196686（ＪＰ，Ａ) 特開 平７−131016（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＳｉＣからなる表面領域を有する第１導
    電型の基板と、 前記表面領域上に形成され、それ自体の伝導帯の底から
    真空準位までのエネルギー差が前記表面領域のそれより
    小さい第１導電型の第１の半導体層と、 前記第１の半導体層上にゲート絶縁膜を介して配設され
    たゲート電極と、 前記ゲート電極下にチャネル領域を形成するように、少
    なくとも前記表面領域に接し、前記表面領域内で互いに
    対向するように設けられた１対の第２導電型の第２の半
    導体層と、 を具備することを特徴とする半導体装置。
  2. 【請求項２】 ＳｉＣからなる表面領域を有する第１導
    電型の基板と、前記表面 領域上に形成され、それ自体の伝導帯の底から
    真空準位までのエネルギー差が前記表面領域のそれより
    小さい第１導電型の第１の半導体層と、 前記第１の半導体層上にゲート絶縁膜を介して形成され
    たゲート電極と、 前記ゲート電極の一方側で、前記第１の半導体層の表面
    から前記表面領域にかけて形成された第１導電型の第２
    の半導体層と、 前記ゲート電極の下部を含み、前記第２の半導体層を取
    り囲むように、前記表面領域および前記第１の半導体層
    の中に連続的に形成された第２導電型の第３の半導体層
    と、 を具備することを特徴とする半導体装置。
  3. 【請求項３】 ＳｉＣからなる表面領域を有する第１導
    電型の基板と、 前記表面領域上に形成され、それ自体におけるキャリア
    の移動度が前記表面領域のそれよりも高い第１導電型の
    第１の半導体層と、 前記第１の半導体層上にゲート絶縁膜を介して配設され
    たゲート電極と、 前記ゲート電極下にチャネル領域を形成するように、少
    なくとも前記第１の半導体層に接し、前記表面領域内で
    互いに対向するように設けられた１対の第２導電型の第
    ２の半導体層と、 を具備することを特徴とする半導体装置。
  4. 【請求項４】 ＳｉＣからなる表面領域を有する第１導
    電型の基板と、 前記表面領域上に形成され、それ自体におけるキャリア
    の移動度が前記表面領域内のそれよりも高い第１導電型
    の第１の半導体層と、 前記第１の半導体層上に形成され、それ自体の伝導帯の
    底から真空準位までのエネルギー差が前記第１の半導体
    層のそれよりも小さい第１導電型の第２の半導体層と、 前記第２の半導体層上にゲート絶縁膜を介して配設され
    たゲート電極と、 前記ゲート電極下にチャネル領域を形成するように、少
    なくとも前記第１の半導体層に接し、少なくとも前記第
    １の半導体層内で互いに対向するように設けられた１対
    の第２導電型の第３の半導体層と、 を具備することを特徴とする半導体装置。
  5. 【請求項５】 ＳｉＣからなる表面領域を有し、その中
    に凸型台座を有する第１導電型の基板と、 前記台座上に形成され、それ自体におけるキャリアの移
    動度が前記表面領域内のそれよりも高い第２導電型の第
    １の半導体層と、 前記第１の半導体層上に形成された第１導電型の第２の
    半導体層と、 前記台座と、前記第１の半導体層と、前記第２の半導体
    層との側面に、ゲート絶縁膜を介して形成されたゲート
    電極と、 を具備することを特徴とする半導体装置。
  6. 【請求項６】 第１導電型の半導体材料からなる表面領
    域を有する基板と、 前記表面領域に形成され、それ自体の伝導帯の底から真
    空準位までのエネルギー差が前記表面領域のそれより小
    さい第１導電型の第１の半導体層と、 前記第１の半導体層上にゲート絶縁膜を介して配設され
    たゲート電極と、 前記ゲート電極下にチャネル領域を形成するように、少
    なくとも前記表面領域に接し、前記表面領域内で互いに
    対向するように設けられた１対の第２導電型の第２の半
    導体層と、 を具備し、前記表面領域と前記第１の半導体層は、（４
    Ｈ−ＳｉＣ，ＧａＮ）と（４Ｈ−ＳｉＣ，Ｄｉａｍｏｎ
    ｄ）の組み合わせのいずれかの材料（但し、括弧内の前
    者が表面領域の材料、後者が第１の半導体層の材料）か
    らなることを特徴とする半導体装置。
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