JP3385938B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/8325—Silicon carbide
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、炭化珪素半導体
装置、より詳しくは、絶縁ゲート型電界効果トランジス
タ、とりわけ大電力用の縦型ＭＯＳＦＥＴに関するもの
である。
装置、より詳しくは、絶縁ゲート型電界効果トランジス
タ、とりわけ大電力用の縦型ＭＯＳＦＥＴに関するもの
である。
【０００２】
【従来の技術】シリコンパワースイッチング素子におい
て、低ブレークダウン化については材料であるシリコン
を用いることにより限界に達している。本質的な改善
は、炭化珪素（ＳｉＣ）のようなより高いブレークダウ
ン領域を備えた半導体を使用することよってのみ達成さ
せることができる。炭化珪素の臨界電界は、（所定の耐
圧に対する多量のドーピング層及び薄いドリフト領域層
を許容する）シリコンのそれよりも１桁高く、その結
果、低いオン抵抗となる。換言すれば、炭化珪素素子の
ダイサイズは、同等のオン抵抗のシリコン素子を用いた
場合よりも約１桁以上サイズを小さくできる（Ｍ．Ｂha
tnager and Ｂ．Ｊ．Ｂaliga ，ＩＥＥＥ Ｔransacti
ons on Ｅlectron Ｄevices ４０，６４５（１９９
３）参照）。
て、低ブレークダウン化については材料であるシリコン
を用いることにより限界に達している。本質的な改善
は、炭化珪素（ＳｉＣ）のようなより高いブレークダウ
ン領域を備えた半導体を使用することよってのみ達成さ
せることができる。炭化珪素の臨界電界は、（所定の耐
圧に対する多量のドーピング層及び薄いドリフト領域層
を許容する）シリコンのそれよりも１桁高く、その結
果、低いオン抵抗となる。換言すれば、炭化珪素素子の
ダイサイズは、同等のオン抵抗のシリコン素子を用いた
場合よりも約１桁以上サイズを小さくできる（Ｍ．Ｂha
tnager and Ｂ．Ｊ．Ｂaliga ，ＩＥＥＥ Ｔransacti
ons on Ｅlectron Ｄevices ４０，６４５（１９９
３）参照）。
【０００３】さらに、炭化珪素の自然酸化物はＳｉＯ2
であり、化合物半導体では唯一のものである。熱酸化物
は、従来の方法により容易に炭化珪素の表面上に形成さ
れ、ＳｉＯ2 の界面及びバルク特性は、シリコン上に成
長したＳｉＯ2 のそれに匹敵する（Ｎ．Ｔokura,Ｋ．Ｈ
ara,Ｔ．Ｍiyajima,Ｈ．Ｆuma, and Ｋ．Ｈara,Ｊpn.
Ｊ．Ａppl.Ｐhy．３４，５５６７（１９９５）参照）。
炭化珪素は、電気自動車のための高速／高電圧スイッチ
ング素子、特に、高電力ユニ／バイポーラ素子として用
いた際には非常に優れた材料となる（Ｈingorani and
Ｋ．Ｅ．Ｓtahlkopf, Ｓcientific Ａmerican ２６
９，７８（１９９３）参照）。従って、ＭＯＳ構造を有
するＭＯＳＦＥＴ、ＩＧＢＴ、ＭＯＳ制御サイリスタ又
はＭＯＳ集積回路のような高性能なパワー素子は、炭化
珪素材料を用いて製造される。
であり、化合物半導体では唯一のものである。熱酸化物
は、従来の方法により容易に炭化珪素の表面上に形成さ
れ、ＳｉＯ2 の界面及びバルク特性は、シリコン上に成
長したＳｉＯ2 のそれに匹敵する（Ｎ．Ｔokura,Ｋ．Ｈ
ara,Ｔ．Ｍiyajima,Ｈ．Ｆuma, and Ｋ．Ｈara,Ｊpn.
Ｊ．Ａppl.Ｐhy．３４，５５６７（１９９５）参照）。
炭化珪素は、電気自動車のための高速／高電圧スイッチ
ング素子、特に、高電力ユニ／バイポーラ素子として用
いた際には非常に優れた材料となる（Ｈingorani and
Ｋ．Ｅ．Ｓtahlkopf, Ｓcientific Ａmerican ２６
９，７８（１９９３）参照）。従って、ＭＯＳ構造を有
するＭＯＳＦＥＴ、ＩＧＢＴ、ＭＯＳ制御サイリスタ又
はＭＯＳ集積回路のような高性能なパワー素子は、炭化
珪素材料を用いて製造される。
【０００４】ただし、新材料システムで期待されるよう
に、そのような素子が実現される前に、いくつか問題が
解決されなければならない。一般に、ＭＯＳ構造を有す
るパワーＦＥＴには、トレンチＭＯＳＦＥＴと、トレン
チの無いプレーナ型ＭＯＳＦＥＴの２種類の構造が使用
される。シリコン素子において、トレンチＭＯＳＦＥＴ
構造はプレーナ型ＭＯＳＦＥＴ構造よりも優れているこ
とはすでに理論的及び実験的に証明されている（Ｂ．
Ｊ．Ｂaliga, Ｔ. Ｓyau, and Ｐ．Ｖenkatraman, Ｉ
ＥＥＥ Ｅlectoron Ｄevice Ｌetter １３，４２７
（１９９２）参照）。トレンチＭＯＳＦＥＴ構造は、プ
レーナ型ＭＯＳＦＥＴよりも狭い表面積でも低オン抵抗
化でき高いチャネル密度とすることができる。
に、そのような素子が実現される前に、いくつか問題が
解決されなければならない。一般に、ＭＯＳ構造を有す
るパワーＦＥＴには、トレンチＭＯＳＦＥＴと、トレン
チの無いプレーナ型ＭＯＳＦＥＴの２種類の構造が使用
される。シリコン素子において、トレンチＭＯＳＦＥＴ
構造はプレーナ型ＭＯＳＦＥＴ構造よりも優れているこ
とはすでに理論的及び実験的に証明されている（Ｂ．
Ｊ．Ｂaliga, Ｔ. Ｓyau, and Ｐ．Ｖenkatraman, Ｉ
ＥＥＥ Ｅlectoron Ｄevice Ｌetter １３，４２７
（１９９２）参照）。トレンチＭＯＳＦＥＴ構造は、プ
レーナ型ＭＯＳＦＥＴよりも狭い表面積でも低オン抵抗
化でき高いチャネル密度とすることができる。
【０００５】図３０は、従来の炭化珪素トレンチＭＯＳ
ＦＥＴを示す断面図である。図３０において、ｎ+ 型炭
化珪素半導体基板６０の上に、ｎ- 型炭化珪素エピタキ
シャル層６１とｐ- 型炭化珪素エピタキシャル層６２と
が積層され、ｐ- 型炭化珪素エピタキシャル層６２の表
層部にはｎ+ 型ソース領域６３が形成されている。ま
た、ｐ- 型炭化珪素エピタキシャル層６２を貫通しｎ-
型炭化珪素エピタキシャル層６１に至るトレンチ６４が
形成されている。このトレンチ６４の内部においてゲー
ト絶縁膜６５を介してゲート電極６６が配置され、ゲー
ト電極６６は絶縁膜６７にて覆われている。また、ｐ-
型炭化珪素エピタキシャル層６２およびｎ + 型ソース領
域６３に接するようにソース電極６８が配置されるとと
もに、ｎ+型炭化珪素半導体基板６０の裏面にはドレイ
ン電極６９が配置されている。
ＦＥＴを示す断面図である。図３０において、ｎ+ 型炭
化珪素半導体基板６０の上に、ｎ- 型炭化珪素エピタキ
シャル層６１とｐ- 型炭化珪素エピタキシャル層６２と
が積層され、ｐ- 型炭化珪素エピタキシャル層６２の表
層部にはｎ+ 型ソース領域６３が形成されている。ま
た、ｐ- 型炭化珪素エピタキシャル層６２を貫通しｎ-
型炭化珪素エピタキシャル層６１に至るトレンチ６４が
形成されている。このトレンチ６４の内部においてゲー
ト絶縁膜６５を介してゲート電極６６が配置され、ゲー
ト電極６６は絶縁膜６７にて覆われている。また、ｐ-
型炭化珪素エピタキシャル層６２およびｎ + 型ソース領
域６３に接するようにソース電極６８が配置されるとと
もに、ｎ+型炭化珪素半導体基板６０の裏面にはドレイ
ン電極６９が配置されている。
【０００６】この構造の設計の際に、チャネル形成領域
の不純物濃度は、ｐ型ベース領域（ｐ- 型炭化珪素エピ
タキシャル層６２）と共通であるため、エピタキシャル
層６２にて決定される。パワーＭＯＳＦＥＴの設計にお
いて、ｐ型ベース領域（６２）の不純物濃度及び厚さ
は、耐圧を決定するための主要な設計パラメータである
のに対し、チャネル形成領域の不純物濃度は、ゲート閾
値電圧及びチャネル抵抗を決定するための設計パラメー
タである。一般的にゲート電極６６にはポリシリコンが
用いられ、同ゲート電極６６は、ゲート絶縁層６５（一
般にＳｉＯ2 ）を介在することによりチャネル領域から
分離されている。ゲート電極６６への適切なゲートバイ
アスの供給に基づきターンオン及びターンオフ制御が行
われる。例えば、正のゲートバイアスの供給に応じて導
電反転層がｐ型チャネル領域内に形成されたとき、ｎ型
エンハンスメントＭＯＳＦＥＴではターンオンが生じ
る。この反転層にてｎ+ 型ソース領域６３とｎ型ドレイ
ン領域（６１）とが電気的に接続される。また、垂直な
るトレンチ６４の側壁に沿って配置されたポリシリコン
ゲート電極６６の制御下で、電流はソース電極６８から
ドレイン電極６９へと垂直に流れる。従って、チャネル
長は重要な設計パラメータである。なぜなら、チャネル
長はオン抵抗及び相互コンダクタンスに大きな影響を与
えるためである。
の不純物濃度は、ｐ型ベース領域（ｐ- 型炭化珪素エピ
タキシャル層６２）と共通であるため、エピタキシャル
層６２にて決定される。パワーＭＯＳＦＥＴの設計にお
いて、ｐ型ベース領域（６２）の不純物濃度及び厚さ
は、耐圧を決定するための主要な設計パラメータである
のに対し、チャネル形成領域の不純物濃度は、ゲート閾
値電圧及びチャネル抵抗を決定するための設計パラメー
タである。一般的にゲート電極６６にはポリシリコンが
用いられ、同ゲート電極６６は、ゲート絶縁層６５（一
般にＳｉＯ2 ）を介在することによりチャネル領域から
分離されている。ゲート電極６６への適切なゲートバイ
アスの供給に基づきターンオン及びターンオフ制御が行
われる。例えば、正のゲートバイアスの供給に応じて導
電反転層がｐ型チャネル領域内に形成されたとき、ｎ型
エンハンスメントＭＯＳＦＥＴではターンオンが生じ
る。この反転層にてｎ+ 型ソース領域６３とｎ型ドレイ
ン領域（６１）とが電気的に接続される。また、垂直な
るトレンチ６４の側壁に沿って配置されたポリシリコン
ゲート電極６６の制御下で、電流はソース電極６８から
ドレイン電極６９へと垂直に流れる。従って、チャネル
長は重要な設計パラメータである。なぜなら、チャネル
長はオン抵抗及び相互コンダクタンスに大きな影響を与
えるためである。
【０００７】６Ｈ−ＳｉＣの臨界電界は、約２．６Ｍｅ
Ｖ／ｃｍという値を有する。しかしながら、この構造に
おけるトレンチ６４の底面においては局所的に高い電界
が生じ得る。トレンチ６４の底面での酸化物内の電界
は、ＳｉＣのそれよりも（誘電率の比率で）３倍高く、
即ち、７．８ＭｅＶ／ｃｍである。従って、トレンチ６
４の底面での酸化物の品質が悪ければ、その電界にてブ
レークダウンされてしまう。
Ｖ／ｃｍという値を有する。しかしながら、この構造に
おけるトレンチ６４の底面においては局所的に高い電界
が生じ得る。トレンチ６４の底面での酸化物内の電界
は、ＳｉＣのそれよりも（誘電率の比率で）３倍高く、
即ち、７．８ＭｅＶ／ｃｍである。従って、トレンチ６
４の底面での酸化物の品質が悪ければ、その電界にてブ
レークダウンされてしまう。
【０００８】図３１は、２次元のＴＭＡ ＭＥＤＩＣＩ
シミュレータを用いて、耐圧を５００ボルトとした場合
におけるトレンチＭＯＳＦＥＴの電界特性を示す。図３
１において縦軸は基板表面からの距離ｘ（図３０参照）
である。この図３１から、トレンチ６４の底面において
電界が最大となることが分かる。これにより、トレンチ
６４の底面における酸化物によりブレークダウンが引き
起こされることになる。
シミュレータを用いて、耐圧を５００ボルトとした場合
におけるトレンチＭＯＳＦＥＴの電界特性を示す。図３
１において縦軸は基板表面からの距離ｘ（図３０参照）
である。この図３１から、トレンチ６４の底面において
電界が最大となることが分かる。これにより、トレンチ
６４の底面における酸化物によりブレークダウンが引き
起こされることになる。
【０００９】また、信頼性の理由から、その酸化物内の
電界は約３．０ＭｅＶ／ｃｍ以下に維持されなければな
らない。これは、炭化珪素内のピーク電界は、実際の炭
化珪素のブレークダウン電界に対し１／２〜１／３の約
１ＭｅＶ／ｃｍに制限されるためである。また、耐圧は
ピーク電界の２乗できいてくるため、最大の耐圧は、１
／４〜１／９にされる。その影響は、トレンチ６４の側
面における電界効果により更に悪化される。さらに、炭
化珪素トレンチ構造を形成するために使用される反応性
イオンエッチング（ＲＩＥ）によっても高エネルギーイ
オンの衝突によりトレンチ表面に結晶欠陥が生じ、この
不規則なトレンチ表面（粗さ）は、電子の表面移動度を
低減する表面拡散を招く。ＲＩＥで形成されたトレンチ
側壁における反転層表面の移動度は、滑らかにされた表
面上での移動度に比べ大幅に低下する。また、表面粗さ
もゲート電極／ＳｉＯ2 でのブレークダウン電圧を低下
させ、ソース・ドレイン間の漏れ電流を増大させる。従
って、これらの要因により素子特性が大きく低下してし
まう。
電界は約３．０ＭｅＶ／ｃｍ以下に維持されなければな
らない。これは、炭化珪素内のピーク電界は、実際の炭
化珪素のブレークダウン電界に対し１／２〜１／３の約
１ＭｅＶ／ｃｍに制限されるためである。また、耐圧は
ピーク電界の２乗できいてくるため、最大の耐圧は、１
／４〜１／９にされる。その影響は、トレンチ６４の側
面における電界効果により更に悪化される。さらに、炭
化珪素トレンチ構造を形成するために使用される反応性
イオンエッチング（ＲＩＥ）によっても高エネルギーイ
オンの衝突によりトレンチ表面に結晶欠陥が生じ、この
不規則なトレンチ表面（粗さ）は、電子の表面移動度を
低減する表面拡散を招く。ＲＩＥで形成されたトレンチ
側壁における反転層表面の移動度は、滑らかにされた表
面上での移動度に比べ大幅に低下する。また、表面粗さ
もゲート電極／ＳｉＯ2 でのブレークダウン電圧を低下
させ、ソース・ドレイン間の漏れ電流を増大させる。従
って、これらの要因により素子特性が大きく低下してし
まう。
【００１０】これらのことを考慮して別の観点からプレ
ーナ型ＭＯＳＦＥＴを見ると、プレーナ型ＭＯＳＦＥＴ
は炭化珪素パワー素子に適した構造と言える。図３２
は、従来の炭化珪素プレーナ型ＭＯＳＦＥＴを示す断面
図である。図３２において、ｎ+ 型炭化珪素半導体基板
７０の上に、ｎ- 型炭化珪素エピタキシャル層７１が積
層され、ｎ- 型炭化珪素エピタキシャル層７１の表層部
には二重拡散によるｐ- 型炭化珪素ベース領域７２およ
びｎ+ 型ソース領域７３が形成されている。また、ｎ-
型炭化珪素エピタキシャル層７１の上にはゲート絶縁膜
７４を介してゲート電極７５が配置され、ゲート電極７
５は絶縁膜７６にて覆われている。ｐ- 型炭化珪素ベー
ス領域７２およびｎ+ 型ソース領域７３に接するように
ソース電極７７が配置されるとともに、ｎ+ 型炭化珪素
半導体基板７０の裏面にはドレイン電極７８が配置され
ている。
ーナ型ＭＯＳＦＥＴを見ると、プレーナ型ＭＯＳＦＥＴ
は炭化珪素パワー素子に適した構造と言える。図３２
は、従来の炭化珪素プレーナ型ＭＯＳＦＥＴを示す断面
図である。図３２において、ｎ+ 型炭化珪素半導体基板
７０の上に、ｎ- 型炭化珪素エピタキシャル層７１が積
層され、ｎ- 型炭化珪素エピタキシャル層７１の表層部
には二重拡散によるｐ- 型炭化珪素ベース領域７２およ
びｎ+ 型ソース領域７３が形成されている。また、ｎ-
型炭化珪素エピタキシャル層７１の上にはゲート絶縁膜
７４を介してゲート電極７５が配置され、ゲート電極７
５は絶縁膜７６にて覆われている。ｐ- 型炭化珪素ベー
ス領域７２およびｎ+ 型ソース領域７３に接するように
ソース電極７７が配置されるとともに、ｎ+ 型炭化珪素
半導体基板７０の裏面にはドレイン電極７８が配置され
ている。
【００１１】炭化珪素は材料の拡散係数が非常に低いこ
とから、炭化珪素において拡散法は実用的ではなく、ｐ
- 型炭化珪素ベース領域７２及びｎ+ 型ソース領域７３
はイオン注入法により形成される。そして、一旦、その
炭化珪素の結晶中に注入されたら、ドーパント原子は格
子の隙間を占め、電子的に活性化するために代わりの場
所へ移動されなければならない。この活性化は、不活性
雰囲気中において高温のアニールにより行われる。動作
としては、ポリシリコンゲート電極７５に対し正のバイ
アスを印加すると、絶縁膜（ＳｉＯ2 ）７４とｐ- 型炭
化珪素ベース領域７２との界面におけるベース領域７２
の表面において、表面反転層が形成され、電子は、ｎ+
型ソース領域７３からその反転層に沿ってｎ- 型ドリフ
ト領域（７１）へ流れる。ドリフト領域（７１）に達す
ると、電子は底部のｎ+ ドレイン領域（７０）へ垂直に
流れる。
とから、炭化珪素において拡散法は実用的ではなく、ｐ
- 型炭化珪素ベース領域７２及びｎ+ 型ソース領域７３
はイオン注入法により形成される。そして、一旦、その
炭化珪素の結晶中に注入されたら、ドーパント原子は格
子の隙間を占め、電子的に活性化するために代わりの場
所へ移動されなければならない。この活性化は、不活性
雰囲気中において高温のアニールにより行われる。動作
としては、ポリシリコンゲート電極７５に対し正のバイ
アスを印加すると、絶縁膜（ＳｉＯ2 ）７４とｐ- 型炭
化珪素ベース領域７２との界面におけるベース領域７２
の表面において、表面反転層が形成され、電子は、ｎ+
型ソース領域７３からその反転層に沿ってｎ- 型ドリフ
ト領域（７１）へ流れる。ドリフト領域（７１）に達す
ると、電子は底部のｎ+ ドレイン領域（７０）へ垂直に
流れる。
【００１２】しかしながら、高い酸化物電荷及び界面の
状態からのクーロン散乱に起因する、ＳｉＣ材料中の電
子の不十分な表面反転層の移動度は、チャネル移動度を
制限し、結果的にプレーナ型ＭＯＳＦＥＴのオン抵抗が
高くなることが実験的に分かった。さらに、アルミニウ
ム等の不純物がドープされたｐ- 型炭化珪素ベース領域
７２上で成長した不十分な熱酸化物は、許容できないフ
ラットバンドシフト又は高い表面状態密度をもたらす高
密度の正電荷を含む（Ｂ．Ｊ．Ｂaliga, Ｍicroelectr
onic Ｅngineering ２８，１７７（１９９５）参
照）。
状態からのクーロン散乱に起因する、ＳｉＣ材料中の電
子の不十分な表面反転層の移動度は、チャネル移動度を
制限し、結果的にプレーナ型ＭＯＳＦＥＴのオン抵抗が
高くなることが実験的に分かった。さらに、アルミニウ
ム等の不純物がドープされたｐ- 型炭化珪素ベース領域
７２上で成長した不十分な熱酸化物は、許容できないフ
ラットバンドシフト又は高い表面状態密度をもたらす高
密度の正電荷を含む（Ｂ．Ｊ．Ｂaliga, Ｍicroelectr
onic Ｅngineering ２８，１７７（１９９５）参
照）。
【００１３】
【発明が解決しようとする課題】この発明はこのような
事情に鑑みなされたもので、その目的は、チャネル移動
度を向上させてオン抵抗を向上することができる炭化珪
素半導体装置を提供することにある。
事情に鑑みなされたもので、その目的は、チャネル移動
度を向上させてオン抵抗を向上することができる炭化珪
素半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】請求項１に記載の発明に
よれば、ゲート電極に電圧を印加してゲート絶縁膜に電
界を与えることにより、表面チャネル層に蓄積型チャネ
ルを誘起させて、ゲート電極とドレイン電極との間にキ
ャリアが流れる。
よれば、ゲート電極に電圧を印加してゲート絶縁膜に電
界を与えることにより、表面チャネル層に蓄積型チャネ
ルを誘起させて、ゲート電極とドレイン電極との間にキ
ャリアが流れる。
【００１５】このように、ＭＯＳＦＥＴ動作モードを、
チャネル形成層の導電型を反転させることなくチャネル
を誘起する蓄積モードとすることで、導電型を反転させ
てチャネルを誘起する反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくしてオン抵抗を向上すると
ともに、低いゲート電圧でＭＯＳＦＥＴを動作させるこ
とができる。
チャネル形成層の導電型を反転させることなくチャネル
を誘起する蓄積モードとすることで、導電型を反転させ
てチャネルを誘起する反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくしてオン抵抗を向上すると
ともに、低いゲート電圧でＭＯＳＦＥＴを動作させるこ
とができる。
【００１６】又、ベース領域の不純物濃度と表面チャネ
ル層の不純物濃度とを独立に制御でき、表面チャネル層
の不純物濃度を低くすることでキャリアが流れる時の不
純物散乱の影響を小さくすることができる。そのため、
チャネル移動度を大きくすることができる。
ル層の不純物濃度とを独立に制御でき、表面チャネル層
の不純物濃度を低くすることでキャリアが流れる時の不
純物散乱の影響を小さくすることができる。そのため、
チャネル移動度を大きくすることができる。
【００１７】ここで、請求項４に記載のように、主表面
および主表面の反対面である裏面を有し、単結晶炭化珪
素よりなる第１導電型の半導体基板と、前記半導体基板
の主表面上に形成され、前記半導体基板よりも低いドー
パント濃度を有する第１導電型の炭化珪素エピタキシャ
ル層と、前記炭化珪素エピタキシャル層の表層部の所定
領域に形成され、所定深さを有する第２導電型のベース
領域と、前記ベース領域の表層部の所定領域に形成さ
れ、該ベース領域の深さよりも浅い第１導電型のソース
領域と、前記ベース領域の表面部において前記ソース領
域と前記第１導電型の炭化珪素エピタキシャル層とを繋
ぐように配置され、炭化珪素よりなる第１導電型の表面
チャネル層と、前記表面チャネル層の表面に形成された
ゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲ
ート電極と、前記ベース領域およびソース領域に接触す
るように形成されたソース電極と、前記半導体基板の裏
面に形成されたドレイン電極とを備え、前記表面チャネ
ル層はエピタキシャル成長にて形成され、前記半導体基
板と炭化珪素エピタキシャル層とベース領域とソース領
域を構成する炭化珪素と、前記表面チャネル層の炭化珪
素の結晶系が異なるものとするとよい。例えば、請求項
５に記載のように、半導体基板と炭化珪素エピタキシャ
ル層とベース領域とソース領域を構成する炭化珪素を六
方晶とし、表面チャネル層の炭化珪素を立方晶とする。
および主表面の反対面である裏面を有し、単結晶炭化珪
素よりなる第１導電型の半導体基板と、前記半導体基板
の主表面上に形成され、前記半導体基板よりも低いドー
パント濃度を有する第１導電型の炭化珪素エピタキシャ
ル層と、前記炭化珪素エピタキシャル層の表層部の所定
領域に形成され、所定深さを有する第２導電型のベース
領域と、前記ベース領域の表層部の所定領域に形成さ
れ、該ベース領域の深さよりも浅い第１導電型のソース
領域と、前記ベース領域の表面部において前記ソース領
域と前記第１導電型の炭化珪素エピタキシャル層とを繋
ぐように配置され、炭化珪素よりなる第１導電型の表面
チャネル層と、前記表面チャネル層の表面に形成された
ゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲ
ート電極と、前記ベース領域およびソース領域に接触す
るように形成されたソース電極と、前記半導体基板の裏
面に形成されたドレイン電極とを備え、前記表面チャネ
ル層はエピタキシャル成長にて形成され、前記半導体基
板と炭化珪素エピタキシャル層とベース領域とソース領
域を構成する炭化珪素と、前記表面チャネル層の炭化珪
素の結晶系が異なるものとするとよい。例えば、請求項
５に記載のように、半導体基板と炭化珪素エピタキシャ
ル層とベース領域とソース領域を構成する炭化珪素を六
方晶とし、表面チャネル層の炭化珪素を立方晶とする。
【００１８】又、請求項６に記載のように、主表面およ
び主表面の反対面である裏面を有し、単結晶炭化珪素よ
りなる第１導電型の半導体基板と、前記半導体基板の主
表面上に形成され、前記半導体基板よりも低いドーパン
ト濃度を有する第１導電型の炭化珪素エピタキシャル層
と、前記炭化珪素エピタキシャル層の表層部の所定領域
に形成され、所定深さを有する第２導電型のベース領域
と、前記ベース領域の表層部の所定領域に形成され、該
ベース領域の深さよりも浅い第１導電型のソース領域
と、前記ベース領域の表面部において前記ソース領域と
前記第１導電型の炭化珪素エピタキシャル層とを繋ぐよ
うに配置され、炭化珪素よりなる第１導電型の表面チャ
ネル層と、前記表面チャネル層の表面に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート
電極と、前記ベース領域およびソース領域に接触するよ
うに形成されたソース電極と、前記半導体基板の裏面に
形成されたドレイン電極とを備え、前記表面チャネル層
はエピタキシャル成長にて形成され、前記半導体基板と
炭化珪素エピタキシャル層とベース領域とソース領域を
構成する炭化珪素と、前記表面チャネル層の炭化珪素の
多形が異なるものとするとよい。
び主表面の反対面である裏面を有し、単結晶炭化珪素よ
りなる第１導電型の半導体基板と、前記半導体基板の主
表面上に形成され、前記半導体基板よりも低いドーパン
ト濃度を有する第１導電型の炭化珪素エピタキシャル層
と、前記炭化珪素エピタキシャル層の表層部の所定領域
に形成され、所定深さを有する第２導電型のベース領域
と、前記ベース領域の表層部の所定領域に形成され、該
ベース領域の深さよりも浅い第１導電型のソース領域
と、前記ベース領域の表面部において前記ソース領域と
前記第１導電型の炭化珪素エピタキシャル層とを繋ぐよ
うに配置され、炭化珪素よりなる第１導電型の表面チャ
ネル層と、前記表面チャネル層の表面に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート
電極と、前記ベース領域およびソース領域に接触するよ
うに形成されたソース電極と、前記半導体基板の裏面に
形成されたドレイン電極とを備え、前記表面チャネル層
はエピタキシャル成長にて形成され、前記半導体基板と
炭化珪素エピタキシャル層とベース領域とソース領域を
構成する炭化珪素と、前記表面チャネル層の炭化珪素の
多形が異なるものとするとよい。
【００１９】又、請求項７に記載のように、主表面およ
び主表面の反対面である裏面を有し、単結晶炭化珪素よ
りなる第１導電型の半導体基板と、前記半導体基板の主
表面上に形成され、前記半導体基板よりも低いドーパン
ト濃度を有する第１導電型の炭化珪素エピタキシャル層
と、前記炭化珪素エピタキシャル層の表層部の所定領域
に形成され、所定深さを有する第２導電型のベース領域
と、前記ベース領域の表層部の所定領域に形成され、該
ベース領域の深さよりも浅い第１導電型のソース領域
と、前記ベース領域の表面部において前記ソース領域と
前記第１導電型の炭化珪素エピタキシャル層とを繋ぐよ
うに配置され、炭化珪素よりなる第１導電型の表面チャ
ネル層と、前記表面チャネル層の表面に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート
電極と、前記ベース領域およびソース領域に接触するよ
うに形成されたソース電極と、前記半導体基板の裏面に
形成されたドレイン電極とを備え、前記表面チャネル層
はエピタキシャル成長にて形成され、前記半導体基板と
炭化珪素エピタキシャル層とベース領域とソース領域を
構成する炭化珪素を６Ｈとし、前記表面チャネル層の炭
化珪素を３Ｃとするとよい。
び主表面の反対面である裏面を有し、単結晶炭化珪素よ
りなる第１導電型の半導体基板と、前記半導体基板の主
表面上に形成され、前記半導体基板よりも低いドーパン
ト濃度を有する第１導電型の炭化珪素エピタキシャル層
と、前記炭化珪素エピタキシャル層の表層部の所定領域
に形成され、所定深さを有する第２導電型のベース領域
と、前記ベース領域の表層部の所定領域に形成され、該
ベース領域の深さよりも浅い第１導電型のソース領域
と、前記ベース領域の表面部において前記ソース領域と
前記第１導電型の炭化珪素エピタキシャル層とを繋ぐよ
うに配置され、炭化珪素よりなる第１導電型の表面チャ
ネル層と、前記表面チャネル層の表面に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート
電極と、前記ベース領域およびソース領域に接触するよ
うに形成されたソース電極と、前記半導体基板の裏面に
形成されたドレイン電極とを備え、前記表面チャネル層
はエピタキシャル成長にて形成され、前記半導体基板と
炭化珪素エピタキシャル層とベース領域とソース領域を
構成する炭化珪素を６Ｈとし、前記表面チャネル層の炭
化珪素を３Ｃとするとよい。
【００２０】この請求項４〜７のようにエピタキシャル
成長にて形成される表面チャネル層の炭化珪素の多形等
を基板側とは異なるものを用いると、高特性、高信頼性
のある装置を実現することが可能となる。
成長にて形成される表面チャネル層の炭化珪素の多形等
を基板側とは異なるものを用いると、高特性、高信頼性
のある装置を実現することが可能となる。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】さらに、請求項８に記載のように、主表面
および主表面の反対面である裏面を有し、単結晶炭化珪
素よりなる第１導電型の半導体基板と、前記半導体基板
の主表面上に形成され、前記半導体基板よりも低いドー
パント濃度を有する第１導電型の炭化珪素エピタキシャ
ル層と、前記炭化珪素エピタキシャル層の表層部の所定
領域に形成され、所定深さを有する第２導電型のベース
領域と、前記ベース領域の表層部の所定領域に形成さ
れ、該ベース領域の深さよりも浅い第１導電型のソース
領域と、前記ベース領域の表面部において前記ソース領
域と前記第１導電型の炭化珪素エピタキシャル層とを繋
ぐように配置され、炭化珪素よりなる第１導電型の表面
チャネル層と、前記表面チャネル層の表面に形成された
ゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲ
ート電極と、前記ベース領域およびソース領域に接触す
るように形成されたソース電極と、前記半導体基板の裏
面に形成されたドレイン電極とを備え、前記表面チャネ
ル層が前記ソース領域の一部領域上に重なっているもの
とするとよい。このようにすると、ソース領域から表面
チャネル層へのコンタクト面積を広くすることができ
る。
および主表面の反対面である裏面を有し、単結晶炭化珪
素よりなる第１導電型の半導体基板と、前記半導体基板
の主表面上に形成され、前記半導体基板よりも低いドー
パント濃度を有する第１導電型の炭化珪素エピタキシャ
ル層と、前記炭化珪素エピタキシャル層の表層部の所定
領域に形成され、所定深さを有する第２導電型のベース
領域と、前記ベース領域の表層部の所定領域に形成さ
れ、該ベース領域の深さよりも浅い第１導電型のソース
領域と、前記ベース領域の表面部において前記ソース領
域と前記第１導電型の炭化珪素エピタキシャル層とを繋
ぐように配置され、炭化珪素よりなる第１導電型の表面
チャネル層と、前記表面チャネル層の表面に形成された
ゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲ
ート電極と、前記ベース領域およびソース領域に接触す
るように形成されたソース電極と、前記半導体基板の裏
面に形成されたドレイン電極とを備え、前記表面チャネ
ル層が前記ソース領域の一部領域上に重なっているもの
とするとよい。このようにすると、ソース領域から表面
チャネル層へのコンタクト面積を広くすることができ
る。
【００２６】この場合の製造方法として、請求項９に記
載のように、単結晶炭化珪素よりなる第１導電型の半導
体基板の主表面上に、半導体基板よりも低いドーパント
濃度を有する第１導電型の炭化珪素エピタキシャル層を
形成し、炭化珪素エピタキシャル層の表層部の所定領域
に、所定深さを有する第２導電型のベース領域を形成す
るとともに、ベース領域の表層部の所定領域に、該ベー
ス領域の深さよりも浅い第１導電型のソース領域を形成
する。そして、第１導電型の炭化珪素エピタキシャル層
の上に、炭化珪素よりなる第１導電型の表面チャネル層
をエピタキシャル成長し、ソース領域の上の一部に表面
チャネル層を残した状態で不要な表面チャネル層を除去
する。さらに、表面チャネル層の表面にゲート絶縁膜を
介してゲート電極を形成するとともに、前記ベース領域
およびソース領域に接触するソース電極を形成する。
載のように、単結晶炭化珪素よりなる第１導電型の半導
体基板の主表面上に、半導体基板よりも低いドーパント
濃度を有する第１導電型の炭化珪素エピタキシャル層を
形成し、炭化珪素エピタキシャル層の表層部の所定領域
に、所定深さを有する第２導電型のベース領域を形成す
るとともに、ベース領域の表層部の所定領域に、該ベー
ス領域の深さよりも浅い第１導電型のソース領域を形成
する。そして、第１導電型の炭化珪素エピタキシャル層
の上に、炭化珪素よりなる第１導電型の表面チャネル層
をエピタキシャル成長し、ソース領域の上の一部に表面
チャネル層を残した状態で不要な表面チャネル層を除去
する。さらに、表面チャネル層の表面にゲート絶縁膜を
介してゲート電極を形成するとともに、前記ベース領域
およびソース領域に接触するソース電極を形成する。
【００２７】このようにすると、請求項８の半導体装置
が製造される。
が製造される。
【００２８】
（第１の実施の形態）以下、この発明の実施の形態を図
面に従って説明する。
面に従って説明する。
【００２９】図１に、本実施の形態におけるｎチャネル
タイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦ
ＥＴ）の断面図を示す。本デバイスは、インバータや車
両用オルタネータのレクチファイヤに適用すると好適な
ものである。
タイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦ
ＥＴ）の断面図を示す。本デバイスは、インバータや車
両用オルタネータのレクチファイヤに適用すると好適な
ものである。
【００３０】ｎ+ 型炭化珪素半導体基板１は、六方晶系
炭化珪素が用いられている。尚、ｎ + 型炭化珪素半導体
基板１は、立方晶でもよい。また、ｎ+ 型炭化珪素半導
体基板１は上面を主表面１ａとし、主表面の反対面であ
る下面を裏面１ｂとしている。このｎ+ 型炭化珪素半導
体基板１の主表面１ａ上に、基板１よりも低いドーパン
ト濃度を有するｎ- 型炭化珪素エピタキシャル層（以
下、ｎ- 型炭化珪素エピ層という）２が積層されてい
る。
炭化珪素が用いられている。尚、ｎ + 型炭化珪素半導体
基板１は、立方晶でもよい。また、ｎ+ 型炭化珪素半導
体基板１は上面を主表面１ａとし、主表面の反対面であ
る下面を裏面１ｂとしている。このｎ+ 型炭化珪素半導
体基板１の主表面１ａ上に、基板１よりも低いドーパン
ト濃度を有するｎ- 型炭化珪素エピタキシャル層（以
下、ｎ- 型炭化珪素エピ層という）２が積層されてい
る。
【００３１】ここで、ｎ+ 型炭化珪素半導体基板１およ
びｎ- 型炭化珪素エピ層２の上面を（０００１）Ｓｉ面
としている。あるいは、ｎ+ 型炭化珪素半導体基板１お
よびｎ- 型炭化珪素エピ層２の上面を（１１２バー０）
ａ面としてもよい。つまり、（０００１）Ｓｉ面を用い
ると低い表面状態密度が得られ、（１１２０）ａ面を用
いると、低い表面状態密度で、かつ、完全にらせん転位
の無い結晶が得られる。
びｎ- 型炭化珪素エピ層２の上面を（０００１）Ｓｉ面
としている。あるいは、ｎ+ 型炭化珪素半導体基板１お
よびｎ- 型炭化珪素エピ層２の上面を（１１２バー０）
ａ面としてもよい。つまり、（０００１）Ｓｉ面を用い
ると低い表面状態密度が得られ、（１１２０）ａ面を用
いると、低い表面状態密度で、かつ、完全にらせん転位
の無い結晶が得られる。
【００３２】ｎ- 型炭化珪素エピ層２の表層部における
所定領域には、所定深さを有するｐ - 型炭化珪素ベース
領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間し
て形成されている。また、ｐ- 型炭化珪素ベース領域３
ａの表層部における所定領域には、ベース領域３ａより
も浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素
ベース領域３ｂの表層部における所定領域には、ベース
領域３ｂよりも浅いｎ + 型ソース領域４ｂが形成されて
いる。さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領
域４ｂとの間におけるｎ- 型炭化珪素エピ層２およびｐ
- 型炭化珪素ベース領域３ａ，３ｂの表面部にはｎ- 型
ＳｉＣ層５が延設されている。つまり、ベース領域３
ａ，３ｂの表面部においてソース領域４ａ，４ｂとｎ-
型炭化珪素エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が
配置されている。このｎ- 型ＳｉＣ層５は、エピタキシ
ャル成長にて形成されたものであり、エピタキシャル膜
の結晶が４Ｈ，６Ｈ，３Ｃのものを用いる。尚、エピタ
キシャル層は下地の基板に関係なく各種の結晶を形成で
きるものである。デバイスの動作時にデバイス表面にお
いてチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネルエピ層という。
所定領域には、所定深さを有するｐ - 型炭化珪素ベース
領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間し
て形成されている。また、ｐ- 型炭化珪素ベース領域３
ａの表層部における所定領域には、ベース領域３ａより
も浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素
ベース領域３ｂの表層部における所定領域には、ベース
領域３ｂよりも浅いｎ + 型ソース領域４ｂが形成されて
いる。さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領
域４ｂとの間におけるｎ- 型炭化珪素エピ層２およびｐ
- 型炭化珪素ベース領域３ａ，３ｂの表面部にはｎ- 型
ＳｉＣ層５が延設されている。つまり、ベース領域３
ａ，３ｂの表面部においてソース領域４ａ，４ｂとｎ-
型炭化珪素エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が
配置されている。このｎ- 型ＳｉＣ層５は、エピタキシ
ャル成長にて形成されたものであり、エピタキシャル膜
の結晶が４Ｈ，６Ｈ，３Ｃのものを用いる。尚、エピタ
キシャル層は下地の基板に関係なく各種の結晶を形成で
きるものである。デバイスの動作時にデバイス表面にお
いてチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネルエピ層という。
【００３３】ここで、表面チャネルエピ層５のドーパン
ト濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の
低濃度であり、かつ、ｎ- 型炭化珪素エピ層２及びｐ-
型炭化珪素ベース領域３ａ，３ｂのドーパント濃度以下
である。これにより、低オン抵抗化が図られている。
ト濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の
低濃度であり、かつ、ｎ- 型炭化珪素エピ層２及びｐ-
型炭化珪素ベース領域３ａ，３ｂのドーパント濃度以下
である。これにより、低オン抵抗化が図られている。
【００３４】また、ｐ- 型炭化珪素ベース領域３ａ，３
ｂ、ｎ+ 型ソース領域４ａ，４ｂのの表面部には凹部６
ａ，６ｂが形成されている。表面チャネルエピ層５の上
面およびｎ+ 型ソース領域４ａ，４ｂの上面にはゲート
絶縁膜（シリコン酸化膜）７が形成されている。さら
に、ゲート絶縁膜７の上にはポリシリコンゲート電極８
が形成されている。ポリシリコンゲート電極８は絶縁膜
９にて覆われている。絶縁膜９としてＬＴＯ（Ｌow Ｔ
emperature Ｏxide）膜が用いられている。その上には
ソース電極１０が形成され、ソース電極１０はｎ+ 型ソ
ース領域４ａ，４ｂおよびｐ- 型炭化珪素ベース領域３
ａ，３ｂと接している。また、ｎ+ 型炭化珪素半導体基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。
ｂ、ｎ+ 型ソース領域４ａ，４ｂのの表面部には凹部６
ａ，６ｂが形成されている。表面チャネルエピ層５の上
面およびｎ+ 型ソース領域４ａ，４ｂの上面にはゲート
絶縁膜（シリコン酸化膜）７が形成されている。さら
に、ゲート絶縁膜７の上にはポリシリコンゲート電極８
が形成されている。ポリシリコンゲート電極８は絶縁膜
９にて覆われている。絶縁膜９としてＬＴＯ（Ｌow Ｔ
emperature Ｏxide）膜が用いられている。その上には
ソース電極１０が形成され、ソース電極１０はｎ+ 型ソ
ース領域４ａ，４ｂおよびｐ- 型炭化珪素ベース領域３
ａ，３ｂと接している。また、ｎ+ 型炭化珪素半導体基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。
【００３５】次に、パワープレーナ型ＭＯＳＦＥＴの製
造工程を、図２〜図９を用いて説明する。まず、図２に
示すように、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基
板、即ち、ｎ+ 型炭化珪素半導体基板１を用意する。こ
こで、ｎ+ 型炭化珪素半導体基板１はその厚さが４００
μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、
（１１２０）ａ面である。この基板１の主表面１ａに厚
さ５μｍのｎ- 型炭化珪素エピ層２をエピタキシャル成
長する。本例では、ｎ- 型炭化珪素エピ層２は下地の基
板（１）と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ層となる。
造工程を、図２〜図９を用いて説明する。まず、図２に
示すように、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基
板、即ち、ｎ+ 型炭化珪素半導体基板１を用意する。こ
こで、ｎ+ 型炭化珪素半導体基板１はその厚さが４００
μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、
（１１２０）ａ面である。この基板１の主表面１ａに厚
さ５μｍのｎ- 型炭化珪素エピ層２をエピタキシャル成
長する。本例では、ｎ- 型炭化珪素エピ層２は下地の基
板（１）と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ層となる。
【００３６】そして、図３に示すように、ｎ- 型炭化珪
素エピ層２の上の所定領域にＬＴＯ膜２０を配置し、こ
れをマスクとしてＡｌ（アルミニウム）をイオン注入し
て、ｐ- 型炭化珪素ベース領域３ａ，３ｂを形成する。
このときのイオン注入条件は、温度が７００℃で、ドー
ズ量が１×１０16ｃｍ-2である。
素エピ層２の上の所定領域にＬＴＯ膜２０を配置し、こ
れをマスクとしてＡｌ（アルミニウム）をイオン注入し
て、ｐ- 型炭化珪素ベース領域３ａ，３ｂを形成する。
このときのイオン注入条件は、温度が７００℃で、ドー
ズ量が１×１０16ｃｍ-2である。
【００３７】さらに、ＬＴＯ膜２０を除去した後、図４
に示すように、ｎ- 型炭化珪素エピ層２の上にｎ- 型の
表面チャネルエピ層５をエピタキシャル成長する。この
ときの成長条件は、ソースガスとしてＳｉＨ4 ，Ｃ3 Ｈ
8 ，Ｈ2 を用い、成長温度を１６００℃とする。
に示すように、ｎ- 型炭化珪素エピ層２の上にｎ- 型の
表面チャネルエピ層５をエピタキシャル成長する。この
ときの成長条件は、ソースガスとしてＳｉＨ4 ，Ｃ3 Ｈ
8 ，Ｈ2 を用い、成長温度を１６００℃とする。
【００３８】引き続き、図５に示すように、表面チャネ
ルエピ層５の上の所定領域にＬＴＯ膜２１を配置し、こ
れをマスクとしてＮ2 をイオン注入して、ｎ+ 型ソース
領域４ａ，４ｂを形成する。このときのイオン注入条件
は、７００℃、ドーズ量は１×１０16ｃｍ-2である。
ルエピ層５の上の所定領域にＬＴＯ膜２１を配置し、こ
れをマスクとしてＮ2 をイオン注入して、ｎ+ 型ソース
領域４ａ，４ｂを形成する。このときのイオン注入条件
は、７００℃、ドーズ量は１×１０16ｃｍ-2である。
【００３９】そして、ＬＴＯ膜２１を除去した後、図６
に示すように、フォトレジスト法を用いて表面チャネル
エピ層５の上の所定領域にＬＴＯ膜２２を配置し、これ
をマスクとしてＲＩＥによりｎ+ 型ソース領域４ａ，４
ｂの一部およびｐ- 型炭化珪素ベース領域３ａ，３ｂを
エッチングして凹部６ａ，６ｂを形成する。このとき、
ＲＩＥガスとしてＣＦ4 ＋Ｏ2 を用いる。
に示すように、フォトレジスト法を用いて表面チャネル
エピ層５の上の所定領域にＬＴＯ膜２２を配置し、これ
をマスクとしてＲＩＥによりｎ+ 型ソース領域４ａ，４
ｂの一部およびｐ- 型炭化珪素ベース領域３ａ，３ｂを
エッチングして凹部６ａ，６ｂを形成する。このとき、
ＲＩＥガスとしてＣＦ4 ＋Ｏ2 を用いる。
【００４０】さらに、ＬＴＯ膜２２を除去した後、図７
に示すように、基板の上にウェット酸化によりゲート絶
縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気
温度は１０８０℃とする。
に示すように、基板の上にウェット酸化によりゲート絶
縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気
温度は１０８０℃とする。
【００４１】その後、図８に示すように、ゲート絶縁膜
７の上にポリシリコンゲート電極８をＬＰＣＶＤにより
堆積する。このときの成膜温度は６００℃とする。引き
続き、図９に示すように、ゲート絶縁膜７の不要部分を
除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶
縁膜７を覆う。より詳しくは、成膜温度は４２５℃であ
り、成膜後に１０００℃のアニールを行う。
７の上にポリシリコンゲート電極８をＬＰＣＶＤにより
堆積する。このときの成膜温度は６００℃とする。引き
続き、図９に示すように、ゲート絶縁膜７の不要部分を
除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶
縁膜７を覆う。より詳しくは、成膜温度は４２５℃であ
り、成膜後に１０００℃のアニールを行う。
【００４２】そして、図１に示すように、室温での金属
スパッタリングによりソース電極１０及びドレイン電極
１１を配置する。また、成膜後に１０００℃のアニール
を行う。
スパッタリングによりソース電極１０及びドレイン電極
１１を配置する。また、成膜後に１０００℃のアニール
を行う。
【００４３】このようにして、パワープレーナ型ＭＯＳ
ＦＥＴが完成する。次に、このパワープレーナ型ＭＯＳ
ＦＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴは蓄
積モードで動作するものであって、表面チャネルエピ層
５においてキャリアは、ｐ- 型炭化珪素ベース領域３
ａ，３ｂと表面チャネルエピ層５との間の静電ポテンシ
ャルの差、及び表面チャネルエピ層５とポリシリコンゲ
ート電極８との間の仕事関数の差により生じた電位によ
って空乏化される。ポリシリコンゲート電極８に電圧を
印加することにより、表面チャネルエピ層５とポリシリ
コンゲート電極８との間の仕事関数の差により生じる電
位を変化させる。このことにより、チャネルの状態を制
御することができる。
ＦＥＴが完成する。次に、このパワープレーナ型ＭＯＳ
ＦＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴは蓄
積モードで動作するものであって、表面チャネルエピ層
５においてキャリアは、ｐ- 型炭化珪素ベース領域３
ａ，３ｂと表面チャネルエピ層５との間の静電ポテンシ
ャルの差、及び表面チャネルエピ層５とポリシリコンゲ
ート電極８との間の仕事関数の差により生じた電位によ
って空乏化される。ポリシリコンゲート電極８に電圧を
印加することにより、表面チャネルエピ層５とポリシリ
コンゲート電極８との間の仕事関数の差により生じる電
位を変化させる。このことにより、チャネルの状態を制
御することができる。
【００４４】つまり、ポリシリコンゲート電極８の仕事
関数電位を第１の仕事関数電位とし、ｐ- 型炭化珪素ベ
ース領域３ａ，３ｂの仕事関数電位を第２の仕事関数電
位とし、表面チャネルエピ層５の仕事関数電位を第３の
仕事関数電位としたとき、第１〜第３の仕事関数電位を
調整して、表面チャネルエピ層５にｎ型のキャリアを封
じ込めるように設定することができる。即ち、第１〜第
３の仕事関数電位を、ポリシリコンゲート電極８がドレ
イン領域に対してゼロ電位にあるとき、表面チャネルエ
ピ層５にｎ型のキャリア（電子）を封じ込めるべく設定
する。つまり、表面チャネルエピ層５を空乏化する。
関数電位を第１の仕事関数電位とし、ｐ- 型炭化珪素ベ
ース領域３ａ，３ｂの仕事関数電位を第２の仕事関数電
位とし、表面チャネルエピ層５の仕事関数電位を第３の
仕事関数電位としたとき、第１〜第３の仕事関数電位を
調整して、表面チャネルエピ層５にｎ型のキャリアを封
じ込めるように設定することができる。即ち、第１〜第
３の仕事関数電位を、ポリシリコンゲート電極８がドレ
イン領域に対してゼロ電位にあるとき、表面チャネルエ
ピ層５にｎ型のキャリア（電子）を封じ込めるべく設定
する。つまり、表面チャネルエピ層５を空乏化する。
【００４５】動作説明に戻り、オフ状態において、空乏
領域は、ｐ- 型炭化珪素ベース領域３ａ，３ｂ及びポリ
シリコンゲート電極８により作られた電界によって、表
面チャネルエピ層５内に形成される。この状態からポリ
シリコンゲート電極８に対して正のバイアスを供給する
と、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネルエピ層
５との間の界面においてｎ+ 型ソース領域４ａ，４ｂか
らｎ- 型ドリフト領域２方向へ延びるチャネル領域が形
成され、オン状態にスイッチングされる。このとき、電
子は、ｎ+ 型ソース領域４ａ，４ｂから表面チャネルエ
ピ層５を経由し表面チャネルエピ層５からｎ- 型炭化珪
素エピ層２に流れる。そして、ｎ- 型炭化珪素エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型炭化珪素
半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
領域は、ｐ- 型炭化珪素ベース領域３ａ，３ｂ及びポリ
シリコンゲート電極８により作られた電界によって、表
面チャネルエピ層５内に形成される。この状態からポリ
シリコンゲート電極８に対して正のバイアスを供給する
と、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネルエピ層
５との間の界面においてｎ+ 型ソース領域４ａ，４ｂか
らｎ- 型ドリフト領域２方向へ延びるチャネル領域が形
成され、オン状態にスイッチングされる。このとき、電
子は、ｎ+ 型ソース領域４ａ，４ｂから表面チャネルエ
ピ層５を経由し表面チャネルエピ層５からｎ- 型炭化珪
素エピ層２に流れる。そして、ｎ- 型炭化珪素エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型炭化珪素
半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４６】このようにゲート電極８に正の電圧を印加
することにより、表面チャネルエピ層５に蓄積型チャネ
ルを誘起させ、ソース電極１０とドレイン電極１１との
間にキャリアが流れる。
することにより、表面チャネルエピ層５に蓄積型チャネ
ルを誘起させ、ソース電極１０とドレイン電極１１との
間にキャリアが流れる。
【００４７】なお、本デバイスの動作原理は、垂直チャ
ネルＪＦＥＴのそれと似ている（Ｂ．Ｊ．Ｂaliga,”Ｍ
odem Ｐower Ｄevices",Ｋreiger Ｐress, Ｍalaba
r, Ｆlorida, １９９２参照）。
ネルＪＦＥＴのそれと似ている（Ｂ．Ｊ．Ｂaliga,”Ｍ
odem Ｐower Ｄevices",Ｋreiger Ｐress, Ｍalaba
r, Ｆlorida, １９９２参照）。
【００４８】このノーマリオフ蓄積モードのデバイス
は、アバランシェブレークダウン状態まで耐えられる。
この構造において、ソース・ドレイン間の伝導を妨げる
ための充分な障壁高さを得るために、チャネルを形成す
るエピタキシャル層５は、厚さを薄くなければならない
（サブミクロンオーダー）、または、濃度が低くなけれ
ばならない。つまり、作り易さから考えると厚さは均一
性の点から厚い方が望ましく、濃度は装置の不純物混入
が避けられないため高い方が望ましい。ノーマリオフプ
レーナ型ＭＯＳＦＥＴ設計において使用されるエピタキ
シャル成長層５の最大の厚さは、その不純物濃度、Ｓｉ
Ｏ2 膜厚、及びゲート電極として使用されるポリシリコ
ンの導電型に依存する。
は、アバランシェブレークダウン状態まで耐えられる。
この構造において、ソース・ドレイン間の伝導を妨げる
ための充分な障壁高さを得るために、チャネルを形成す
るエピタキシャル層５は、厚さを薄くなければならない
（サブミクロンオーダー）、または、濃度が低くなけれ
ばならない。つまり、作り易さから考えると厚さは均一
性の点から厚い方が望ましく、濃度は装置の不純物混入
が避けられないため高い方が望ましい。ノーマリオフプ
レーナ型ＭＯＳＦＥＴ設計において使用されるエピタキ
シャル成長層５の最大の厚さは、その不純物濃度、Ｓｉ
Ｏ2 膜厚、及びゲート電極として使用されるポリシリコ
ンの導電型に依存する。
【００４９】１０００ボルトの耐圧下でオン抵抗を最小
とするために、素子構造パラメータ、即ち、ｎ型表面チ
ャネルエピ層５の厚み及び不純物濃度、ｐ- 型炭化珪素
ベース領域３ａ，３ｂ及びｎ- 型炭化珪素エピ層２の不
純物濃度を最適化すべく、２次元素子シミュレーション
を行ったので、以下説明する。
とするために、素子構造パラメータ、即ち、ｎ型表面チ
ャネルエピ層５の厚み及び不純物濃度、ｐ- 型炭化珪素
ベース領域３ａ，３ｂ及びｎ- 型炭化珪素エピ層２の不
純物濃度を最適化すべく、２次元素子シミュレーション
を行ったので、以下説明する。
【００５０】図１０には、耐圧と、ｎ型表面チャネルエ
ピ層５の厚みと、その不純物濃度との相関を示す。図１
０において、ポリシリコンゲート電極８としてｐ型不純
物をドープした場合とｎ型不純物をドープした場合の２
通りを示し、ポリシリコンゲート電極８としてｐ型不純
物をドープした場合においては、表面チャネルエピ層５
の不純物の濃度として１×１０17ｃｍ-3、１×１０16ｃ
ｍ-3、１×１０15ｃｍ-3とし、ポリシリコンゲート電極
８としてｎ型不純物をドープした場合においては、表面
チャネルエピ層５の不純物の濃度として１×１０16ｃｍ
-3としている。
ピ層５の厚みと、その不純物濃度との相関を示す。図１
０において、ポリシリコンゲート電極８としてｐ型不純
物をドープした場合とｎ型不純物をドープした場合の２
通りを示し、ポリシリコンゲート電極８としてｐ型不純
物をドープした場合においては、表面チャネルエピ層５
の不純物の濃度として１×１０17ｃｍ-3、１×１０16ｃ
ｍ-3、１×１０15ｃｍ-3とし、ポリシリコンゲート電極
８としてｎ型不純物をドープした場合においては、表面
チャネルエピ層５の不純物の濃度として１×１０16ｃｍ
-3としている。
【００５１】図１０から、耐圧は、表面チャネルエピ層
５の厚みに依存することが分かる。また、その電圧は、
ゲート電極８に使用されるポリシリコンの導電型に依存
し、表面チャネルエピ層５が同じ不純物濃度であるなら
ば、ｐ型ポリシリコンゲート電極８の方がｎ型ポリシリ
コンゲート電極８よりも優れていることが分かる（同じ
耐圧で同じ不純物濃度ならば表面チャネルエピ層５をよ
り厚くできる）。つまり、表面チャネルエピ層５と逆の
導電型にした方が耐圧が優れている。これは、空乏層の
拡がりを促進できるためである。
５の厚みに依存することが分かる。また、その電圧は、
ゲート電極８に使用されるポリシリコンの導電型に依存
し、表面チャネルエピ層５が同じ不純物濃度であるなら
ば、ｐ型ポリシリコンゲート電極８の方がｎ型ポリシリ
コンゲート電極８よりも優れていることが分かる（同じ
耐圧で同じ不純物濃度ならば表面チャネルエピ層５をよ
り厚くできる）。つまり、表面チャネルエピ層５と逆の
導電型にした方が耐圧が優れている。これは、空乏層の
拡がりを促進できるためである。
【００５２】このように本実施の形態では、ＭＯＳ界面
に関する未解決の殆どの問題、即ちトレンチＭＯＳＦＥ
Ｔにおける高い表面状態密度、低いチャネル移動度及び
高い電界について対応できる。また、蓄積モードにて動
作するデバイスの電子移動度は、反転層モードのデバイ
スよりもずっと高いため、オン抵抗を大幅に低減できる
（Ｓ．Ｃ．Ｓun and Ｊ．Ｄ．Ｐlummer，ＩＥＥＥ．Ｔ
rans. Ｅlectron Ｄevice ＤＥ−２７，１４９７（１９
８０）参照）。
に関する未解決の殆どの問題、即ちトレンチＭＯＳＦＥ
Ｔにおける高い表面状態密度、低いチャネル移動度及び
高い電界について対応できる。また、蓄積モードにて動
作するデバイスの電子移動度は、反転層モードのデバイ
スよりもずっと高いため、オン抵抗を大幅に低減できる
（Ｓ．Ｃ．Ｓun and Ｊ．Ｄ．Ｐlummer，ＩＥＥＥ．Ｔ
rans. Ｅlectron Ｄevice ＤＥ−２７，１４９７（１９
８０）参照）。
【００５３】また、ｎ型表面チャネルエピ層５を用いた
ことにより、チャネル領域の不純物濃度とｐ- 型炭化珪
素ベース領域３ａ，３ｂの不純物濃度とを個別に制御す
ることができる。従って、異なる領域の不純物濃度を個
別に制御して、高い耐圧、低いオン抵抗、及び低い閾値
電圧を備えたパワーＭＯＳＦＥＴを得られる。つまり、
図３０，３２に示す従来のＳｉＣ ＭＯＳＦＥＴの設計
では、高い耐圧、低いオン抵抗、及び低い閾値電圧を備
えたパワーＭＯＳＦＥＴを得るべく、チャネル及びｐベ
ース領域の不純物濃度を個別に制御することはできない
が、本実施形態のデバイスにおいてはそれが可能とな
る。
ことにより、チャネル領域の不純物濃度とｐ- 型炭化珪
素ベース領域３ａ，３ｂの不純物濃度とを個別に制御す
ることができる。従って、異なる領域の不純物濃度を個
別に制御して、高い耐圧、低いオン抵抗、及び低い閾値
電圧を備えたパワーＭＯＳＦＥＴを得られる。つまり、
図３０，３２に示す従来のＳｉＣ ＭＯＳＦＥＴの設計
では、高い耐圧、低いオン抵抗、及び低い閾値電圧を備
えたパワーＭＯＳＦＥＴを得るべく、チャネル及びｐベ
ース領域の不純物濃度を個別に制御することはできない
が、本実施形態のデバイスにおいてはそれが可能とな
る。
【００５４】この点について更に言及すると、図３２に
示すＳｉＣ材料を用いたプレーナ型ＭＯＳＦＥＴは拡散
工程が適用できないためにイオン注入によってベース領
域７２とソース領域７３を形成しているので、イオン注
入されたＳｉＣを酸化して形成されたＳｉＣ／ＳｉＯ2
界面はイオン注入時のダメージが残り界面準位密度が高
くチャネル移動度は低い。また、反転層となるｐ- 型ベ
ース領域７２もアルミをイオン注入するため品位は低く
移動度の向上は望めない。これに対し図１に示す本実施
の形態においてはチャネル層を高品位なエピタキシャル
層５で形成することにより清浄な界面を得ることができ
る。
示すＳｉＣ材料を用いたプレーナ型ＭＯＳＦＥＴは拡散
工程が適用できないためにイオン注入によってベース領
域７２とソース領域７３を形成しているので、イオン注
入されたＳｉＣを酸化して形成されたＳｉＣ／ＳｉＯ2
界面はイオン注入時のダメージが残り界面準位密度が高
くチャネル移動度は低い。また、反転層となるｐ- 型ベ
ース領域７２もアルミをイオン注入するため品位は低く
移動度の向上は望めない。これに対し図１に示す本実施
の形態においてはチャネル層を高品位なエピタキシャル
層５で形成することにより清浄な界面を得ることができ
る。
【００５５】これまで述べた本実施の形態での構成の他
にも、上述した例では、ｎチャネル縦型ＭＯＳＦＥＴに
適用した場合について説明したが、図１においてｐ型と
ｎ型を入れ替えた、ｐチャネル縦型ＭＯＳＦＥＴにおい
ても、同じ効果が得られる。
にも、上述した例では、ｎチャネル縦型ＭＯＳＦＥＴに
適用した場合について説明したが、図１においてｐ型と
ｎ型を入れ替えた、ｐチャネル縦型ＭＯＳＦＥＴにおい
ても、同じ効果が得られる。
【００５６】又、表面チャネルエピ層５の代わりにイオ
ン注入によるＳｉＣ層を用いてもよい。即ち、図４にお
いて基板の上にエピタキシャル層５を形成したが、この
ときに、図１１に示すように、ＳｉＣ基板に対しＮ2 を
イオン注入して基板表層部にｎ- 型チャネル形成用Ｓｉ
Ｃ層２５を形成してもよい。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
ン注入によるＳｉＣ層を用いてもよい。即ち、図４にお
いて基板の上にエピタキシャル層５を形成したが、この
ときに、図１１に示すように、ＳｉＣ基板に対しＮ2 を
イオン注入して基板表層部にｎ- 型チャネル形成用Ｓｉ
Ｃ層２５を形成してもよい。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００５７】図１２には、本実施形態におけるｎチャネ
ルタイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳ
ＦＥＴ）の断面図を示す。図１２において、ｎ+ 型炭化
珪素半導体基板１の主表面１ａ上に、基板１よりも低い
ドーパント濃度を有するｎ- 型炭化珪素エピ層２が積層
されている。このｎ- 型炭化珪素エピ層２の表層部にお
ける所定領域には、所定深さを有するｐ-型炭化珪素ベ
ース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離
間して形成されている。また、ｐ- 型炭化珪素ベース領
域３ａの表層部における所定領域には、ベース領域３ａ
よりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化
珪素ベース領域３ｂの表層部における所定領域には、ベ
ース領域３ｂよりも浅いｎ+型ソース領域４ｂが形成さ
れている。ここで、ベース領域３ａ，３ｂにおいて一部
の厚さが厚くなっている。つまり、ディープベース領域
３０ａ，３０ｂが形成されている。このべース領域３
ａ，３ｂの厚さを厚くした部分（ディープベース領域３
０ａ，３０ｂ）の不純物濃度は、厚さの薄い部分の不純
物濃度よりも高くなっている。また、ディープベース領
域３０ａ，３０ｂはソース領域４ａ，４ｂの下部に形成
されている。
ルタイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳ
ＦＥＴ）の断面図を示す。図１２において、ｎ+ 型炭化
珪素半導体基板１の主表面１ａ上に、基板１よりも低い
ドーパント濃度を有するｎ- 型炭化珪素エピ層２が積層
されている。このｎ- 型炭化珪素エピ層２の表層部にお
ける所定領域には、所定深さを有するｐ-型炭化珪素ベ
ース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離
間して形成されている。また、ｐ- 型炭化珪素ベース領
域３ａの表層部における所定領域には、ベース領域３ａ
よりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化
珪素ベース領域３ｂの表層部における所定領域には、ベ
ース領域３ｂよりも浅いｎ+型ソース領域４ｂが形成さ
れている。ここで、ベース領域３ａ，３ｂにおいて一部
の厚さが厚くなっている。つまり、ディープベース領域
３０ａ，３０ｂが形成されている。このべース領域３
ａ，３ｂの厚さを厚くした部分（ディープベース領域３
０ａ，３０ｂ）の不純物濃度は、厚さの薄い部分の不純
物濃度よりも高くなっている。また、ディープベース領
域３０ａ，３０ｂはソース領域４ａ，４ｂの下部に形成
されている。
【００５８】さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソ
ース領域４ｂとの間におけるｎ- 型炭化珪素エピ層２の
表面部およびｐ- 型炭化珪素ベース領域３ａ，３ｂの表
面部にはｎ- 型ＳｉＣ層（表面チャネルエピ層）５が延
設されている。ｎ- 型ＳｉＣ層（表面チャネルエピ層）
５は、エピタキシャル成長にて形成されたものであり、
デバイスの動作時にデバイス表面においてチャネル形成
層として機能する。
ース領域４ｂとの間におけるｎ- 型炭化珪素エピ層２の
表面部およびｐ- 型炭化珪素ベース領域３ａ，３ｂの表
面部にはｎ- 型ＳｉＣ層（表面チャネルエピ層）５が延
設されている。ｎ- 型ＳｉＣ層（表面チャネルエピ層）
５は、エピタキシャル成長にて形成されたものであり、
デバイスの動作時にデバイス表面においてチャネル形成
層として機能する。
【００５９】ここで、半導体基板１とｎ- 型炭化珪素エ
ピ層２とベース領域３ａ，３ｂとソース領域４ａ，４ｂ
を構成する炭化珪素は、６Ｈ−ＳｉＣが用いられ、表面
チャネルエピ層５は３Ｃ−ＳｉＣが用いられている。
ピ層２とベース領域３ａ，３ｂとソース領域４ａ，４ｂ
を構成する炭化珪素は、６Ｈ−ＳｉＣが用いられ、表面
チャネルエピ層５は３Ｃ−ＳｉＣが用いられている。
【００６０】また、ｐ- 型炭化珪素ベース領域３ａ，３
ｂ、ｎ+ 型ソース領域４ａ，４ｂのの表面部には凹部６
ａ，６ｂが形成されている。表面チャネルエピ層５の上
面およびｎ+ 型ソース領域４ａ，４ｂの上面にはゲート
絶縁膜（シリコン酸化膜）７が形成されている。さら
に、ゲート絶縁膜７の上にはポリシリコンゲート電極８
が形成され、ポリシリコンゲート電極８は絶縁膜９にて
覆われている。その上にはソース電極１０が形成され、
ソース電極１０はｎ+ 型ソース領域４ａ，４ｂおよびｐ
- 型炭化珪素ベース領域３ａ，３ｂと接している。ま
た、ｎ+ 型炭化珪素半導体基板１の裏面１ｂには、ドレ
イン電極層１１が形成されている。
ｂ、ｎ+ 型ソース領域４ａ，４ｂのの表面部には凹部６
ａ，６ｂが形成されている。表面チャネルエピ層５の上
面およびｎ+ 型ソース領域４ａ，４ｂの上面にはゲート
絶縁膜（シリコン酸化膜）７が形成されている。さら
に、ゲート絶縁膜７の上にはポリシリコンゲート電極８
が形成され、ポリシリコンゲート電極８は絶縁膜９にて
覆われている。その上にはソース電極１０が形成され、
ソース電極１０はｎ+ 型ソース領域４ａ，４ｂおよびｐ
- 型炭化珪素ベース領域３ａ，３ｂと接している。ま
た、ｎ+ 型炭化珪素半導体基板１の裏面１ｂには、ドレ
イン電極層１１が形成されている。
【００６１】次に、このパワープレーナ型ＭＯＳＦＥＴ
の製造工程を、図１３〜図２０を用いて説明する。ま
ず、図１３に示すように、ｎ型６Ｈ−ＳｉＣ基板、即
ち、ｎ+ 型炭化珪素半導体基板１を用意し、この基板１
の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エピ層２を
エピタキシャル成長する。本例では、ｎ- 型炭化珪素エ
ピ層２は下地の基板（１）と同様の結晶が得られ、ｎ型
６Ｈ−ＳｉＣ層となる。
の製造工程を、図１３〜図２０を用いて説明する。ま
ず、図１３に示すように、ｎ型６Ｈ−ＳｉＣ基板、即
ち、ｎ+ 型炭化珪素半導体基板１を用意し、この基板１
の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エピ層２を
エピタキシャル成長する。本例では、ｎ- 型炭化珪素エ
ピ層２は下地の基板（１）と同様の結晶が得られ、ｎ型
６Ｈ−ＳｉＣ層となる。
【００６２】そして、図１４に示すように、ｎ- 型炭化
珪素エピ層２の上の所定領域にＬＴＯ膜２０を配置し、
これをマスクとしてＡｌ（アルミニウム）をイオン注入
して、ｐ- 型炭化珪素ベース領域３ａ，３ｂを形成す
る。
珪素エピ層２の上の所定領域にＬＴＯ膜２０を配置し、
これをマスクとしてＡｌ（アルミニウム）をイオン注入
して、ｐ- 型炭化珪素ベース領域３ａ，３ｂを形成す
る。
【００６３】さらに、ＬＴＯ膜２０を除去した後、図１
５に示すように、ｎ- 型炭化珪素エピ層２の上にｎ- 型
の表面チャネルエピ層５を、ＣＶＤ装置を用いてエピタ
キシャル成長する。このときの成長条件は、ソースガス
としてＳｉＨ4 ，Ｃ3 Ｈ8 ，Ｈ2 を用い、かつ、ＳｉＨ
4 ／Ｃ3 Ｈ6 流量比を「０．５」とする。また、成長温
度を１３００℃とする。これにより、３Ｃ−ＳｉＣ表面
チャネルエピ層５を得る。つまり、通常１５００℃に対
して１３００℃と温度を下げるとともに、ＳｉＨ4 ／Ｃ
3 Ｈ6 流量比を通常「１」であるのに対し「０．５」と
低くして成膜することにより３Ｃ−ＳｉＣ表面チャネル
エピ層５を得る。即ち、６Ｈ−ＳｉＣの｛０００１｝面
の上に３Ｃ−ＳｉＣ｛１１１｝面を形成する。
５に示すように、ｎ- 型炭化珪素エピ層２の上にｎ- 型
の表面チャネルエピ層５を、ＣＶＤ装置を用いてエピタ
キシャル成長する。このときの成長条件は、ソースガス
としてＳｉＨ4 ，Ｃ3 Ｈ8 ，Ｈ2 を用い、かつ、ＳｉＨ
4 ／Ｃ3 Ｈ6 流量比を「０．５」とする。また、成長温
度を１３００℃とする。これにより、３Ｃ−ＳｉＣ表面
チャネルエピ層５を得る。つまり、通常１５００℃に対
して１３００℃と温度を下げるとともに、ＳｉＨ4 ／Ｃ
3 Ｈ6 流量比を通常「１」であるのに対し「０．５」と
低くして成膜することにより３Ｃ−ＳｉＣ表面チャネル
エピ層５を得る。即ち、６Ｈ−ＳｉＣの｛０００１｝面
の上に３Ｃ−ＳｉＣ｛１１１｝面を形成する。
【００６４】引き続き、図１６に示すように、表面チャ
ネルエピ層５の上にマスク（ＬＴＯ膜等）３１を配置し
た状態でアルミをイオン注入してディープベース領域３
０ａ，３０ｂを形成する。
ネルエピ層５の上にマスク（ＬＴＯ膜等）３１を配置し
た状態でアルミをイオン注入してディープベース領域３
０ａ，３０ｂを形成する。
【００６５】さらに、図１７に示すように、前述のマス
ク３１を用いて、Ｎ2 をイオン注入して、ｎ+ 型ソース
領域４ａ，４ｂを形成する。そして、マスク３１を除去
した後、図１８に示すように、フォトレジスト法を用い
て表面チャネルエピ層５の上の所定領域にＬＴＯ膜２２
を配置し、これをマスクとしてＲＩＥによりｎ+ 型ソー
ス領域４ａ，４ｂの一部およびｐ- 型炭化珪素ベース領
域３ａ，３ｂをエッチングして凹部６ａ，６ｂを形成す
る。
ク３１を用いて、Ｎ2 をイオン注入して、ｎ+ 型ソース
領域４ａ，４ｂを形成する。そして、マスク３１を除去
した後、図１８に示すように、フォトレジスト法を用い
て表面チャネルエピ層５の上の所定領域にＬＴＯ膜２２
を配置し、これをマスクとしてＲＩＥによりｎ+ 型ソー
ス領域４ａ，４ｂの一部およびｐ- 型炭化珪素ベース領
域３ａ，３ｂをエッチングして凹部６ａ，６ｂを形成す
る。
【００６６】さらに、ＬＴＯ膜２２を除去した後、図１
９に示すように、基板の上にウェット酸化によりゲート
絶縁膜（ゲート酸化膜）７を形成する。その後、ゲート
絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤ
により堆積する。
９に示すように、基板の上にウェット酸化によりゲート
絶縁膜（ゲート酸化膜）７を形成する。その後、ゲート
絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤ
により堆積する。
【００６７】引き続き、図２０に示すように、ゲート絶
縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜
９を形成しポリシリコンゲート電極８を覆う。そして、
図１２に示すように、室温での金属スパッタリングによ
りソース電極１０及びドレイン電極１１を配置する。ま
た、成膜後に１０００℃のアニールを行う。
縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜
９を形成しポリシリコンゲート電極８を覆う。そして、
図１２に示すように、室温での金属スパッタリングによ
りソース電極１０及びドレイン電極１１を配置する。ま
た、成膜後に１０００℃のアニールを行う。
【００６８】このようにして、パワープレーナ型ＭＯＳ
ＦＥＴが完成する。このパワープレーナ型ＭＯＳＦＥＴ
のオフ時には、ポリシリコンゲート電極８と表面チャネ
ルエピ層５の仕事関数差およびｐ- 型炭化珪素ベース領
域３ａ，３ｂと表面チャネルエピ層５のｐｎ接合による
空乏化によりピンチオフする。
ＦＥＴが完成する。このパワープレーナ型ＭＯＳＦＥＴ
のオフ時には、ポリシリコンゲート電極８と表面チャネ
ルエピ層５の仕事関数差およびｐ- 型炭化珪素ベース領
域３ａ，３ｂと表面チャネルエピ層５のｐｎ接合による
空乏化によりピンチオフする。
【００６９】一方、ポリシリコンゲート電極８に電圧を
印加することで表面チャネルエピ層５にキャリアが蓄積
する蓄積モードでオンする。オン状態においては、電子
は、ｎ+ 型ソース領域４ａ，４ｂから表面チャネルエピ
層５を経由し表面チャネルエピ層５からｎ- 型炭化珪素
エピ層２に流れ、ｎ- 型炭化珪素エピ層２（ドリフト領
域）に達すると、電子は、ｎ+ 型炭化珪素半導体基板１
（ｎ+ ドレイン）へ垂直に流れる。
印加することで表面チャネルエピ層５にキャリアが蓄積
する蓄積モードでオンする。オン状態においては、電子
は、ｎ+ 型ソース領域４ａ，４ｂから表面チャネルエピ
層５を経由し表面チャネルエピ層５からｎ- 型炭化珪素
エピ層２に流れ、ｎ- 型炭化珪素エピ層２（ドリフト領
域）に達すると、電子は、ｎ+ 型炭化珪素半導体基板１
（ｎ+ ドレイン）へ垂直に流れる。
【００７０】この際、本実施形態においては基板側Ｓｉ
Ｃとは別に表面チャネルエピ層５として高い移動度を持
つ３Ｃ−ＳｉＣを用いているのでＦＥＴのトランジスタ
特性（オン抵抗）を著しく向上することができ、特にオ
ン抵抗を低減させることによりモジュールとして用いた
場合の損失を大幅に低減することができる。
Ｃとは別に表面チャネルエピ層５として高い移動度を持
つ３Ｃ−ＳｉＣを用いているのでＦＥＴのトランジスタ
特性（オン抵抗）を著しく向上することができ、特にオ
ン抵抗を低減させることによりモジュールとして用いた
場合の損失を大幅に低減することができる。
【００７１】つまり、基板側ＳｉＣの上に同じ多形・結
晶系の表面チャネルエピ層５を成長させる場合（例え
ば、６Ｈ−ＳｉＣ基板の上に６Ｈ−ＳｉＣエピタキシャ
ル層を形成したり、４Ｈ−ＳｉＣ基板の上に４Ｈ−Ｓｉ
Ｃエピタキシャル層を形成する場合）、一般的には特性
のよい４Ｈ−ＳｉＣが用いられるが、その４Ｈ−ＳｉＣ
基板は品質が悪くエピタキシャル層までも品位が落ちて
しまう。これに対し、表面チャネルエピ層５の多形・結
晶系を基板側とは異なるものを用いることにより高特
性、高信頼性のあるＳｉＣ半導体装置を得ることができ
る。
晶系の表面チャネルエピ層５を成長させる場合（例え
ば、６Ｈ−ＳｉＣ基板の上に６Ｈ−ＳｉＣエピタキシャ
ル層を形成したり、４Ｈ−ＳｉＣ基板の上に４Ｈ−Ｓｉ
Ｃエピタキシャル層を形成する場合）、一般的には特性
のよい４Ｈ−ＳｉＣが用いられるが、その４Ｈ−ＳｉＣ
基板は品質が悪くエピタキシャル層までも品位が落ちて
しまう。これに対し、表面チャネルエピ層５の多形・結
晶系を基板側とは異なるものを用いることにより高特
性、高信頼性のあるＳｉＣ半導体装置を得ることができ
る。
【００７２】尚、基板側ＳｉＣ（１，２，３ａ，３ｂ，
４ａ，４ｂ）と表面チャネルエピ層５の多形・結晶系の
組み合わせとしては、６Ｈ−ＳｉＣ基板と３Ｃ−ＳｉＣ
エピタキシャル層５の組み合わせの他にも、例えば、６
Ｈ−ＳｉＣ基板と４Ｈ−ＳｉＣエピタキシャル層５、４
Ｈ−ＳｉＣ基板と３Ｃ−ＳｉＣエピタキシャル層５、な
ど各種の組み合わせが可能である。
４ａ，４ｂ）と表面チャネルエピ層５の多形・結晶系の
組み合わせとしては、６Ｈ−ＳｉＣ基板と３Ｃ−ＳｉＣ
エピタキシャル層５の組み合わせの他にも、例えば、６
Ｈ−ＳｉＣ基板と４Ｈ−ＳｉＣエピタキシャル層５、４
Ｈ−ＳｉＣ基板と３Ｃ−ＳｉＣエピタキシャル層５、な
ど各種の組み合わせが可能である。
【００７３】又、ベース領域３ａ，３ｂにおいてディー
プベース領域３０ａ，３０ｂが形成されベース領域３
ａ，３ｂの一部の厚さが厚くなっているので、ディープ
ベース領域３０ａ，３０ｂの下のｎ- 型炭化珪素エピ層
２における厚さが薄くなり（ｎ + 型炭化珪素半導体基板
１とディープベース領域３０ａ，３０ｂとの距離が短く
なり）ブレークダウンしやすくなる。また、ディープベ
ース領域３０ａ，３０ｂの不純物濃度は厚さの薄い部分
の不純物濃度よりも高くなっているので、更にブレーク
ダウンしやすくなる。さらに、ディープベース領域３０
ａ，３０ｂはソース領域４ａ，４ｂの下部に形成されて
いるので、図１６，１７に示すようにマスク３１の共通
化を図ることができる。
プベース領域３０ａ，３０ｂが形成されベース領域３
ａ，３ｂの一部の厚さが厚くなっているので、ディープ
ベース領域３０ａ，３０ｂの下のｎ- 型炭化珪素エピ層
２における厚さが薄くなり（ｎ + 型炭化珪素半導体基板
１とディープベース領域３０ａ，３０ｂとの距離が短く
なり）ブレークダウンしやすくなる。また、ディープベ
ース領域３０ａ，３０ｂの不純物濃度は厚さの薄い部分
の不純物濃度よりも高くなっているので、更にブレーク
ダウンしやすくなる。さらに、ディープベース領域３０
ａ，３０ｂはソース領域４ａ，４ｂの下部に形成されて
いるので、図１６，１７に示すようにマスク３１の共通
化を図ることができる。
【００７４】このように本実施形態は、下記の特徴を有
する。 （イ）半導体基板１とｎ- 型炭化珪素エピ層２とベース
領域３ａ，３ｂとソース領域４ａ，４ｂを構成する炭化
珪素を６Ｈとし、表面チャネルエピ層５の炭化珪素を３
Ｃとした。即ち、半導体基板１とｎ- 型炭化珪素エピ層
２とベース領域３ａ，３ｂとソース領域４ａ，４ｂを構
成する炭化珪素が六方晶であり、表面チャネルエピ層５
の炭化珪素が立方晶である。換言すれば、半導体基板１
とｎ- 型炭化珪素エピ層２とベース領域３ａ，３ｂとソ
ース領域４ａ，４ｂを構成する炭化珪素と、表面チャネ
ルエピ層５の炭化珪素の多形が異なるものとした。
する。 （イ）半導体基板１とｎ- 型炭化珪素エピ層２とベース
領域３ａ，３ｂとソース領域４ａ，４ｂを構成する炭化
珪素を６Ｈとし、表面チャネルエピ層５の炭化珪素を３
Ｃとした。即ち、半導体基板１とｎ- 型炭化珪素エピ層
２とベース領域３ａ，３ｂとソース領域４ａ，４ｂを構
成する炭化珪素が六方晶であり、表面チャネルエピ層５
の炭化珪素が立方晶である。換言すれば、半導体基板１
とｎ- 型炭化珪素エピ層２とベース領域３ａ，３ｂとソ
ース領域４ａ，４ｂを構成する炭化珪素と、表面チャネ
ルエピ層５の炭化珪素の多形が異なるものとした。
【００７５】このように表面チャネルエピ層５の多形・
結晶系を基板側とは異なるものを用いることにより高特
性、高信頼性のあるＳｉＣ半導体装置を得ることが可能
となる。 （ロ）ベース領域３ａ，３ｂの一部の厚さを厚くしたデ
ィープベース領域３０ａ，３０ｂを設けたので、ブレー
クダウンしやすくなる。 （ハ）ディープベース領域３０ａ，３０ｂの不純物濃度
は厚さの薄い部分の不純物濃度よりも高くなっているの
で、更にブレークダウンしやすくなる。 （ニ）ディープベース領域３０ａ，３０ｂ（べース領域
の厚さを厚くした部分）をソース領域４ａ，４ｂの下部
に形成したので、製造の際に、図１６，１７に示すよう
に深いベース領域形成マスクとソース領域形成マスクを
共通化したマスク３１を用いることができ、製造コスト
アップを招くことなく図１２のプレーナ型ＭＯＳＦＥＴ
を製造することができる。
結晶系を基板側とは異なるものを用いることにより高特
性、高信頼性のあるＳｉＣ半導体装置を得ることが可能
となる。 （ロ）ベース領域３ａ，３ｂの一部の厚さを厚くしたデ
ィープベース領域３０ａ，３０ｂを設けたので、ブレー
クダウンしやすくなる。 （ハ）ディープベース領域３０ａ，３０ｂの不純物濃度
は厚さの薄い部分の不純物濃度よりも高くなっているの
で、更にブレークダウンしやすくなる。 （ニ）ディープベース領域３０ａ，３０ｂ（べース領域
の厚さを厚くした部分）をソース領域４ａ，４ｂの下部
に形成したので、製造の際に、図１６，１７に示すよう
に深いベース領域形成マスクとソース領域形成マスクを
共通化したマスク３１を用いることができ、製造コスト
アップを招くことなく図１２のプレーナ型ＭＯＳＦＥＴ
を製造することができる。
【００７６】つまり、図１３のように半導体基板１の主
表面１ａ上にｎ- 型炭化珪素エピ層２を形成し、図１４
のようにｎ- 型炭化珪素エピ層２の表層部の所定領域
に、所定深さを有するベース領域３ａ，３ｂを形成す
る。そして、図１５のようにｎ-型炭化珪素エピ層２の
上に、表面チャネルエピ層５を配置し、図１６のように
ベース領域３ａ，３ｂ内の所定領域に、ベース領域３
ａ，３ｂよりも深いディープベース領域３０ａ，３０ｂ
を形成し、さらに、図１７のようにディープベース領域
形成用マスク３１を用いて、ベース領域３ａ，３ｂの表
層部の所定領域に、ベース領域３ａ，３ｂの深さよりも
浅いソース領域４ａ，４ｂを形成する。その後、表面チ
ャネルエピ層５の表面にゲート絶縁膜７を介してゲート
電極８を形成するとともに、ベース領域３ａ，３ｂおよ
びソース領域４ａ，４ｂに接触するソース電極１０を形
成する。
表面１ａ上にｎ- 型炭化珪素エピ層２を形成し、図１４
のようにｎ- 型炭化珪素エピ層２の表層部の所定領域
に、所定深さを有するベース領域３ａ，３ｂを形成す
る。そして、図１５のようにｎ-型炭化珪素エピ層２の
上に、表面チャネルエピ層５を配置し、図１６のように
ベース領域３ａ，３ｂ内の所定領域に、ベース領域３
ａ，３ｂよりも深いディープベース領域３０ａ，３０ｂ
を形成し、さらに、図１７のようにディープベース領域
形成用マスク３１を用いて、ベース領域３ａ，３ｂの表
層部の所定領域に、ベース領域３ａ，３ｂの深さよりも
浅いソース領域４ａ，４ｂを形成する。その後、表面チ
ャネルエピ層５の表面にゲート絶縁膜７を介してゲート
電極８を形成するとともに、ベース領域３ａ，３ｂおよ
びソース領域４ａ，４ｂに接触するソース電極１０を形
成する。
【００７７】このようにして、ディープベース領域形成
用マスク３１を用いてソース領域４ａ，４ｂが形成さ
れ、マスクの共通化を図ることができる。 （第３の実施の形態）次に、第３の実施の形態を、第２
の実施の形態との相違点を中心に説明する。
用マスク３１を用いてソース領域４ａ，４ｂが形成さ
れ、マスクの共通化を図ることができる。 （第３の実施の形態）次に、第３の実施の形態を、第２
の実施の形態との相違点を中心に説明する。
【００７８】図２１には、本実施形態におけるｎチャネ
ルタイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳ
ＦＥＴ）の断面図を示す。図２１において、べース領域
３ａ，３ｂの厚さを厚くした部分、即ち、ディープベー
ス領域３０ｃ，３０ｄを、ソース領域４ａ，４ｂとは重
ならない箇所に形成している。これにより、破壊しにく
くなる。
ルタイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳ
ＦＥＴ）の断面図を示す。図２１において、べース領域
３ａ，３ｂの厚さを厚くした部分、即ち、ディープベー
ス領域３０ｃ，３０ｄを、ソース領域４ａ，４ｂとは重
ならない箇所に形成している。これにより、破壊しにく
くなる。
【００７９】この理由について説明する。ブレークダウ
ンはディープベース領域３０ｃ，３０ｄで発生し、ソー
ス電極１０とドレイン電極１１との間にブレークダウン
電流が流れる。この際、ブレークダウン電流の流れる経
路にソース領域が存在すると、ソース領域に電圧降下が
生じ、ｐ型ベース領域３ａ，３ｂとのｐｎ接合が順バイ
アスされ、これによりｎ-型炭化珪素エピ層２とベース
領域３ａ（３ｂ）とソース領域４ａ（４ｂ）とからなる
ｎｐｎトランジスタが動作してしまい大電流が生じ、素
子が熱せられ、信頼性上好ましくない状態になり得る。
従って、本実施形態のようにブレークダウン電流が主に
流れる経路からソース領域４ａ，４ｂを外すことでこの
ような事態を回避することができる。
ンはディープベース領域３０ｃ，３０ｄで発生し、ソー
ス電極１０とドレイン電極１１との間にブレークダウン
電流が流れる。この際、ブレークダウン電流の流れる経
路にソース領域が存在すると、ソース領域に電圧降下が
生じ、ｐ型ベース領域３ａ，３ｂとのｐｎ接合が順バイ
アスされ、これによりｎ-型炭化珪素エピ層２とベース
領域３ａ（３ｂ）とソース領域４ａ（４ｂ）とからなる
ｎｐｎトランジスタが動作してしまい大電流が生じ、素
子が熱せられ、信頼性上好ましくない状態になり得る。
従って、本実施形態のようにブレークダウン電流が主に
流れる経路からソース領域４ａ，４ｂを外すことでこの
ような事態を回避することができる。
【００８０】このように本実施形態は、下記の特徴を有
する。 （イ）ベース領域３ａ，３ｂの一部の厚さを厚くした部
分（ディープベース領域３０ｃ，３０ｄ）は、ソース領
域４ａ，４ｂとは重ならない箇所に設けたので、破壊し
にくいものとすることができる。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
する。 （イ）ベース領域３ａ，３ｂの一部の厚さを厚くした部
分（ディープベース領域３０ｃ，３０ｄ）は、ソース領
域４ａ，４ｂとは重ならない箇所に設けたので、破壊し
にくいものとすることができる。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００８１】図２２には、本実施形態におけるｎチャネ
ルタイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳ
ＦＥＴ）の断面図を示す。図２２において、ｎ- 型炭化
珪素エピ層２の表面に、ｎ- 型ＳｉＣ層４０が延設され
ている。つまり、ベース領域３ａ，３ｂの表面部におい
てソース領域４ａ，４ｂとｎ- 型炭化珪素エピ層２とを
繋ぐようにｎ- 型ＳｉＣ層４０が配置されている。この
ｎ- 型ＳｉＣ層４０は、エピタキシャル成長にて形成さ
れたものであり、エピタキシャル膜の結晶が３Ｃのもの
を用いている。又、ｎ- 型ＳｉＣ層４０は、デバイスの
動作時にデバイス表面においてチャネル形成層として機
能する。このｎ- 型ＳｉＣ層４０を表面チャネルエピ層
という。
ルタイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳ
ＦＥＴ）の断面図を示す。図２２において、ｎ- 型炭化
珪素エピ層２の表面に、ｎ- 型ＳｉＣ層４０が延設され
ている。つまり、ベース領域３ａ，３ｂの表面部におい
てソース領域４ａ，４ｂとｎ- 型炭化珪素エピ層２とを
繋ぐようにｎ- 型ＳｉＣ層４０が配置されている。この
ｎ- 型ＳｉＣ層４０は、エピタキシャル成長にて形成さ
れたものであり、エピタキシャル膜の結晶が３Ｃのもの
を用いている。又、ｎ- 型ＳｉＣ層４０は、デバイスの
動作時にデバイス表面においてチャネル形成層として機
能する。このｎ- 型ＳｉＣ層４０を表面チャネルエピ層
という。
【００８２】このように、表面チャネルエピ層４０がソ
ース領域４ａ，４ｂの一部領域Ｓ上に重なっている。よ
り正確には、表面チャネルエピ層４０はソース領域４
ａ，４ｂの全面を覆っていない。
ース領域４ａ，４ｂの一部領域Ｓ上に重なっている。よ
り正確には、表面チャネルエピ層４０はソース領域４
ａ，４ｂの全面を覆っていない。
【００８３】他は、図１と同様の構成であり、同一の符
号を付すことによりその説明は省略する。次に、このパ
ワープレーナ型ＭＯＳＦＥＴの製造工程を、図２３〜図
２７を用いて説明する。
号を付すことによりその説明は省略する。次に、このパ
ワープレーナ型ＭＯＳＦＥＴの製造工程を、図２３〜図
２７を用いて説明する。
【００８４】まず、図２３に示すように、ｎ型６Ｈ−Ｓ
ｉＣ基板、即ち、ｎ+ 型炭化珪素半導体基板１を用意
し、この基板１の主表面１ａに厚さ５μｍのｎ- 型炭化
珪素エピ層２をエピタキシャル成長する。本例では、ｎ
- 型炭化珪素エピ層２は下地の基板（１）と同様の結晶
が得られ、ｎ型６Ｈ−ＳｉＣ層となる。
ｉＣ基板、即ち、ｎ+ 型炭化珪素半導体基板１を用意
し、この基板１の主表面１ａに厚さ５μｍのｎ- 型炭化
珪素エピ層２をエピタキシャル成長する。本例では、ｎ
- 型炭化珪素エピ層２は下地の基板（１）と同様の結晶
が得られ、ｎ型６Ｈ−ＳｉＣ層となる。
【００８５】そして、図２４に示すように、ｎ- 型炭化
珪素エピ層２の上の所定領域にＬＴＯ膜２０を配置し、
これをマスクとしてＡｌ（アルミニウム）をイオン注入
して、ｐ- 型炭化珪素ベース領域３ａ，３ｂを形成す
る。
珪素エピ層２の上の所定領域にＬＴＯ膜２０を配置し、
これをマスクとしてＡｌ（アルミニウム）をイオン注入
して、ｐ- 型炭化珪素ベース領域３ａ，３ｂを形成す
る。
【００８６】さらに、ＬＴＯ膜２０を除去した後、図２
５に示すように、ｎ- 型炭化珪素エピ層２の上の所定領
域にＬＴＯ膜４１を配置し、これをマスクとしてＮ2 を
イオン注入して、ｎ+ 型ソース領域４ａ，４ｂを形成す
る。
５に示すように、ｎ- 型炭化珪素エピ層２の上の所定領
域にＬＴＯ膜４１を配置し、これをマスクとしてＮ2 を
イオン注入して、ｎ+ 型ソース領域４ａ，４ｂを形成す
る。
【００８７】そして、ＬＴＯ膜４１を除去した後、図２
６に示すように、ｎ- 型炭化珪素エピ層２の上にｎ- 型
の表面チャネルエピ層４０をエピタキシャル成長する。
このときの成長条件は、ソースガスとしてＳｉＨ4 ，Ｃ
3 Ｈ8 ，Ｈ2 を用い、かつ、ＳｉＨ4 ／Ｃ3 Ｈ6 流量比
を「０．５」とする。また、成長温度を１３００℃とす
る。これにより、３Ｃ−ＳｉＣ表面チャネルエピ層４０
を得る。
６に示すように、ｎ- 型炭化珪素エピ層２の上にｎ- 型
の表面チャネルエピ層４０をエピタキシャル成長する。
このときの成長条件は、ソースガスとしてＳｉＨ4 ，Ｃ
3 Ｈ8 ，Ｈ2 を用い、かつ、ＳｉＨ4 ／Ｃ3 Ｈ6 流量比
を「０．５」とする。また、成長温度を１３００℃とす
る。これにより、３Ｃ−ＳｉＣ表面チャネルエピ層４０
を得る。
【００８８】引き続き、図２７に示すように、不要な表
面チャネルエピ層４０を除去する。すなわち、フォトレ
ジスト材、ＳｉＯ2 膜、ＳｉＮ膜などのマスク材Ｍを形
成し、ドライエッチング（例えばＲＩＥ法）により不要
な表面チャネルエピ層４０を除去する。また、マスク材
ＭをＳｉＮ膜として表面チャネルエピ層４０を熱酸化に
よって酸化膜に変換させ除去することもできる。また、
ドライエッチングにより表面チャネルエピ層４０を除去
する場合、エッチングにて露出したｎ+ 型ソース領域４
ａ，４ｂおよびｐ- 型炭化珪素ベース領域３ａ，３ｂの
表面はドライエッチングにより荒れた状態になるが、こ
のような荒れた表面を熱酸化により除去することもでき
る。
面チャネルエピ層４０を除去する。すなわち、フォトレ
ジスト材、ＳｉＯ2 膜、ＳｉＮ膜などのマスク材Ｍを形
成し、ドライエッチング（例えばＲＩＥ法）により不要
な表面チャネルエピ層４０を除去する。また、マスク材
ＭをＳｉＮ膜として表面チャネルエピ層４０を熱酸化に
よって酸化膜に変換させ除去することもできる。また、
ドライエッチングにより表面チャネルエピ層４０を除去
する場合、エッチングにて露出したｎ+ 型ソース領域４
ａ，４ｂおよびｐ- 型炭化珪素ベース領域３ａ，３ｂの
表面はドライエッチングにより荒れた状態になるが、こ
のような荒れた表面を熱酸化により除去することもでき
る。
【００８９】その後、図２２に示すように、ゲート絶縁
膜（ゲート酸化膜）７を形成する。その後、ゲート絶縁
膜７の上にポリシリコンゲート電極８をＬＰＣＶＤによ
り堆積する。引き続き、ＬＴＯよりなる絶縁膜９を形成
してゲート絶縁膜７を覆う。そして、室温での金属スパ
ッタリングによりソース電極１０及びドレイン電極１１
を配置する。また、成膜後に１０００℃のアニールを行
う。
膜（ゲート酸化膜）７を形成する。その後、ゲート絶縁
膜７の上にポリシリコンゲート電極８をＬＰＣＶＤによ
り堆積する。引き続き、ＬＴＯよりなる絶縁膜９を形成
してゲート絶縁膜７を覆う。そして、室温での金属スパ
ッタリングによりソース電極１０及びドレイン電極１１
を配置する。また、成膜後に１０００℃のアニールを行
う。
【００９０】このようにして、パワープレーナ型ＭＯＳ
ＦＥＴが完成する。このパワープレーナ型ＭＯＳＦＥＴ
のオフ時にはポリシリコンゲート電極８と表面チャネル
エピ層４０の仕事関数差およびｐ- 型炭化珪素ベース領
域３ａ，３ｂと表面チャネルエピ層４０のｐｎ接合によ
る空乏化によりピンチオフする。
ＦＥＴが完成する。このパワープレーナ型ＭＯＳＦＥＴ
のオフ時にはポリシリコンゲート電極８と表面チャネル
エピ層４０の仕事関数差およびｐ- 型炭化珪素ベース領
域３ａ，３ｂと表面チャネルエピ層４０のｐｎ接合によ
る空乏化によりピンチオフする。
【００９１】一方、ポリシリコンゲート電極８に電圧を
印加することで表面チャネルエピ層４０にキャリアが蓄
積する蓄積モードでオンする。オン状態においては、電
子は、ｎ+ 型ソース領域４ａ，４ｂから表面チャネルエ
ピ層４０を経由し表面チャネルエピ層４０からｎ- 型炭
化珪素エピ層２に流れ、ｎ- 型炭化珪素エピ層２（ドリ
フト領域）に達すると、電子は、ｎ+ 型炭化珪素半導体
基板１（ｎ+ ドレイン）へ垂直に流れる。
印加することで表面チャネルエピ層４０にキャリアが蓄
積する蓄積モードでオンする。オン状態においては、電
子は、ｎ+ 型ソース領域４ａ，４ｂから表面チャネルエ
ピ層４０を経由し表面チャネルエピ層４０からｎ- 型炭
化珪素エピ層２に流れ、ｎ- 型炭化珪素エピ層２（ドリ
フト領域）に達すると、電子は、ｎ+ 型炭化珪素半導体
基板１（ｎ+ ドレイン）へ垂直に流れる。
【００９２】ここで、ソース領域４ａ，４ｂと表面チャ
ネルエピ層４０との接触箇所Ｓがコンタクト面積とな
り、図１の構造に比べ、表面チャネルエピ層４０へのコ
ンタクト面積をかせぐことができる。
ネルエピ層４０との接触箇所Ｓがコンタクト面積とな
り、図１の構造に比べ、表面チャネルエピ層４０へのコ
ンタクト面積をかせぐことができる。
【００９３】このように本実施形態は、下記の特徴を有
する。 （イ）表面チャネルエピ層４０はソース領域４ａ，４ｂ
の一部領域上に重なっている構造としたので、ソース領
域４ａ，４ｂから表面チャネルエピ層４０へのコンタク
ト面積を広くすることができる。 （ロ）この場合の製造方法として、図２３のように半導
体基板１の主表面上に、ｎ- 型炭化珪素エピ層２を形成
し、図２４のようにｎ- 型炭化珪素エピ層２の表層部の
所定領域に、所定深さを有するベース領域３ａ，３ｂを
形成するとともに、図２５のようにベース領域３ａ，３
ｂの表層部の所定領域に、ベース領域３ａ，３ｂの深さ
よりも浅いソース領域４ａ，４ｂを形成する。そして、
図２６のようにｎ- 型炭化珪素エピ層２の上に、表面チ
ャネルエピ層４０をエピタキシャル成長し、図２７のよ
うにソース領域４ａ，４ｂの上の一部に表面チャネルエ
ピ層４０を残した状態で不要な表面チャネルエピ層４０
を除去する。さらに、図２２のように表面チャネルエピ
層４０の表面にゲート絶縁膜７を介してゲート電極８を
形成するとともに、ベース領域３ａ，３ｂおよびソース
領域４ａ，４ｂに接触するソース電極１０を形成する。
このようにすると、（イ）の半導体装置が製造される。
する。 （イ）表面チャネルエピ層４０はソース領域４ａ，４ｂ
の一部領域上に重なっている構造としたので、ソース領
域４ａ，４ｂから表面チャネルエピ層４０へのコンタク
ト面積を広くすることができる。 （ロ）この場合の製造方法として、図２３のように半導
体基板１の主表面上に、ｎ- 型炭化珪素エピ層２を形成
し、図２４のようにｎ- 型炭化珪素エピ層２の表層部の
所定領域に、所定深さを有するベース領域３ａ，３ｂを
形成するとともに、図２５のようにベース領域３ａ，３
ｂの表層部の所定領域に、ベース領域３ａ，３ｂの深さ
よりも浅いソース領域４ａ，４ｂを形成する。そして、
図２６のようにｎ- 型炭化珪素エピ層２の上に、表面チ
ャネルエピ層４０をエピタキシャル成長し、図２７のよ
うにソース領域４ａ，４ｂの上の一部に表面チャネルエ
ピ層４０を残した状態で不要な表面チャネルエピ層４０
を除去する。さらに、図２２のように表面チャネルエピ
層４０の表面にゲート絶縁膜７を介してゲート電極８を
形成するとともに、ベース領域３ａ，３ｂおよびソース
領域４ａ，４ｂに接触するソース電極１０を形成する。
このようにすると、（イ）の半導体装置が製造される。
【００９４】なお、本実施形態の応用例として、以下の
ようにしてもよい。図２８に示すように、ベース領域３
ａ，３ｂにおいて、一部の厚さが厚くなっている。つま
り、ディープベース領域５０ａ，５０ｂが形成されてい
る。このべース領域３ａ，３ｂの厚さを厚くした部分
（ディープベース領域５０ａ，５０ｂ）の不純物濃度
は、厚さの薄い部分の不純物濃度よりも高くなってい
る。また、ディープベース領域５０ａ，５０ｂはソース
領域４ａ，４ｂの下部に形成されている。
ようにしてもよい。図２８に示すように、ベース領域３
ａ，３ｂにおいて、一部の厚さが厚くなっている。つま
り、ディープベース領域５０ａ，５０ｂが形成されてい
る。このべース領域３ａ，３ｂの厚さを厚くした部分
（ディープベース領域５０ａ，５０ｂ）の不純物濃度
は、厚さの薄い部分の不純物濃度よりも高くなってい
る。また、ディープベース領域５０ａ，５０ｂはソース
領域４ａ，４ｂの下部に形成されている。
【００９５】また、第１実施形態及び第２実施形態と同
様にソース領域４ａ，４ｂに凹部６ａ，６ｂを形成して
ソース電極１０とコンタクトさせるようにしてもよい。
このようにすると、凹部６ａ，６ｂの分だけ電極とのコ
ンタクト領域が増加する。
様にソース領域４ａ，４ｂに凹部６ａ，６ｂを形成して
ソース電極１０とコンタクトさせるようにしてもよい。
このようにすると、凹部６ａ，６ｂの分だけ電極とのコ
ンタクト領域が増加する。
【００９６】あるいは、図２９に示すように、ベース領
域３ａ，３ｂにおいて、一部の厚さが厚いディープベー
ス領域５０ｃ，５０ｄが形成され、かつ、このディープ
ベース領域５０ｃ，５０ｄはソース領域４ａ，４ｂとは
重ならない箇所に形成している。これにより、破壊しに
くくなる。
域３ａ，３ｂにおいて、一部の厚さが厚いディープベー
ス領域５０ｃ，５０ｄが形成され、かつ、このディープ
ベース領域５０ｃ，５０ｄはソース領域４ａ，４ｂとは
重ならない箇所に形成している。これにより、破壊しに
くくなる。
【００９７】また、半導体基板１とｎ- 型炭化珪素エピ
層２とベース領域３ａ，３ｂとソース領域４ａ，４ｂを
構成する炭化珪素の結晶系・多形と、表面チャネルエピ
層４０の炭化珪素の結晶系・多形が同じであってもよ
い。
層２とベース領域３ａ，３ｂとソース領域４ａ，４ｂを
構成する炭化珪素の結晶系・多形と、表面チャネルエピ
層４０の炭化珪素の結晶系・多形が同じであってもよ
い。
【図１】 第１の実施の形態におけるパワープレーナ型
ＭＯＳＦＥＴの断面構造模式図。
ＭＯＳＦＥＴの断面構造模式図。
【図２】 パワープレーナ型ＭＯＳＦＥＴの製造工程を
説明するための断面図。
説明するための断面図。
【図３】 同じくパワープレーナ型ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図４】 同じくパワープレーナ型ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図５】 同じくパワープレーナ型ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図６】 同じくパワープレーナ型ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図７】 同じくパワープレーナ型ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図８】 同じくパワープレーナ型ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図９】 同じくパワープレーナ型ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図１０】 表面チャネルエピ層の厚さと耐圧との関係
を示す説明図。
を示す説明図。
【図１１】 第１の実施形態での別例のパワープレーナ
型ＭＯＳＦＥＴの製造工程を説明するための断面図。
型ＭＯＳＦＥＴの製造工程を説明するための断面図。
【図１２】 第２の実施の形態におけるパワープレーナ
型ＭＯＳＦＥＴの断面構造模式図。
型ＭＯＳＦＥＴの断面構造模式図。
【図１３】 パワープレーナ型ＭＯＳＦＥＴの製造工程
を説明するための断面図。
を説明するための断面図。
【図１４】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１５】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１６】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１７】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１８】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１９】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図２０】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図２１】 第３の実施の形態におけるパワープレーナ
型ＭＯＳＦＥＴの断面構造模式図。
型ＭＯＳＦＥＴの断面構造模式図。
【図２２】 第４の実施の形態におけるパワープレーナ
型ＭＯＳＦＥＴの断面構造模式図。
型ＭＯＳＦＥＴの断面構造模式図。
【図２３】 パワープレーナ型ＭＯＳＦＥＴの製造工程
を説明するための断面図。
を説明するための断面図。
【図２４】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図２５】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図２６】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図２７】 同じくパワープレーナ型ＭＯＳＦＥＴの製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図２８】 第４の実施形態での別例のパワープレーナ
型ＭＯＳＦＥＴの製造工程を説明するための断面図。
型ＭＯＳＦＥＴの製造工程を説明するための断面図。
【図２９】 第４の実施形態での他の別例のパワープレ
ーナ型ＭＯＳＦＥＴの製造工程を説明するための断面
図。
ーナ型ＭＯＳＦＥＴの製造工程を説明するための断面
図。
【図３０】 従来技術を説明するためのトレンチ型ＭＯ
ＳＦＥＴの断面構造模式図。
ＳＦＥＴの断面構造模式図。
【図３１】 電界と距離との関係を示す説明図。
【図３２】 従来技術を説明するためのプレーナ型ＭＯ
ＳＦＥＴの断面構造模式図。
ＳＦＥＴの断面構造模式図。
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素エ
ピ層、３ａ，３ｂ…ｐ - 型炭化珪素ベース領域、４ａ，
４ｂ…ｎ+ 型ソース領域、５…表面チャネルエピ層、７
…ゲート絶縁膜、８…ポリシリコンゲート電極、１０…
ソース電極、１１…ドレイン電極、３０ａ，３０ｂ，３
０ｃ，３０ｄ…ディープベース領域、３１…マスク、４
０…表面チャネルエピ層、５０ａ，５０ｂ，５０ｃ，５
０ｄ…ディープベース領域。
ピ層、３ａ，３ｂ…ｐ - 型炭化珪素ベース領域、４ａ，
４ｂ…ｎ+ 型ソース領域、５…表面チャネルエピ層、７
…ゲート絶縁膜、８…ポリシリコンゲート電極、１０…
ソース電極、１１…ドレイン電極、３０ａ，３０ｂ，３
０ｃ，３０ｄ…ディープベース領域、３１…マスク、４
０…表面チャネルエピ層、５０ａ，５０ｂ，５０ｃ，５
０ｄ…ディープベース領域。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 原 邦彦
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(56)参考文献 特開 平５−259443（ＪＰ，Ａ)
特開 平７−131016（ＪＰ，Ａ)
特開 平３−54868（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (9)
- 【請求項１】 主表面および主表面の反対面である裏面
を有し、単結晶炭化珪素よりなる第１導電型の半導体基
板と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも低いドーパント濃度を有する第１導電型の炭化珪
素エピタキシャル層と、 前記炭化珪素エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第２導電型のベース領域と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域と、 前記ベース領域の表面部において前記ソース領域と前記
第１導電型の炭化珪素エピタキシャル層とを繋ぐように
配置され、炭化珪素よりなる第１導電型の表面チャネル
層と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 前記ベース領域およびソース領域に接触するように形成
されたソース電極と、 前記半導体基板の裏面に形成されたドレイン電極とを備
え、 前記ゲート電極はポリシリコンゲート電極であり、この
ポリシリコンゲート電極は前記表面チャネル層と逆導電
型である ことを特徴とする炭化珪素半導体装置。 - 【請求項２】 主表面および主表面の反対面である裏面
を有し、単結晶炭化珪素よりなる第１導電型の半導体基
板と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも低いドーパント濃度を有する第１導電型の炭化珪
素エピタキシャル層と、 前記炭化珪素エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第２導電型のベース領域と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域と、 前記ベース領域の表面部において前記ソース領域と前記
第１導電型の炭化珪素エピタキシャル層とを繋ぐように
配置され、炭化珪素よりなる第１導電型の表面 チャネル
層と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 前記ベース領域およびソース領域に接触するように形成
されたソース電極と、 前記半導体基板の裏面に形成されたドレイン電極とを備
え、 前記ゲート電極は第１の仕事関数電位を有し、前記ベー
ス領域は第２の仕事関数電位を有し、前記表面チャネル
層は第３の仕事関数電位を有し、この第１、第２及び第
３の仕事関数電位は、前記ゲート電極がドレイン領域に
対してゼロ電位にあるとき、前記表面チャネル層に第１
導電型のキャリアを封じ込めるべく設定されてなる 炭化
珪素半導体装置。 - 【請求項３】 請求項１に記載の炭化珪素半導体装置に
おいて、 前記表面チャネル層は、エピタキシャル成長またはイオ
ン注入にて形成されているものである 炭化珪素半導体装
置。 - 【請求項４】 主表面および主表面の反対面である裏面
を有し、単結晶炭化珪素よりなる第１導電型の半導体基
板と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも低いドーパント濃度を有する第１導電型の炭化珪
素エピタキシャル層と、 前記炭化珪素エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第２導電型のベース領域と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域と、 前記ベース領域の表面部において前記ソース領域と前記
第１導電型の炭化珪素エピタキシャル層とを繋ぐように
配置され、炭化珪素よりなる第１導電型の表面チャネル
層と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 前記ベース領域およびソース領域に接触するように形成
されたソース電極と、 前記半導体基板の裏面に形成されたドレイン電極とを備
え、 前記表面チャネル層はエピタキシャル成長にて形成され
ており、前記半導体基 板と炭化珪素エピタキシャル層と
ベース領域とソース領域を構成する炭化珪素と、前記表
面チャネル層の炭化珪素の結晶系が異なる 炭化珪素半導
体装置。 - 【請求項５】 請求項４に記載の炭化珪素半導体装置に
おいて、 前記半導体基板と炭化珪素エピタキシャル層とベース領
域とソース領域を構成する炭化珪素が六方晶であり、前
記表面チャネル層の炭化珪素が立方晶である 炭化珪素半
導体装置。 - 【請求項６】 主表面および主表面の反対面である裏面
を有し、単結晶炭化珪素よりなる第１導電型の半導体基
板と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも低いドーパント濃度を有する第１導電型の炭化珪
素エピタキシャル層と、 前記炭化珪素エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第２導電型のベース領域と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域と、 前記ベース領域の表面部において前記ソース領域と前記
第１導電型の炭化珪素エピタキシャル層とを繋ぐように
配置され、炭化珪素よりなる第１導電型の表面チャネル
層と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 前記ベース領域およびソース領域に接触するように形成
されたソース電極と、 前記半導体基板の裏面に形成されたドレイン電極とを備
え、 前記表面チャネル層はエピタキシャル成長にて形成され
ており、前記半導体基板と炭化珪素エピタキシャル層と
ベース領域とソース領域を構成する炭化珪素と、前記表
面チャネル層の炭化珪素の多形が異なる 炭化珪素半導体
装置。 - 【請求項７】 主表面および主表面の反対面である裏面
を有し、単結晶炭化珪素よりなる第１導電型の半導体基
板と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも低いドーパント濃度を有する第１導電型の炭化珪
素エピタキシャル層と、 前記炭化珪素エピタキシャル層の表層部の所定領域に形
成され、所定深さを有 する第２導電型のベース領域と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域と、 前記ベース領域の表面部において前記ソース領域と前記
第１導電型の炭化珪素エピタキシャル層とを繋ぐように
配置され、炭化珪素よりなる第１導電型の表面チャネル
層と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 前記ベース領域およびソース領域に接触するように形成
されたソース電極と、 前記半導体基板の裏面に形成されたドレイン電極とを備
え、 前記表面チャネル層はエピタキシャル成長にて形成され
ており、前記半導体基板と炭化珪素エピタキシャル層と
ベース領域とソース領域を構成する炭化珪素が６Ｈであ
り、前記表面チャネル層の炭化珪素が３Ｃである 炭化珪
素半導体装置。 - 【請求項８】 主表面および主表面の反対面である裏面
を有し、単結晶炭化珪素よりなる第１導電型の半導体基
板と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも低いドーパント濃度を有する第１導電型の炭化珪
素エピタキシャル層と、 前記炭化珪素エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第２導電型のベース領域と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域と、 前記ベース領域の表面部において前記ソース領域と前記
第１導電型の炭化珪素エピタキシャル層とを繋ぐように
配置され、炭化珪素よりなる第１導電型の表面チャネル
層と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 前記ベース領域およびソース領域に接触するように形成
されたソース電極と、 前記半導体基板の裏面に形成されたドレイン電極とを備
え、 前記表面チャネル層が前記ソース領域の一部領域上に重
なっている 炭化珪素半導体装置。 - 【請求項９】 単結晶炭化珪素よりなる第１導電型の半
導体基板の主表面上に、半導体基板よりも低いドーパン
ト濃度を有する第１導電型の炭化珪素エピタキシャル層
を形成する工程と、 前記炭化珪素エピタキシャル層の表層部の所定領域に、
所定深さを有する第２導電型のベース領域を形成すると
ともに、ベース領域の表層部の所定領域に、該ベース領
域の深さよりも浅い第１導電型のソース領域を形成する
工程と、 前記第１導電型の炭化珪素エピタキシャル層の上に、炭
化珪素よりなる第１導電型の表面チャネル層をエピタキ
シャル成長する工程と、 前記ソース領域の上の一部に表面チャネル層を残した状
態で不要な表面チャネル層を除去する工程と、 前記表面チャネル層の表面にゲート絶縁膜を介してゲー
ト電極を形成するとともに、前記ベース領域およびソー
ス領域に接触するソース電極を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP25907697A JP3385938B2 (ja) | 1997-03-05 | 1997-09-24 | 炭化珪素半導体装置及びその製造方法 |
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| JP9-50233 | 1997-03-05 | ||
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