JP2001094096A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Abstract
(57)【要約】
【課題】 蓄積モードのＭＯＳＦＥＴにおいて、さらな
るオン抵抗の低減を図る。 【解決手段】 表面チャネル層５を、ｐ-型ベース領域
３ａ、３ｂの表面部及びｎ- 型エピ層２の表面部と接す
るように形成されたｎ型チャネル層（５ａ、５ｂ）と、
ｎ型チャネル層の上に形成されたｐ型チャネル層（５
ｃ、５ｄ）とによって構成する。このように、表面チャ
ネル層５にＰＮ接合を形成することにより、ゲート酸化
膜７と接するｐ型チャネル層の下部に位置するｎ型チャ
ネル層にチャネルを形成して電流を流すことができるた
め、ゲート酸化膜７と表面チャネル層５との界面（ＭＯ
Ｓ界面）のラフネス又は残留欠陥とは関係なく、チャネ
ルを形成することができる。これにより、チャネル移動
度を向上させ、さらなるオン抵抗の低減を図ることがで
きる。
るオン抵抗の低減を図る。 【解決手段】 表面チャネル層５を、ｐ-型ベース領域
３ａ、３ｂの表面部及びｎ- 型エピ層２の表面部と接す
るように形成されたｎ型チャネル層（５ａ、５ｂ）と、
ｎ型チャネル層の上に形成されたｐ型チャネル層（５
ｃ、５ｄ）とによって構成する。このように、表面チャ
ネル層５にＰＮ接合を形成することにより、ゲート酸化
膜７と接するｐ型チャネル層の下部に位置するｎ型チャ
ネル層にチャネルを形成して電流を流すことができるた
め、ゲート酸化膜７と表面チャネル層５との界面（ＭＯ
Ｓ界面）のラフネス又は残留欠陥とは関係なく、チャネ
ルを形成することができる。これにより、チャネル移動
度を向上させ、さらなるオン抵抗の低減を図ることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
【０００２】
【従来の技術】従来、プレーナ型のＭＯＳＦＥＴとして
特開平１１−３０８５１０号公報に示されるものが知ら
れている。
特開平１１−３０８５１０号公報に示されるものが知ら
れている。
【０００３】このプレーナ型ＭＯＳＦＥＴの断面図を図
７に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの
構造について説明する。
７に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの
構造について説明する。
【０００４】ｎ+ 型炭化珪素半導体基板（以下、ｎ+型
基板という）１は上面を主表面１ａとし、主表面の反対
面である下面を裏面１ｂとしている。このｎ+ 型基板１
の主表面１ａ上には、基板１よりも低いドーパント濃度
を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ-
型エピ層という）２が積層されている。
基板という）１は上面を主表面１ａとし、主表面の反対
面である下面を裏面１ｂとしている。このｎ+ 型基板１
の主表面１ａ上には、基板１よりも低いドーパント濃度
を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ-
型エピ層という）２が積層されている。
【０００５】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ- 型炭化珪素ベース領域３ａ
およびｐ- 型炭化珪素ベース領域３ｂ（以下、ｐ-型ベ
ース領域３ａ、３ｂという）が離間して形成されてい
る。また、ｐ- 型ベース領域３ａの表層部における所定
領域には、ｐ- 型ベース領域３ａよりも浅いｎ+ 型ソー
ス領域４ａが、また、ｐ- 型ベース領域３ｂの表層部に
おける所定領域には、ｐ - 型ベース領域３ｂよりも浅い
ｎ+ 型ソース領域４ｂがそれぞれ形成されている。
には、所定深さを有するｐ- 型炭化珪素ベース領域３ａ
およびｐ- 型炭化珪素ベース領域３ｂ（以下、ｐ-型ベ
ース領域３ａ、３ｂという）が離間して形成されてい
る。また、ｐ- 型ベース領域３ａの表層部における所定
領域には、ｐ- 型ベース領域３ａよりも浅いｎ+ 型ソー
ス領域４ａが、また、ｐ- 型ベース領域３ｂの表層部に
おける所定領域には、ｐ - 型ベース領域３ｂよりも浅い
ｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソ
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層
は下地の基板に関係なく各種の結晶を形成できるもので
ある。デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表
面チャネル層という。
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層
は下地の基板に関係なく各種の結晶を形成できるもので
ある。デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表
面チャネル層という。
【０００７】表面チャネル層５のドーパント濃度は、１
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３
ａ、３ｂのドーパント濃度以下となっている。これによ
り、低オン抵抗化が図られている。
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３
ａ、３ｂのドーパント濃度以下となっている。これによ
り、低オン抵抗化が図られている。
【０００８】また、ｐ- 型ベース領域３ａ、３ｂ、ｎ+
型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが
形成されている。
型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが
形成されている。
【０００９】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が形成されている。さらに、ゲート絶縁膜７の
上にはゲート電極８が形成されている。ゲート電極８は
絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌ
ｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用い
られている。その上にはソース電極１０が形成され、ソ
ース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ-
型ベース領域３ａ、３ｂと接している。また、ｎ+ 型基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が形成されている。さらに、ゲート絶縁膜７の
上にはゲート電極８が形成されている。ゲート電極８は
絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌ
ｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用い
られている。その上にはソース電極１０が形成され、ソ
ース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ-
型ベース領域３ａ、３ｂと接している。また、ｎ+ 型基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。
【００１０】このように構成された蓄積モードにおいて
は、動作モードをチャネル形成層の導電型を反転させる
ことなくチャネルを誘起する蓄積モードとできるため、
導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、
チャネル移動度を大きくでき、オン抵抗の低減が図れる
ようになっている。
は、動作モードをチャネル形成層の導電型を反転させる
ことなくチャネルを誘起する蓄積モードとできるため、
導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、
チャネル移動度を大きくでき、オン抵抗の低減が図れる
ようになっている。
【００１１】
【発明が解決しようとする課題】上述したように、蓄積
モードのＭＯＳＦＥＴを用いることによりオン抵抗の低
減を図ることができる。しかしながら、さらなるオン抵
抗の低減が望まれている。
モードのＭＯＳＦＥＴを用いることによりオン抵抗の低
減を図ることができる。しかしながら、さらなるオン抵
抗の低減が望まれている。
【００１２】本発明は上記点に鑑みて成され、蓄積モー
ドのＭＯＳＦＥＴにおいて、さらなるオン抵抗の低減を
図ることを目的とする。
ドのＭＯＳＦＥＴにおいて、さらなるオン抵抗の低減を
図ることを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するべ
く、本発明者らはＭＯＳ構造のオン抵抗について検討を
行った。
く、本発明者らはＭＯＳ構造のオン抵抗について検討を
行った。
【００１４】ＭＯＳ構造でのオン抵抗のうちチャネル抵
抗はチャネル移動度及びチャネル内でのキャリア濃度に
より決定される。そして、キャリア濃度については、蓄
積チャネル部のドーピング濃度とゲート電圧によって決
定され、チャネル移動度については、チャネル領域の結
晶性などによって決定される。
抗はチャネル移動度及びチャネル内でのキャリア濃度に
より決定される。そして、キャリア濃度については、蓄
積チャネル部のドーピング濃度とゲート電圧によって決
定され、チャネル移動度については、チャネル領域の結
晶性などによって決定される。
【００１５】本発明者らは、このうちチャネル移動度に
着目し、オン抵抗増加要因についてのさらなる検討を行
った。
着目し、オン抵抗増加要因についてのさらなる検討を行
った。
【００１６】上記従来のＭＯＳＦＥＴでは、チャネル領
域が表面チャネル層５の表層部、具体的には表面チャネ
ル層５とゲート絶縁膜７との界面に形成される。従っ
て、チャネル移動度は、蓄積モードのＭＯＳＦＥＴにお
いても界面の影響が無視できない。そして、炭化珪素半
導体装置においては、ＭＯＳ界面のラフネス又は残留炭
素による欠陥が生じ易く、これらが原因となってチャネ
ル移動度の低下が生じ、オン抵抗増大要因となっている
と考えられる。
域が表面チャネル層５の表層部、具体的には表面チャネ
ル層５とゲート絶縁膜７との界面に形成される。従っ
て、チャネル移動度は、蓄積モードのＭＯＳＦＥＴにお
いても界面の影響が無視できない。そして、炭化珪素半
導体装置においては、ＭＯＳ界面のラフネス又は残留炭
素による欠陥が生じ易く、これらが原因となってチャネ
ル移動度の低下が生じ、オン抵抗増大要因となっている
と考えられる。
【００１７】そこで、上記目的を達成するため、請求項
１乃至５に記載の発明においては、表面チャネル層
（５）は、ベース領域（３ａ、３ｂ）の表面部及び半導
体層（２）の表面部と接するように形成された第１導電
型の第１のチャネル層（５ａ、５ｂ）と、第１のチャネ
ル層の上に形成された第２導電型の第２のチャネル層
（５ｃ、５ｄ）と、を備えて構成されていることを特徴
としている。
１乃至５に記載の発明においては、表面チャネル層
（５）は、ベース領域（３ａ、３ｂ）の表面部及び半導
体層（２）の表面部と接するように形成された第１導電
型の第１のチャネル層（５ａ、５ｂ）と、第１のチャネ
ル層の上に形成された第２導電型の第２のチャネル層
（５ｃ、５ｄ）と、を備えて構成されていることを特徴
としている。
【００１８】このように、表面チャネル層にＰＮ接合を
形成することにより、ゲート絶縁膜と接する第２のチャ
ネル層の下部に位置する第１チャネル層にチャネルを形
成して電流を流すことができるため、ゲート絶縁膜と表
面チャネル層との界面（ＭＯＳ界面）のラフネス又は残
留欠陥とは関係なく、チャネルを形成することができ
る。これにより、チャネル移動度を向上させ、さらなる
オン抵抗の低減を図ることができる。
形成することにより、ゲート絶縁膜と接する第２のチャ
ネル層の下部に位置する第１チャネル層にチャネルを形
成して電流を流すことができるため、ゲート絶縁膜と表
面チャネル層との界面（ＭＯＳ界面）のラフネス又は残
留欠陥とは関係なく、チャネルを形成することができ
る。これにより、チャネル移動度を向上させ、さらなる
オン抵抗の低減を図ることができる。
【００１９】この場合、請求項５に示すように、第２チ
ャネル層におけるキャリア濃度及び膜厚は、第２チャネ
ル層とゲート絶縁膜との界面に三角ポテンシャルが形成
される前に、第１チャネル層にチャネルが形成されるよ
うに設定されるようにする。
ャネル層におけるキャリア濃度及び膜厚は、第２チャネ
ル層とゲート絶縁膜との界面に三角ポテンシャルが形成
される前に、第１チャネル層にチャネルが形成されるよ
うに設定されるようにする。
【００２０】また、請求項４に示すように、ゲート電極
（８）の電位が略零である時において、表面チャネル層
は、ゲート絶縁膜から伸びる空乏層と、第２チャネル層
から延びる空乏層と、ベース領域から伸びる空乏層とに
よってピンチオフされているようにすることで、ノーマ
リオフ型とすることができる。
（８）の電位が略零である時において、表面チャネル層
は、ゲート絶縁膜から伸びる空乏層と、第２チャネル層
から延びる空乏層と、ベース領域から伸びる空乏層とに
よってピンチオフされているようにすることで、ノーマ
リオフ型とすることができる。
【００２１】なお、請求項６乃至９に記載の発明は、請
求項１乃至５に記載の炭化珪素半導体装置を製造する方
法の発明である。
求項１乃至５に記載の炭化珪素半導体装置を製造する方
法の発明である。
【００２２】請求項８に示すように、第２のチャネル層
を形成する工程は、第１のチャネル層に第２導電型不純
物をイオン注入することによって行うことができる。ま
た、請求項９に示すように、第２のチャネル層を形成す
る工程は、第１のチャネル層上に第２導電型の不純物層
をエピタキシャル成長させるによって行うことができ
る。
を形成する工程は、第１のチャネル層に第２導電型不純
物をイオン注入することによって行うことができる。ま
た、請求項９に示すように、第２のチャネル層を形成す
る工程は、第１のチャネル層上に第２導電型の不純物層
をエピタキシャル成長させるによって行うことができ
る。
【００２３】なお、上記手段の括弧内の符号は、後述す
る実施形態に記載の具体的手段との対応関係を示してい
る。
る実施形態に記載の具体的手段との対応関係を示してい
る。
【００２４】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。
について説明する。
【００２５】図１に、本実施の形態におけるノーマリオ
フ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、
インバータや車両用オルタネータのレクチファイヤに適
用すると好適なものである。
フ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、
インバータや車両用オルタネータのレクチファイヤに適
用すると好適なものである。
【００２６】図１に基づいて本ＭＯＳＦＥＴの構造につ
いて説明する。但し、本実施形態におけるＭＯＳＦＥＴ
は、上述した図７に示すＭＯＳＦＥＴとほぼ同様の構造
を有しているため、異なる部分についてのみ説明する。
なお、本実施形態におけるＭＯＳＦＥＴのうち、図７に
示すＭＯＳＦＥＴと同様の部分については同様の符号を
付してある。
いて説明する。但し、本実施形態におけるＭＯＳＦＥＴ
は、上述した図７に示すＭＯＳＦＥＴとほぼ同様の構造
を有しているため、異なる部分についてのみ説明する。
なお、本実施形態におけるＭＯＳＦＥＴのうち、図７に
示すＭＯＳＦＥＴと同様の部分については同様の符号を
付してある。
【００２７】図７に示すＭＯＳＦＥＴでは、表面チャネ
ル層５を全てｎ型炭化珪素で形成しているが、本実施形
態におけるＭＯＳＦＥＴでは表面チャネル層５をｎ型炭
化珪素（以下、ｎ型チャネル層という）及びｐ型炭化珪
素（以下、ｐ型チャネル層という）で形成し、これらｎ
型チャネル層とｐ型チャネル層によってＰＮ接合を形成
している。具体的には、以下のように構成されている。
ル層５を全てｎ型炭化珪素で形成しているが、本実施形
態におけるＭＯＳＦＥＴでは表面チャネル層５をｎ型炭
化珪素（以下、ｎ型チャネル層という）及びｐ型炭化珪
素（以下、ｐ型チャネル層という）で形成し、これらｎ
型チャネル層とｐ型チャネル層によってＰＮ接合を形成
している。具体的には、以下のように構成されている。
【００２８】ｎ型チャネル層のうちチャネル領域となる
部分５ａは高抵抗なｎ- 型層となっており、チャネル領
域となる部分以外の部分５ｂは低抵抗なｎ+ 型層となっ
ている。すなわち、表面チャネル層５は、ｐ- 型ベース
領域３ａ、３ｂの表面部及びｎ- 型エピ層２の表層部に
おいてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐ
ように形成されているが、このうちｐ- 型ベース領域３
ａ、３ｂの表面部となる部分５ａをｎ- 型層とし、ｎ-
型エピ層２の表面部となる部分５ｂをｎ+ 型層としてい
る。
部分５ａは高抵抗なｎ- 型層となっており、チャネル領
域となる部分以外の部分５ｂは低抵抗なｎ+ 型層となっ
ている。すなわち、表面チャネル層５は、ｐ- 型ベース
領域３ａ、３ｂの表面部及びｎ- 型エピ層２の表層部に
おいてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐ
ように形成されているが、このうちｐ- 型ベース領域３
ａ、３ｂの表面部となる部分５ａをｎ- 型層とし、ｎ-
型エピ層２の表面部となる部分５ｂをｎ+ 型層としてい
る。
【００２９】そして、ｎ型チャネル層の上に、つまり表
面チャネル層５の最表面に、エピタキシャル成長によっ
て形成されたｐ型チャネル層が備えられている。このｐ
型チャネル層はｎ- 型層で構成された部分５ａの上に位
置するｐ-型エピ層５ｃとｎ+型層で構成された部分５ｂ
の上に位置するｐ-型エピ層５ｄによって構成されてい
る。
面チャネル層５の最表面に、エピタキシャル成長によっ
て形成されたｐ型チャネル層が備えられている。このｐ
型チャネル層はｎ- 型層で構成された部分５ａの上に位
置するｐ-型エピ層５ｃとｎ+型層で構成された部分５ｂ
の上に位置するｐ-型エピ層５ｄによって構成されてい
る。
【００３０】なお、後述するように、ｎ型チャネル層の
うちチャネル領域となる部分５ａ以外の部分５ｂを低抵
抗とするために、イオン注入法によるドーピングを行う
場合には、ｐ型エピ層５ｄはイオン注入によるドーピン
グによりｎ-型となる場合もある。
うちチャネル領域となる部分５ａ以外の部分５ｂを低抵
抗とするために、イオン注入法によるドーピングを行う
場合には、ｐ型エピ層５ｄはイオン注入によるドーピン
グによりｎ-型となる場合もある。
【００３１】ところで、ＭＯＳＦＥＴのオン抵抗Ｒon
は、ソース電極１０とｎ+ 型ソース領域４ａ、４ｂとの
コンタクト抵抗Ｒs-cont、ｎ+ 型ソース領域４ａ、４ｂ
に内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層
５に形成されたチャネル領域における蓄積チャネル抵抗
Ｒchannel 、表面チャネル層５における内部抵抗（蓄積
ドリフト抵抗）Ｒacc-drift 、ＪＦＥＴ部におけるＪＦ
ＥＴ抵抗ＲJFET、ｎ+ 型炭化珪素エピ層２における内部
抵抗（ドリフト抵抗）Ｒdrift 、ｎ+ 型基板１の内部抵
抗Ｒsub 、及びｎ+ 型基板１とドレイン電極１１とのコ
ンタクト抵抗Ｒd-contによって決定される。すなわち、
次式で表される。
は、ソース電極１０とｎ+ 型ソース領域４ａ、４ｂとの
コンタクト抵抗Ｒs-cont、ｎ+ 型ソース領域４ａ、４ｂ
に内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層
５に形成されたチャネル領域における蓄積チャネル抵抗
Ｒchannel 、表面チャネル層５における内部抵抗（蓄積
ドリフト抵抗）Ｒacc-drift 、ＪＦＥＴ部におけるＪＦ
ＥＴ抵抗ＲJFET、ｎ+ 型炭化珪素エピ層２における内部
抵抗（ドリフト抵抗）Ｒdrift 、ｎ+ 型基板１の内部抵
抗Ｒsub 、及びｎ+ 型基板１とドレイン電極１１とのコ
ンタクト抵抗Ｒd-contによって決定される。すなわち、
次式で表される。
【００３２】
【数１】
【００３３】Ｒon＝Ｒs-cont＋Ｒsource＋Ｒchannel ＋
Ｒchannel＋ＲJFET＋Ｒdrift ＋Ｒsub ＋Ｒd-cont このうち、表面チャネル層５における内部抵抗（蓄積ド
リフト抵抗）Ｒacc-drift については、上述したよう
に、表面チャネル層５のうちチャネル領域となる部分５
ａ以外の部分５ｂをｎ+ 型層で形成していることから、
この部分５ｂをｎ - 型層で形成する場合に比して低くな
る。このため、オン抵抗Ｒonの総和が小さくなり、オン
抵抗Ｒonを低減することができる。
Ｒchannel＋ＲJFET＋Ｒdrift ＋Ｒsub ＋Ｒd-cont このうち、表面チャネル層５における内部抵抗（蓄積ド
リフト抵抗）Ｒacc-drift については、上述したよう
に、表面チャネル層５のうちチャネル領域となる部分５
ａ以外の部分５ｂをｎ+ 型層で形成していることから、
この部分５ｂをｎ - 型層で形成する場合に比して低くな
る。このため、オン抵抗Ｒonの総和が小さくなり、オン
抵抗Ｒonを低減することができる。
【００３４】一方、蓄積チャネル抵抗は、チャネル移動
度及びチャネル内部抵抗のキャリア濃度により決定され
る。キャリア濃度は蓄積チャネル部のドーピング濃度と
ゲート電圧により決定される。一方、チャネル移動度
は、最大値をバルク移動度としており、従来構造では、
ＭＯＳ界面のラフネス、残留欠陥及びイオン化不純物に
よる散乱によりバルク移動度が低減された値となるが、
本実施形態では、チャネル部がＭＯＳ界面から隔離され
ているために、バルク移動度とほぼ同等の移動度とする
ことができる。
度及びチャネル内部抵抗のキャリア濃度により決定され
る。キャリア濃度は蓄積チャネル部のドーピング濃度と
ゲート電圧により決定される。一方、チャネル移動度
は、最大値をバルク移動度としており、従来構造では、
ＭＯＳ界面のラフネス、残留欠陥及びイオン化不純物に
よる散乱によりバルク移動度が低減された値となるが、
本実施形態では、チャネル部がＭＯＳ界面から隔離され
ているために、バルク移動度とほぼ同等の移動度とする
ことができる。
【００３５】同じゲート電圧の下では、ドーピング濃度
が高いほどキャリア濃度が高くなる。ドーピング濃度と
バルク移動度はトレードオフの関係にあるものの、従来
構造では１×１０16ｃｍ-3のドーピング濃度においてチ
ャネル移動度が１００ｃｍ2／Ｖｓ程度となっていた
が、本実施形態では１×１０17〜１０18ｃｍ-3のドーピ
ング濃度でも２００ｃｍ2／Ｖｓ以上のチャネル移動度
を実現可能である。
が高いほどキャリア濃度が高くなる。ドーピング濃度と
バルク移動度はトレードオフの関係にあるものの、従来
構造では１×１０16ｃｍ-3のドーピング濃度においてチ
ャネル移動度が１００ｃｍ2／Ｖｓ程度となっていた
が、本実施形態では１×１０17〜１０18ｃｍ-3のドーピ
ング濃度でも２００ｃｍ2／Ｖｓ以上のチャネル移動度
を実現可能である。
【００３６】次に、図１に示すＭＯＳＦＥＴの製造工程
を、図２〜図４を用いて説明する。
を、図２〜図４を用いて説明する。
【００３７】〔図２（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+
型基板１を用意する。ここで、ｎ+ 型基板１はその厚さ
が４００μｍであり、主表面１ａが（０００１）Ｓｉ
面、又は、（１１２−０）ａ面である。この基板１の主
表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャ
ル成長する。本例では、ｎ-型エピ層２は下地の基板１
と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５
Ｒ−ＳｉＣ層となる。
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+
型基板１を用意する。ここで、ｎ+ 型基板１はその厚さ
が４００μｍであり、主表面１ａが（０００１）Ｓｉ
面、又は、（１１２−０）ａ面である。この基板１の主
表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャ
ル成長する。本例では、ｎ-型エピ層２は下地の基板１
と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５
Ｒ−ＳｉＣ層となる。
【００３８】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。
【００３９】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、基板１の上面からＮ+ をイオン注入して、
ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３
ｂの表面部（表層部）に表面チャネル層５のうちのｎ型
チャネル層を形成する。このときのイオン注入条件は、
温度が７００℃、ドーズ量が１×１０16ｃｍ-2としてい
る。これにより、表面チャネル層５は、ｐ- 型ベース領
域３ａ、３ｂの表面部となる部分５ａでは補償されてｎ
型の不純物濃度が薄いｎ- 型層として形成され、ｎ- 型
エピ層２の表面部となる部分５ｂではｎ型の不純物濃度
が濃いｎ+ 型層５ｂとして形成される。
除去した後、基板１の上面からＮ+ をイオン注入して、
ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３
ｂの表面部（表層部）に表面チャネル層５のうちのｎ型
チャネル層を形成する。このときのイオン注入条件は、
温度が７００℃、ドーズ量が１×１０16ｃｍ-2としてい
る。これにより、表面チャネル層５は、ｐ- 型ベース領
域３ａ、３ｂの表面部となる部分５ａでは補償されてｎ
型の不純物濃度が薄いｎ- 型層として形成され、ｎ- 型
エピ層２の表面部となる部分５ｂではｎ型の不純物濃度
が濃いｎ+ 型層５ｂとして形成される。
【００４０】〔図３（ａ）に示す工程〕続いて、ｎ型チ
ャネル層の上にエピタキシャル成長によりｐ型炭化珪素
からなるｐ型チャネル層を形成する。これにより、ｎ型
チャネル層とｐ型チャネル層とによるＰＮ接合が形成さ
れる。
ャネル層の上にエピタキシャル成長によりｐ型炭化珪素
からなるｐ型チャネル層を形成する。これにより、ｎ型
チャネル層とｐ型チャネル層とによるＰＮ接合が形成さ
れる。
【００４１】この場合、最表面のｐ型チャネル層はゲー
ト電圧に対する影響が大きいため、ｐ型チャネル層の厚
みを０．１μｍ以下にする必要がある。この厚みが薄い
ほど良いため、望ましくは５０ｎｍ、より望ましくは１
０ｎｍ以下にするとよい。
ト電圧に対する影響が大きいため、ｐ型チャネル層の厚
みを０．１μｍ以下にする必要がある。この厚みが薄い
ほど良いため、望ましくは５０ｎｍ、より望ましくは１
０ｎｍ以下にするとよい。
【００４２】一方、ｐ型チャネル層のドーピング濃度に
おいては、ｐ型チャネル層の厚みとトレードオフの関係
にあるが、層厚が０．１μｍであれば１×１０17ｃｍ-3
程度とするのが望ましい。また、層厚が１０ｎｍ以下で
ある場合には、１×１０18ｃｍ-3以上とすることができ
る。
おいては、ｐ型チャネル層の厚みとトレードオフの関係
にあるが、層厚が０．１μｍであれば１×１０17ｃｍ-3
程度とするのが望ましい。また、層厚が１０ｎｍ以下で
ある場合には、１×１０18ｃｍ-3以上とすることができ
る。
【００４３】ここで、図２（ｃ）、及び図３（ａ）に示
す工程にて、表面チャネル層５を形成したが、本実施形
態におけるＭＯＳＦＥＴをノーマリオフ型にするため
に、表面チャネル層５の厚み（膜厚）は以下の数式に基
づいて決定している。
す工程にて、表面チャネル層５を形成したが、本実施形
態におけるＭＯＳＦＥＴをノーマリオフ型にするため
に、表面チャネル層５の厚み（膜厚）は以下の数式に基
づいて決定している。
【００４４】まず、図７に示した従来のＭＯＳＦＥＴを
ノーマリオフ型とするための条件について説明する。図
７に示すＭＯＳＦＥＴをノーマリオフ型とするには、ゲ
ート電圧を印加していない状態の際に、ｎ- 型層に広が
る空乏層が電気伝導を妨げるように十分なバリア高さを
有している必要がある。この条件は次式にて示される。
ノーマリオフ型とするための条件について説明する。図
７に示すＭＯＳＦＥＴをノーマリオフ型とするには、ゲ
ート電圧を印加していない状態の際に、ｎ- 型層に広が
る空乏層が電気伝導を妨げるように十分なバリア高さを
有している必要がある。この条件は次式にて示される。
【００４５】
【数２】 但し、Ｔepi はｎ- 型層に広がる空乏層の高さ、φｍｓ
は金属と半導体の仕事関数差（電子のエネルギー差）、
Ｑｓはゲート絶縁膜（酸化膜）７中の空間電荷、Ｑｆｃ
はゲート酸化膜（ＳｉＯ2）とｎ-型層５ａとの間の界面
（以下ＳｉＯ2／ＳｉＣ界面という）の固定電荷、Ｑｉ
は酸化膜中の可動イオン、ＱｓｓはＳｉＯ2／ＳｉＣ界
面の表面電荷、Ｃｏｘはゲート絶縁膜７の容量である。
は金属と半導体の仕事関数差（電子のエネルギー差）、
Ｑｓはゲート絶縁膜（酸化膜）７中の空間電荷、Ｑｆｃ
はゲート酸化膜（ＳｉＯ2）とｎ-型層５ａとの間の界面
（以下ＳｉＯ2／ＳｉＣ界面という）の固定電荷、Ｑｉ
は酸化膜中の可動イオン、ＱｓｓはＳｉＯ2／ＳｉＣ界
面の表面電荷、Ｃｏｘはゲート絶縁膜７の容量である。
【００４６】この数式２に示される右辺第１項は表面チ
ャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合
のビルトイン電圧Ｖbuilt による空乏層の伸び量、すな
わちｐ- 型ベース領域３ａ、３ｂから表面チャネル層５
に広がる空乏層の伸び量であり、第２項はゲート絶縁膜
７の電荷とφmsによる空乏層の伸び量、すなわちゲート
絶縁膜７から表面チャネル層５に広がる空乏層の伸び量
である。従って、ｐ-型ベース領域３ａ、３ｂから広が
る空乏層の伸び量と、ゲート絶縁膜７から広がる空乏層
の伸び量との和が表面チャネル層５の厚み以上となるよ
うにすればＭＯＳＦＥＴをノーマリオフ型にすることが
できるため、この条件を満たすようなイオン注入条件で
表面チャネル層５を形成している。
ャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合
のビルトイン電圧Ｖbuilt による空乏層の伸び量、すな
わちｐ- 型ベース領域３ａ、３ｂから表面チャネル層５
に広がる空乏層の伸び量であり、第２項はゲート絶縁膜
７の電荷とφmsによる空乏層の伸び量、すなわちゲート
絶縁膜７から表面チャネル層５に広がる空乏層の伸び量
である。従って、ｐ-型ベース領域３ａ、３ｂから広が
る空乏層の伸び量と、ゲート絶縁膜７から広がる空乏層
の伸び量との和が表面チャネル層５の厚み以上となるよ
うにすればＭＯＳＦＥＴをノーマリオフ型にすることが
できるため、この条件を満たすようなイオン注入条件で
表面チャネル層５を形成している。
【００４７】そして、本実施形態においては、次の工程
で表面チャネル層５の最表面にｐ型層５ｃ、５ｄを形成
し、ＰＮ接合が形成されるようにしているため、上記数
２において、ビルトイン電圧Ｖbuiltによる空乏層の伸
びが最表面側からも生じ、全体の空乏層の伸び量が従来
技術よりも大きくなる。従って、ｎ-型層５ａの厚みを
厚くする又はドーピング濃度を高くすることができる。
で表面チャネル層５の最表面にｐ型層５ｃ、５ｄを形成
し、ＰＮ接合が形成されるようにしているため、上記数
２において、ビルトイン電圧Ｖbuiltによる空乏層の伸
びが最表面側からも生じ、全体の空乏層の伸び量が従来
技術よりも大きくなる。従って、ｎ-型層５ａの厚みを
厚くする又はドーピング濃度を高くすることができる。
【００４８】このようなノーマリオフ型のＭＯＳＦＥＴ
は、故障などによってゲート電極に電圧が印加できない
ような状態となっても、電流が流れないようにすること
ができるため、ノーマリオン型のものと比べて安全性を
確保することができる。
は、故障などによってゲート電極に電圧が印加できない
ような状態となっても、電流が流れないようにすること
ができるため、ノーマリオン型のものと比べて安全性を
確保することができる。
【００４９】また、図１に示すように、ｐ- 型ベース領
域３ａ、３ｂは、ソース電極１０と接触していて接地状
態となっている。このため、表面チャネル層５とｐ- 型
ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖ
built を利用して表面チャネル層５をピンチオフするこ
とができる。例えば、ｐ- 型ベース領域３ａ、３ｂが接
地されてなくてフローティング状態となっている場合に
は、ビルトイン電圧Ｖbuilt を利用してｐ- 型ベース領
域３ａ、３ｂから空乏層を延ばすということができない
ため、ｐ- 型ベース領域３ａ、３ｂをソース電極１０と
接触させることは、表面チャネル層５をピンチオフする
のに有効な構造であるといえる。なお、本実施形態で
は、不純物濃度が低いものでｐ- 型ベース領域３ａ、３
ｂを形成しているが、不純物濃度を高くすることにより
ビルトイン電圧Ｖbuilt をより大きく利用することがで
きる。
域３ａ、３ｂは、ソース電極１０と接触していて接地状
態となっている。このため、表面チャネル層５とｐ- 型
ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖ
built を利用して表面チャネル層５をピンチオフするこ
とができる。例えば、ｐ- 型ベース領域３ａ、３ｂが接
地されてなくてフローティング状態となっている場合に
は、ビルトイン電圧Ｖbuilt を利用してｐ- 型ベース領
域３ａ、３ｂから空乏層を延ばすということができない
ため、ｐ- 型ベース領域３ａ、３ｂをソース電極１０と
接触させることは、表面チャネル層５をピンチオフする
のに有効な構造であるといえる。なお、本実施形態で
は、不純物濃度が低いものでｐ- 型ベース領域３ａ、３
ｂを形成しているが、不純物濃度を高くすることにより
ビルトイン電圧Ｖbuilt をより大きく利用することがで
きる。
【００５０】なお、チャネル部の最表面側のｐ型層５
ｃ、５ｄは積極的な接地状態となっていないが、ゲート
酸化膜を介してゲート電極の電位の影響を受けており、
空乏層を形成することが可能となっている。また、デバ
イス構造を工夫することにより、ソース又はドレイン電
極と接合することも可能であり、この場合にはより安定
した動作が行われるようにできる。
ｃ、５ｄは積極的な接地状態となっていないが、ゲート
酸化膜を介してゲート電極の電位の影響を受けており、
空乏層を形成することが可能となっている。また、デバ
イス構造を工夫することにより、ソース又はドレイン電
極と接合することも可能であり、この場合にはより安定
した動作が行われるようにできる。
【００５１】〔図３（ｂ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、７００
℃、ドーズ量は１×１０15ｃｍ-2としている。
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、７００
℃、ドーズ量は１×１０15ｃｍ-2としている。
【００５２】〔図３（ｃ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、
３ｂ上の表面チャネル層５を部分的にエッチング除去す
る。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、
３ｂ上の表面チャネル層５を部分的にエッチング除去す
る。
【００５３】〔図４（ａ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。
【００５４】〔図４（ｂ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化によりゲート絶縁
膜（ゲート酸化膜）７を形成する。このとき、雰囲気温
度は１０８０℃とする。
除去した後、基板の上にウェット酸化によりゲート絶縁
膜（ゲート酸化膜）７を形成する。このとき、雰囲気温
度は１０８０℃とする。
【００５５】その後、ゲート絶縁膜７の上にポリシリコ
ンゲート電極８をＬＰＣＶＤにより堆積する。このとき
の成膜温度は６００℃とする。
ンゲート電極８をＬＰＣＶＤにより堆積する。このとき
の成膜温度は６００℃とする。
【００５６】〔図４（ｃ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。
【００５７】そして、室温での金属スパッタリングによ
りソース電極１０及びドレイン電極１１を配置する。ま
た、成膜後に１０００℃のアニールを行う。
りソース電極１０及びドレイン電極１１を配置する。ま
た、成膜後に１０００℃のアニールを行う。
【００５８】このようにして、図１に示すＭＯＳＦＥＴ
が完成する。
が完成する。
【００５９】次に、このＭＯＳＦＥＴの作用（動作）を
説明する。
説明する。
【００６０】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ - 型ベース領域３ａ、３ｂと表面チャネル層５と
の間の静電ポテンシャルの差、及び表面チャネル層５の
うちのｐ型チャネル層とゲート電極８との間の仕事関数
の差により生じた電位によって全域空乏化される。そし
て、ゲート電極８に電圧を印加することにより、表面チ
ャネル層５とゲート電極８との間の仕事関数の差と外部
からの印加電圧の和により生じる電位差を変化させる。
このことにより、チャネルの状態を制御することができ
る。
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ - 型ベース領域３ａ、３ｂと表面チャネル層５と
の間の静電ポテンシャルの差、及び表面チャネル層５の
うちのｐ型チャネル層とゲート電極８との間の仕事関数
の差により生じた電位によって全域空乏化される。そし
て、ゲート電極８に電圧を印加することにより、表面チ
ャネル層５とゲート電極８との間の仕事関数の差と外部
からの印加電圧の和により生じる電位差を変化させる。
このことにより、チャネルの状態を制御することができ
る。
【００６１】図５に、本実施形態におけるオフ及びオン
状態におけるエネルギーバンド図を示す。ｐ- 型ベース
領域３ａ、３ｂ及びｐ型エピ層５ｃから形成された空乏
層によりオフ状態を実現していたところに、ゲート電圧
として正電圧を印加することにより表面電位が減少し、
表面チャネル層５のうちのｎ型チャネル層の部分に蓄積
チャネルが形成される。
状態におけるエネルギーバンド図を示す。ｐ- 型ベース
領域３ａ、３ｂ及びｐ型エピ層５ｃから形成された空乏
層によりオフ状態を実現していたところに、ゲート電圧
として正電圧を印加することにより表面電位が減少し、
表面チャネル層５のうちのｎ型チャネル層の部分に蓄積
チャネルが形成される。
【００６２】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
【００６３】そして、図５からも明らかなように、蓄積
キャリアはＭＯＳ界面から離れた位置に存在し、この位
置で電流が流れることになるため、表面チャネル層５と
ゲート絶縁膜７との界面状態（ＭＯＳ界面）と関係なく
高移動度が実現できる。
キャリアはＭＯＳ界面から離れた位置に存在し、この位
置で電流が流れることになるため、表面チャネル層５と
ゲート絶縁膜７との界面状態（ＭＯＳ界面）と関係なく
高移動度が実現できる。
【００６４】また、本実施形態におけるＭＯＳＦＥＴは
上述したように動作するため、ｐ型チャネル層のドーピ
ング濃度は以下のように定義される。図６（ａ）、
（ｂ）にｐ型チャネル層のドーピング濃度が低い場合と
高い場合それぞれにおけるエネルギーバンド図を示す。
上述したように動作するため、ｐ型チャネル層のドーピ
ング濃度は以下のように定義される。図６（ａ）、
（ｂ）にｐ型チャネル層のドーピング濃度が低い場合と
高い場合それぞれにおけるエネルギーバンド図を示す。
【００６５】まず、ｐ型チャネル層のドーピング濃度が
低い場合においては、ｐ型チャネル層とｎ型チャネル層
とのビルトインポテンシャル差が小さいために、チャネ
ルオフ時に生じているフェルミ準位と伝導帯とのエネル
ギー差ΔＥ１が小さくなる。
低い場合においては、ｐ型チャネル層とｎ型チャネル層
とのビルトインポテンシャル差が小さいために、チャネ
ルオフ時に生じているフェルミ準位と伝導帯とのエネル
ギー差ΔＥ１が小さくなる。
【００６６】従って、小さなゲート電圧(ＶＧ)によりΔ
Ｅ１をｎ型ＳｉＣの不純物の活性化エネルギーと同一と
することができるため、ｎ型チャネル層部分にキャリア
(ここでは電子)を蓄積することが可能となる。
Ｅ１をｎ型ＳｉＣの不純物の活性化エネルギーと同一と
することができるため、ｎ型チャネル層部分にキャリア
(ここでは電子)を蓄積することが可能となる。
【００６７】一方、ｐ型チャネル層のドーピング濃度が
高い場合には、ビルトインポテンシャル差が大きくな
り、ΔＥ２が大きくなる。ΔＥ２が大きい場合には、ゲ
ート電圧を大きく印加した場合においても不純物の活性
化エネルギーと同一とはなり得ない。
高い場合には、ビルトインポテンシャル差が大きくな
り、ΔＥ２が大きくなる。ΔＥ２が大きい場合には、ゲ
ート電圧を大きく印加した場合においても不純物の活性
化エネルギーと同一とはなり得ない。
【００６８】ここで、ＭＯＳＦＥＴのチャネル領域にお
ける電子密度を式で表わすと以下のように表わされる。
ける電子密度を式で表わすと以下のように表わされる。
【００６９】
【数３】ｎ∝ｅｘｐ（−ΔＥ／ｋＴ） 上記式からも分かるように、ΔＥ２が大きくなれば、チ
ャネル領域に蓄積される電子（電子密度）が小さくな
る。
ャネル領域に蓄積される電子（電子密度）が小さくな
る。
【００７０】従って、ｎ型チャネル層がオンする前に表
面のｐ型チャネル層が反転状態となり、いわゆる三角ポ
テンシャルを形成することにより表面にチャネルが形成
される。逆に本実施形態のＭＯＳＦＥＴでは三角ポテン
シャルが形成される前に、ｎ型チャネル層にチャネル領
域が形成される。
面のｐ型チャネル層が反転状態となり、いわゆる三角ポ
テンシャルを形成することにより表面にチャネルが形成
される。逆に本実施形態のＭＯＳＦＥＴでは三角ポテン
シャルが形成される前に、ｎ型チャネル層にチャネル領
域が形成される。
【００７１】以上の考察により、ゲート電圧を印加した
場合に、ｐ型チャネル層とｎ型チャネル層とのビルトイ
ンポテンシャル差により形成されたΔＥが不純物の活性
化エネルギーとほぼ同一となることが必要であり、ｐ型
チャネル層のドーピング濃度はこの条件を成立する範囲
とすることが重要である。
場合に、ｐ型チャネル層とｎ型チャネル層とのビルトイ
ンポテンシャル差により形成されたΔＥが不純物の活性
化エネルギーとほぼ同一となることが必要であり、ｐ型
チャネル層のドーピング濃度はこの条件を成立する範囲
とすることが重要である。
【００７２】なお、ｐ型チャネル層が厚い場合にも同様
な現象が生ずる。従って、ｐ型チャネル層が厚い場合に
はｐ型チャネル層のドーピング濃度をより低くする必要
があり、逆に薄くした場合にはｐ型チャネル層の濃度を
高くすることができる。（他の実施形態）本実施形態に
おいては、ｎ-型エピ層２の表面部となる部分５ｂをｎ+
型層とするためにイオン注入によって表面チャネル層５
のうちのｎ型チャネル層を形成する場合について説明し
たが、例えばエピタキシャル成長によってｎ型チャネル
層を形成するようにしてもよい。
な現象が生ずる。従って、ｐ型チャネル層が厚い場合に
はｐ型チャネル層のドーピング濃度をより低くする必要
があり、逆に薄くした場合にはｐ型チャネル層の濃度を
高くすることができる。（他の実施形態）本実施形態に
おいては、ｎ-型エピ層２の表面部となる部分５ｂをｎ+
型層とするためにイオン注入によって表面チャネル層５
のうちのｎ型チャネル層を形成する場合について説明し
たが、例えばエピタキシャル成長によってｎ型チャネル
層を形成するようにしてもよい。
【図１】本発明の一実施形態におけるＭＯＳＦＥＴの断
面図である。
面図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図で
ある。
ある。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図で
ある。
ある。
【図４】図３に続くＭＯＳＦＥＴの製造工程を示す図で
ある。
ある。
【図５】図１に示すＭＯＳＦＥＴの動作を説明するため
の図である。
の図である。
【図６】ｐ型チャネル層の濃度とＭＯＳＦＥＴの動作と
の関係を説明するための図である。
の関係を説明するための図である。
【図７】従来のＭＯＳＦＥＴの断面図である。
１…ｎ+ 型基板、２…ｎ- 型エピ層、３ａ、３ｂ…ｐ-
型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、５…表
面チャネル層（ｎ- 型ＳｉＣ層）、５ａ、５ｂ…ｎ型チ
ャネル層（５ａ…ｎ- 型層の部分、５ｂ…ｎ+ 型層の部
分）、５ｃ、５ｄ…ｐ型チャネル層（５ｃ…ｐ- 型層、
５ｄ…ｐ- 型層）、７…ゲート酸化膜、８…ゲート電
極、１０…ソース電極、１１…ドレイン電極。
型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、５…表
面チャネル層（ｎ- 型ＳｉＣ層）、５ａ、５ｂ…ｎ型チ
ャネル層（５ａ…ｎ- 型層の部分、５ｂ…ｎ+ 型層の部
分）、５ｃ、５ｄ…ｐ型チャネル層（５ｃ…ｐ- 型層、
５ｄ…ｐ- 型層）、７…ゲート酸化膜、８…ゲート電
極、１０…ソース電極、１１…ドレイン電極。
Claims (9)
- 【請求項１】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなる第１導電型の半導体基板（１）
と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３ａ、３ｂ）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４
ａ、４ｂ）と、 前記ベース領域の表面部の表面部上において、前記ソー
ス領域と前記半導体層とを繋ぐように形成された、炭化
珪素よりなる表面チャネル層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記表面チャネル層は、 前記ベース領域の表面部及び前記半導体層の表面部と接
するように形成された第１導電型の第１のチャネル層
（５ａ、５ｂ）と、 前記第１のチャネル層の上に形成された第２導電型の第
２のチャネル層（５ｃ、５ｄ）と、を備えて構成されて
いることを特徴とする炭化珪素半導体装置。 - 【請求項２】 前記第１のチャネル層のうち、前記半導
体層の表面部上に形成された部分（５ｂ）は、前記半導
体層よりも不純物濃度が高くなっていることを特徴とす
る請求項１に記載の炭化珪素半導体装置。 - 【請求項３】 前記第２のチャネル層のうち、前記半導
体層の表面部上に形成された部分（５ｄ）は、前記ベー
ス領域上に形成された部分よりもキャリア濃度が低くな
っていることを特徴とする請求項１又は２に記載の炭化
珪素半導体装置。 - 【請求項４】 前記ゲート電極の電位が略零である時に
おいて、前記表面チャネル層は、前記ゲート絶縁膜から
伸びる空乏層と、前記第２チャネル層から延びる空乏層
と、前記ベース領域から伸びる空乏層とによってピンチ
オフされていることを特徴とする請求項１乃至３のいず
れか１つに記載の炭化珪素半導体装置。 - 【請求項５】 前記第２チャネル層におけるキャリア濃
度及び膜厚は、前記第２チャネル層と前記ゲート絶縁膜
との界面に三角ポテンシャルが形成される前に、前記第
１チャネル層にチャネルが形成されるように設定されて
いることを特徴とする請求項１乃至４のいずれか１つに
記載の炭化珪素半導体装置。 - 【請求項６】 第１導電型の半導体基板（１）の主表面
上に、この半導体基板よりも高抵抗な炭化珪素よりなる
第１導電型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３ａ、３ｂ）を形成する工程
と、 前記半導体層及び前記ベース領域の上部に第１導電型の
第１のチャネル層（５ａ、５ｂ）を形成すると共に、該
第１チャネル層の上部に第２導電型の第２のチャネル層
（５ｃ、５ｄ）を形成することにより、チャネル領域を
構成する表面チャネル層（５）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記表面チャネ
ル層に接すると共に該ベース領域の深さよりも浅い第１
導電型のソース領域（４ａ、４ｂ）を形成する工程と、
を備えていることを特徴とする炭化珪素半導体装置の製
造方法。 - 【請求項７】 前記表面チャネル層を形成する工程は、
該表面チャネル層のうち、前記半導体層の表面部に配置
された部分（５ｂ）における不純物濃度を前記半導体層
における不純物濃度よりも高くする工程を含むことを特
徴とする請求項６に記載の炭化珪素半導体装置。 - 【請求項８】 前記第２のチャネル層を形成する工程
は、前記第１のチャネル層に第２導電型不純物をイオン
注入する工程であることを特徴とする請求項６又は７に
記載の炭化珪素半導体装置の製造方法。 - 【請求項９】 前記第２のチャネル層を形成する工程
は、前記第１のチャネル層上に第２導電型の不純物層を
エピタキシャル成長させる工程であることを特徴とする
請求項６又は７に記載の炭化珪素半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26752999A JP4192353B2 (ja) | 1999-09-21 | 1999-09-21 | 炭化珪素半導体装置及びその製造方法 |
| US09/663,134 US6455892B1 (en) | 1999-09-21 | 2000-09-15 | Silicon carbide semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26752999A JP4192353B2 (ja) | 1999-09-21 | 1999-09-21 | 炭化珪素半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094096A true JP2001094096A (ja) | 2001-04-06 |
| JP4192353B2 JP4192353B2 (ja) | 2008-12-10 |
Family
ID=17446105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26752999A Expired - Fee Related JP4192353B2 (ja) | 1999-09-21 | 1999-09-21 | 炭化珪素半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6455892B1 (ja) |
| JP (1) | JP4192353B2 (ja) |
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