JP2003309262A - 炭化珪素半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】新規な構成にてチャネル移動度を向上させ、オ
ン抵抗の低減を図ることができる炭化珪素半導体装置お
よびその製造方法を提供する。 【解決手段】ｎ⁺型炭化珪素基板１の上に、ｎ^-型ドリフ
ト層２が形成され、このドリフト層２の表層部にｐ型ベ
ース領域３ａ，３ｂが形成されるとともに当該ベース領
域３ａ，３ｂの表層部にｎ⁺型ソース領域４ａ，４ｂが
形成され、さらに、ベース領域３ａ，３ｂの表面部にお
いてソース領域４ａ，４ｂとドリフト層２を繋ぐように
チャネル層５が配置され、チャネル層５に対しゲート絶
縁膜７を介してゲート電極８を配している。チャネル層
５における少なくともゲート絶縁膜７と接する部位での
不純物濃度は１×１０¹⁷ｃｍ^-3以上となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置に関するものである。

【０００２】

【従来の技術】半導体材料として炭化珪素を用いた縦型
ＭＯＳＦＥＴにおいて、特開平１０−３０８５１０号公
報や特開平９−７４１９３号公報にはオン抵抗を低減さ
せた構造が提案されている。

【０００３】ＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣとゲート
酸化膜との界面における界面準位密度が大きいため、チ
ャネル移動度が低下し、チャネル抵抗が増加するという
問題を抱えている。そこで、チャネル移動度を更に向上
させ、低オン抵抗化を図ったデバイスが望まれている。

【０００４】

【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、新規な構成にてチャネル
移動度を向上させ、オン抵抗の低減を図ることができる
炭化珪素半導体装置およびその製造方法を提供すること
にある。

【０００５】

【課題を解決するための手段】一般的に、半導体材料に
ドープする不純物濃度を濃くするとバルク移動度は低下
すると言われているが、本発明者らは炭化珪素を半導体
材料とした場合においてエピタキシャル膜よりなるチャ
ネル層での不純物濃度を濃くすることによりチャネル移
動度が向上することを見出した。

【０００６】つまり、本発明者らは、実験により、チャ
ネルエピ膜の不純物濃度を変化させ、チャネル移動度の
変化を調べた結果、チャネルエピ膜の不純物濃度を高く
することにより、オン抵抗が飛躍的に低減することを見
出した。

【０００７】図１において横軸には「チャネルエピ膜の
不純物濃度」をとり、縦軸には、「（チャネルエピ膜の
不純物濃度が１×１０¹⁶ｃｍ^-3の時の同膜の抵抗）／
（各濃度での抵抗）」をとっている。図１から、チャネ
ルエピ膜の不純物濃度を高くすることにより、抵抗が大
幅に低減することが明らかとなった。

【０００８】さらに、７×１０¹⁷ｃｍ^-3以上にすると、
特に顕著にオン抵抗が低減する。ここで、不純物濃度を
高くしただけであると、閾値電圧が低下し、ノーマリー
オンとなってしまうため、ノーマリーオフにするため、
チャネルエピ膜の厚さを薄くする。ノーマリーオフ型が
得られるための不純物濃度に対するチャネルエピ膜の条
件としては、図２においてハッチングを付した領域す
る。即ち、チャネル層の不純物濃度を「Ｘ」、チャネル
層の膜厚を「Ｙ」としたとき、Ｙ≦９．２×１０ ³・Ｘ
^-0.5を満足させる。

【０００９】これにより、ノーマリーオフ型で理論耐圧
（例えば耐圧１０００ボルト）が得られる。また、デバ
イス作製上、ゲート酸化時のチャネルエピ膜の喪失量と
エピ膜厚の制御性を加味すると、１×１０¹⁹ｃｍ^-3程度
がデバイス作製上限界となる。

【００１０】これらのことを考慮して、請求項１，１４
に記載の発明によれば、不純物濃度増加により、チャネ
ル移動度を向上させオン抵抗を低減することができる。
請求項４，１０，１７，２３に記載の発明によれば、制
御性の点から好ましいものとなる。

【００１１】請求項５，１２，１８，２５に記載の発明
によれば、ノーマリーオフ型で高耐圧化が得られる。請
求項６，７，８，９，１９，２０，２１，２２に記載の
発明によれば、不純物濃度増加によりオン抵抗の低減を
図ることができるとともにチャネル層の結晶性が良好と
なる。

【００１２】請求項２６に記載の炭化珪素半導体装置の
製造方法によれば、請求項８に記載の炭化珪素半導体装
置が得られる。また、熱拡散によりチャネル部が高濃度
化できる。さらに、熱処理温度と時間を制御すれば、高
濃度層の膜厚と濃度が容易に制御できる。

【００１３】請求項２７に記載の炭化珪素半導体装置の
製造方法によれば、請求項９に記載の炭化珪素半導体装
置が得られる。請求項２８に記載の炭化珪素半導体装置
の製造方法によれば、請求項８に記載の炭化珪素半導体
装置が得られる。また、イオン化していないので、ゲー
ト絶縁膜にダメージを与えず、効率的に窒素を導入でき
る。

【００１４】請求項２９に記載の炭化珪素半導体装置の
製造方法によれば、請求項９に記載の炭化珪素半導体装
置が得られる。請求項３０に記載の炭化珪素半導体装置
の製造方法によれば、請求項２１に記載の炭化珪素半導
体装置が得られる。また、熱拡散によりチャネル部が高
濃度化できる。さらに、熱処理温度と時間を制御すれ
ば、高濃度層の膜厚と濃度が容易に制御できる。

【００１５】請求項３１に記載の炭化珪素半導体装置の
製造方法によれば、請求項２２に記載の炭化珪素半導体
装置が得られる。請求項３２に記載の炭化珪素半導体装
置の製造方法によれば、請求項２１に記載の炭化珪素半
導体装置が得られる。また、イオン化していないので、
ゲート絶縁膜にダメージを与えず、効率的に窒素を導入
できる。

【００１６】請求項３３に記載の炭化珪素半導体装置の
製造方法によれば、請求項２２に記載の炭化珪素半導体
装置が得られる。

【００１７】

【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。

【００１８】図３に、本実施の形態におけるｎチャネル
タイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦ
ＥＴ）の断面図を示す。本デバイスは、インバータや車
両用オイルネータのレクチファイヤに適用すると好適な
ものである。

【００１９】ｎ⁺型炭化珪素基板１は、六方晶系炭化珪
素が用いられている。なお、ｎ⁺型炭化珪素基板１は、
立方晶でもよい。また、ｎ⁺型炭化珪素基板１は上面を
主表面１ａとし、主表面の反対面である下面を裏面１ｂ
としている。このｎ⁺型炭化珪素基板１の主表面１ａ上
にｎ^-型ドリフト層２が形成されている。このｎ^-型ドリ
フト層２は、エピタキシャル膜よりなり、かつ、基板１
よりも低い不純物濃度である。以下、本例では第１導電
型をｎ型とし、第２導電型をｐ型としている。

【００２０】ここで、ｎ⁺型炭化珪素基板１およびｎ^-型
ドリフト層２の上面を（０００１）Ｓｉ面としている。
あるいは、ｎ⁺型炭化珪素基板１およびｎ^-型ドリフト層
２の上面を（１１２バー０）ａ面としてもよい。つま
り、（０００１）Ｓｉ面を用いると低い表面状態密度が
得られ、（１１２０）ａ面を用いると、低い表面状態密
度で、かつ、完全にらせん転位の無い結晶が得られる。

【００２１】ｎ^-型ドリフト層２の表層部における所定
領域には、所定深さを有するｐ型ベース領域３ａおよび
ｐ型ベース領域３ｂが離間して形成されている。また、
ｐ型ベース領域３ａの表層部における所定領域には、ベ
ース領域３ａよりも浅いｎ⁺型ソース領域４ａが、ま
た、ｐ型ベース領域３ｂの表層部における所定領域に
は、ベース領域３ｂよりも浅いｎ⁺型ソース領域４ｂが
形成されている。さらに、ｎ⁺型ソース領域４ａとｎ⁺型
ソース領域４ｂとの間におけるｎ^-型ドリフト層２およ
びｐ型ベース領域３ａ，３ｂの表面部にはｎ型チャネル
層５が延設されている。つまり、ベース領域３ａ，３ｂ
の表面部においてソース領域４ａ，４ｂとｎ ^-型ドリフ
ト層２とを繋ぐようにｎ^-型チャネル層５が配置されて
いる。このｎ^-型チャネル層５は、エピタキシャル膜よ
りなり、このエピタキシャル膜の結晶が４Ｈ，６Ｈ，３
Ｃのものを用いている。なお、エピタキシャル層は下地
の基板に関係なく各種の結晶を形成できるものである。

【００２２】一方、ｐ型ベース領域３ａ，３ｂ、ｎ⁺型
ソース領域４ａ，４ｂの表面部には凹部６ａ，６ｂが形
成されている。チャネル層５の上面およびｎ⁺型ソース
領域４ａ，４ｂの上面にはゲート絶縁膜（シリコン酸化
膜）７が形成されている。さらに、ゲート絶縁膜７の上
にはポリシリコンゲート電極８が形成されている。ポリ
シリコンゲート電極８は絶縁膜９にて覆われている。絶
縁膜９としてＬＴＯ（Low Temperature Oxide）膜が用
いられている。その上にはソース電極１０が形成され、
ソース電極１０はｎ⁺型ソース領域４ａ，４ｂおよびｐ
型ベース領域３ａ，３ｂと接している。また、ｎ ⁺型炭
化珪素基板１の裏面１ｂには、ドレイン電極１１が形成
されている。

【００２３】ここで、前述のチャネル層５に関して詳し
くは図４に示すようになっている。図４の左側にはチャ
ネル層５およびその周辺部での縦断面を示し、図４の右
側にはチャネル層５の膜厚方向（Ａ−Ａ線）での不純物
濃度分布を示す。図４において、チャネル層５の膜厚方
向での不純物濃度を一定としており、具体的には、９×
１０¹⁷ｃｍ^-3である。このように、チャネル層５におけ
る少なくともゲート絶縁膜７と接する部位での不純物濃
度を１×１０¹⁷ｃｍ^-3以上にすることにより、不純物濃
度の増加によりチャネル移動度を向上させオン抵抗を低
減することができる。特に、チャネル層５における少な
くともゲート絶縁膜７と接する部位での不純物濃度を７
×１０¹⁷ｃｍ^-3以上とすると、さらに低オン抵抗化を図
ることができる。また、チャネル層５の不純物濃度は１
×１０¹⁹ｃｍ^-3以下にするのがよく、こうすることによ
り、制御性の点から好ましいものとなる。

【００２４】また、図４に示すように、チャネル層５の
膜厚は６０ｎｍである。このチャネル層５の濃度と膜厚
の関係は、図２のハッチング領域に在り、条件（不等
式）を満たしている。このように、チャネル層５の不純
物濃度を「Ｘ」、チャネル層５の膜厚を「Ｙ」としたと
き、 Ｙ≦９．２×１０³・Ｘ^-0.5 を満足している。こうすることにより、ノーマリーオフ
型で高耐圧化が得られる。

【００２５】次に、パワープレーナ型ＭＯＳＦＥＴの製
造工程を、図５，６を用いて説明する。まず、図５
（ａ）に示すように、ｎ型４Ｈまたは６Ｈまたは３Ｃ−
ＳｉＣ基板、即ち、ｎ⁺型炭化珪素基板１を用意する。
ここで、ｎ⁺型炭化珪素基板１はその厚さが４００μｍ
であり、主表面１ａが（０００１）Ｓｉ面、または、
（１１２０）ａ面である。この基板１の上（主表面１
ａ）に厚さ５μｍのｎ^-型ドリフト層２をエピタキシャ
ル成長する。本例では、ｎ^-型ドリフト層２は下地の基
板（１）と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ層となる。

【００２６】そして、図５（ｂ）に示すように、ｎ^-型
ドリフト層２の上の所定領域にＬＴＯ膜２０を配置し、
これをマスクとしてＡｌ（アルミニウム）をイオン注入
して、ドリフト層２の表層部にｐ型ベース領域３ａ，３
ｂを形成する。このときのイオン注入条件は、温度が７
００℃で、ドーズ量が１×１０¹⁶ｃｍ^-2である。

【００２７】さらに、ＬＴＯ膜２０を除去した後、図５
（ｃ）に示すように、ｎ^-型ドリフト層２およびベース
領域３ａ，３ｂの上にｎ型のチャネル層５をエピタキシ
ャル成長する。このときの成長条件は、ソースガスとし
てＳｉＨ₄，Ｃ₃Ｈ₈，Ｈ₂を用い、成長温度を１６００℃
とする。

【００２８】引き続き、図５（ｄ）に示すように、チャ
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてＮ₂をイオン注入して、ベース領域３
ａ，３ｂの表層部にｎ⁺型ソース領域４ａ，４ｂを形成
する。このときのイオン注入条件は、７００℃、ドーズ
量は１×１０¹⁶ｃｍ^-2である。

【００２９】そして、ＬＴＯ膜２１を除去した後、図６
（ａ）に示すように、フォトレジスト法を用いてチャネ
ル層５の上の所定領域にＬＴＯ膜２２を配置し、これを
マスクとしてＲＩＥによりｎ⁺型ソース領域４ａ，４ｂ
の一部およびｐ型ベース領域３ａ，３ｂをエッチングし
て凹部６ａ，６ｂを形成する。このとき、ＲＩＥガスと
してＣＦ₄＋Ｏ₂を用いる。

【００３０】さらに、ＬＴＯ膜２２を除去した後、図６
（ｂ）に示すように、基板の上にウェット酸化によりゲ
ート絶縁膜（ゲート酸化膜）７を形成する。このとき、
雰囲気温度は１０８０℃とする。

【００３１】その後、図６（ｃ）に示すように、ゲート
絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤ
により堆積する。このときの成膜温度は６００℃とす
る。引き続き、図６（ｄ）に示すように、ゲート絶縁膜
７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を
形成しゲート電極８を覆う。より詳しくは、成膜温度は
４２５℃であり、成膜後に１０００℃のアニールを行
う。

【００３２】そして、図３に示すように、室温での金属
スパッタリングによりソース電極１０及びドレイン電極
１１を配置する。また、成膜後に１０００℃のアニール
を行う。

【００３３】このようにして、パワープレーナ型ＭＯＳ
ＦＥＴが完成する。次に、このパワープレーナ型ＭＯＳ
ＦＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴは蓄
積モードで動作するものであって、チャネル層５におい
てキャリアは、ｐ型ベース領域３ａ，３ｂとチャネル層
５との間の静電ポテンシャルの差、及びチャネル層５と
ポリシリコンゲート電極８との間の仕事関数の差により
生じた電位によって空乏化される。ポリシリコンゲート
電極８に電圧を印加することにより、チャネル層５とポ
リシリコンゲート電極８との間の仕事関数の差により生
じる電位を変化させる。このことにより、チャネルの状
態を制御することができる。

【００３４】つまり、ポリシリコンゲート電極８の仕事
関数電位を第１の仕事関数電位とし、ｐ型ベース領域３
ａ，３ｂの仕事関数電位を第２の仕事関数電位とし、チ
ャネル層５の仕事関数電位を第３の仕事関数電位とした
とき、第１〜第３の仕事関数電位を調整して、チャネル
層５にｎ型のキャリアを封じ込めるように設定すること
ができる。即ち、第１〜第３の仕事関数電位を、ポリシ
リコンゲート電極８がドレイン領域に対してゼロ電位に
あるとき、チャネル層５にｎ型のキャリア（電子）を封
じ込めるべく設定する。つまり、チャネル層５を空乏化
する。

【００３５】動作説明に戻り、オフ状態において、空乏
領域は、ｐ型ベース領域３ａ，３ｂ及びポリシリコンゲ
ート電極８により作られた電界によって、チャネル層５
内に形成される。この状態からポリシリコンゲート電極
８に対して正のバイアスを供給すると、ゲート絶縁膜
（ＳｉＯ₂）７とチャネル層５との間の界面においてｎ⁺
型ソース領域４ａ，４ｂからｎ^-型ドリフト領域２方向
へ延びるチャネル領域が形成され、オン状態にスイッチ
ングされる。このとき、電子は、ｎ⁺型ソース領域４
ａ，４ｂからチャネル層５を経由しチャネル層５からｎ
^-型ドリフト層２に流れる。そして、ｎ^-型ドリフト層２
に達すると、電子は、ｎ⁺型炭化珪素基板１（ｎ⁺ドレイ
ン）へ垂直に流れる。

【００３６】このようにゲート電極８に正の電圧を印加
することにより、チャネル層５に蓄積型チャネルを誘起
させ、ソース電極１０とドレイン電極１１との間にキャ
リアが流れる。

【００３７】これまで述べた本実施の形態での構成の他
にも、上述した例では、ｎチャネル縦型ＭＯＳＦＥＴに
適用した場合について説明したが、図３においてｐ型と
ｎ型を入れ替えた、ｐチャネル縦型ＭＯＳＦＥＴにおい
ても、同じ効果が得られる。

【００３８】また、チャネル層５の代わりにイオン注入
によるＳｉＣ層を用いてもよい。即ち、図５（ｃ）にお
いて基板の上にエピタキシャル層５を形成したが、この
ときに、図７に示すように、ＳｉＣ基板に対しＮ₂をイ
オン注入して基板表層部にｎ型チャネル層２５を形成し
てもよい。

【００３９】さらに、図４に代わる構成として図８に示
すようにしてもよい。つまり、チャネル層３０の膜厚方
向での不純物濃度分布として、ゲート絶縁膜７から離れ
ると低濃度となる傾向を有し、かつ、ゲート絶縁膜７と
接する部位の不純物濃度が１×１０¹⁷ｃｍ^-3以上（より
好ましくは７×１０¹⁷ｃｍ^-3以上）となるように濃度勾
配を付ける。詳しくは、チャネル層３０を２層構造と
し、ゲート絶縁膜７に近い第１層３１では不純物濃度を
１×１０¹⁷ｃｍ^-3以上にするとともに、ゲート絶縁膜７
から離れた第２層３２では第１層３１よりも低不純物濃
度にする。具体的には、ｎ^-層３２は不純物濃度が１×
１０¹⁶ｃｍ^-3で、厚さが１００ｎｍであり、ｎ⁺層３１
は不純物濃度が９×１０¹⁷ｃｍ^-3で、厚さが４０ｎｍで
ある。よって、不純物濃度増加によりオン抵抗の低減を
図ることができるとともにチャネル層の結晶性が良好と
なる。

【００４０】ここで、チャネル層３０における第１層３
１の不純物濃度を７×１０¹⁷ｃｍ^-3以上にするのがよ
い。また、第１層３１の不純物濃度を１×１０¹⁹ｃｍ^-3
以下にするとよい。さらには、チャネル層３０における
第２層３２の不純物濃度を１×１０¹⁷ｃｍ^-3以下にする
と、制御性の点から好ましいものとなる。また、チャネ
ル層３０における第１層３１の不純物濃度を「Ｘ」、そ
の厚さを「Ｙ」としたとき、 Ｙ≦９．２×１０³・Ｘ^-0.5 を満足させるようにすると、ノーマリーオフ型で高耐圧
化が得られる。

【００４１】製造する際には次のようにする。図５
（ｃ）の工程におけるｎ型エピ膜５を形成する代わり
に、図９（ａ）に示すように、ｎ^-型エピ膜３５を形成
する。つまり、低濃度な不純物濃度のチャネル層形成用
エピタキシャル膜３５を形成する。そして、図９（ｂ）
に示すように、マスク材３６を用いてイオン注入してベ
ース領域３ａ，３ｂの表層部にｎ⁺ソース領域４ａ，４
ｂを形成する。さらに、マスク材３６を除去した後、図
９（ｃ）に示すように、チャネル層形成用エピタキシャ
ル膜３５に接するようにゲート酸化膜７を形成する。続
いて、図９（ｄ）に示すように、原子状窒素を注入する
とともに熱処理することにより、チャネル層形成用エピ
タキシャル膜３５（３２）における少なくともゲート絶
縁膜７と接する部位での不純物濃度を１×１０¹⁷ｃｍ^-3
以上にしてｎ⁺層３１を形成する。この際、イオン化し
ていないので、ゲート酸化膜７にダメージを与えず、効
率的に窒素を導入できる。つまり、イオン注入において
はゲート酸化膜７にダメージが入り信頼性の低下を招き
やすいが、それを回避することができる。ここで、原子
状窒素を注入するとともに熱処理することによりチャネ
ル層形成用エピタキシャル膜３５における少なくともゲ
ート絶縁膜７と接する部位での不純物濃度を７×１０¹⁷
ｃｍ^-3以上にするとよい。

【００４２】その後、図８のごとく、ゲート絶縁膜７の
上にゲート電極８を形成する。これに代わる手法（図９
（ｄ）でのｎ⁺層３１の形成方法）として、図９（ｃ）
の状態からＮ₂Ｏ雰囲気中で１２００℃のアニールを行
い、ゲート酸化膜界面に高濃度ｎ層３１を形成してもよ
い。つまり、図９（ａ），（ｂ）のようにｎ^-ドリフト
層（エピタキシャル層）２およびベース領域３ａ，３ｂ
の上に低濃度なｎ型のチャネル層形成用エピタキシャル
膜３５を形成するとともにベース領域３ａ，３ｂの表層
部にソース領域４ａ，４ｂを形成する。その後、図９
（ｃ）のようにチャネル層形成用エピタキシャル膜３５
に接するようにゲート絶縁膜７を形成する。そして、Ｎ
原子を含むガスで熱処理することによりチャネル層形成
用エピタキシャル膜３５における少なくともゲート絶縁
膜７と接する部位での不純物濃度を１×１０¹⁷ｃｍ^-3以
上にする（より好ましくは７×１０¹⁷ｃｍ^-3以上にす
る）。この際、熱拡散によりチャネル部が高濃度化で
き、さらに、熱処理温度と時間を制御すれば、高濃度層
３１の膜厚と濃度が容易に制御できる。なお、ｎ⁺層３
１を形成する際に、ｐ型コンタクト部（ベース層３ａ，
３ｂ）がｎ型に反転しないように制御して行う。また、
雰囲気ガスはＮ₂Ｏの他にも、Ｎ₂，ＮＨ₃，ＮＯを使用
してもよい。その後、図８のごとく、ゲート絶縁膜７上
にゲート電極８を形成する。

【００４３】このようにして、エピ成長界面は結晶性が
悪いため、図９（ａ）において１×１０¹⁶ｃｍ^-3と低濃
度で膜厚が１４０ｎｍのバッファー層３５を形成した後
に、図９（ｄ）において表面側に高濃度層３１を形成す
る。その結果、２層構造のチャネル層が得られる。

【００４４】以上のごとく、エピ成長界面は、結晶性が
悪いため、良質な高濃度の薄膜層が形成されにくい。そ
のため、１×１０¹⁶ｃｍ^-3、１４０ｎｍの低濃度層３５
（３２）を形成した後、高濃度層３１を形成すると、効
果的である。低濃度層３２は、膜厚制御の公差が緩いた
め、デバイス特性にはほとんど影響しない。

【００４５】また、図８のようなチャネル層３０を２層
構造とする際の製造方法として、エピ成長時のドーパン
トの添加量を変えることにより、ｎ^-エピ層３２の上に
ｎ⁺エピ層３１を形成してもよい。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００４６】図１０に、本実施の形態における縦型パワ
ーＭＯＳＦＥＴの断面構成を示す。ｎ⁺型ＳｉＣ基板４
０の上にｎ^-型ドリフト層（エピ膜）４１が形成され、
ドリフト層４１の表層部にｐ型ベース領域４２ａ，４２
ｂが形成されている。さらに、ベース領域４２ａ，４２
ｂの表層部にはｎ⁺型ソース領域４３ａ，４３ｂが形成
されている。また、ｎ⁺型ソース領域４３ａ，４３ｂの
上面にチャネル層４４が形成されている。ここで、ｎ⁺
型ソース領域４３ａ，４３ｂとチャネル層４４とのオー
バラップとして距離Ｂが確保された構成となっている。

【００４７】また、チャネル層４４の上にはゲート酸化
膜（ゲート絶縁膜）４５を介してゲート電極４６が形成
され、その上には絶縁膜４７を介してソース電極４８が
形成されている。また、基板４０の裏面にはドレイン電
極４９が形成されている。ここで、前述のチャネル層４
４の端部がゲート電極４６の端部よりも外側に距離Ｌだ
け張り出している。

【００４８】さらに、ゲート電極４６のチャネル長方向
における幅が、隣り同士のｎ⁺型ソース領域４３ａ，４
３ｂの間の距離よりも十分に長くなるように設定されて
いる。具体的には、ｎ⁺型ソース領域４３ａ，４３ｂの
うちＪ−ＦＥＴ部側の端部からゲート電極４６の端部ま
でが距離Ｃだけ見込めるような構成となっている。

【００４９】このような構成により、ｎ⁺型ソース領域
４３ａ，４３ｂとチャネル層４４とのオーバラップが十
分に確保され、ゲート電極４６とチャネル層４４との間
のゲート酸化膜４５が均一な膜厚となるようにされてい
る。

【００５０】次に、縦型パワーＭＯＳＦＥＴの製造工程
について説明する。図１１（ａ）に示すように、裏面側
にドレイン電極４９が備えられたｎ⁺型基板４０を用意
したのち、ｎ⁺型基板４０の上にエピタキシャル成長に
よりｎ^-型ドリフト層４１を形成する。続いて、ｎ^-型ド
リフト層４１の表層部にｐ型ベース領域４２ａ，４２ｂ
を形成したのち、さらにｐ型ベース領域４２ａ，４２ｂ
の表層部にｎ⁺型ソース領域４３ａ，４３ｂを形成す
る。

【００５１】そして、図１１（ｂ）に示すように、ｎ⁺
型ソース領域４３ａ，４３ｂ及びｐ型ベース領域４２
ａ，４２ｂの表面を含むｎ^-型ドリフト層４１の表面上
にｎ型チャネル層４４をエピタキシャル成長させる。ド
ーパント濃度は１×１０¹⁷ｃｍ ^-3以上、特に７×１０¹⁷
ｃｍ^-3以上にすると、さらに低オン抵抗化することがで
きる。また、エピ成長界面は結晶性が悪いため、図８，
９において説明したように低濃度（１×１０¹⁶ｃｍ^-3）
で厚さが１４０ｎｍのバッファー層を形成し、表面側に
高濃度層（１×１０¹⁷ｃｍ^-3以上、より好ましくは７×
１０¹⁷ｃｍ^-3以上）を形成してもよい。このように形成
したチャネル層４４は、その表面がイオン注入等による
ダメージを受けていない表面状態の良好な膜となってい
る。

【００５２】さらに、図１２（ａ）に示すように、熱酸
化により、チャネル層４４の表面にゲート酸化膜４５を
形成する。このとき、上述したように、チャネル層４４
が表面状態の良好な膜となっていることから、ゲート酸
化膜４５の膜厚は均一となり、部分的に増速酸化された
りしない。

【００５３】そして、図１２（ｂ）に示すように、ゲー
ト酸化膜４５の表面に、不純物がドープされたポリシリ
コンを成膜したのち、そのポリシリコンをパターニング
することでゲート電極４６を形成する。そして、ゲート
電極４６を覆うようにＬＴＯ膜等からなる層間絶縁膜４
７を形成したのち層間絶縁膜４７及びゲート酸化膜４５
を選択的にエッチングすることで、ソースコンタクトと
なるコンタクトホールを形成する。そして、図１０に示
すように、チャネル層４４のうち、ｎ⁺型ソース領域４
３ａ，４３ｂの上に形成され部分を選択的にエッチング
する。このとき、チャネル層４４をエッチングするため
のフォトマスクとして、チャネル層４４の端部がゲート
電極４６の端部よりも張り出すような形状となるものを
用いる。そして、層間絶縁膜４７の上に電極を成膜した
のち、この電極をパターニングすることでソース電極４
８を配置し、図１０に示す縦型パワーＭＯＳＦＥＴが完
成する。

【００５４】以上説明した縦型パワーＭＯＳＦＥＴにお
いては、ｎ⁺型ソース領域４３ａ，４３ｂの表面が熱酸
化されないようにし、チャネル層４４のみを熱酸化する
ことでゲート酸化膜４５を形成しているため、ゲート酸
化膜４５の膜厚を均一なものにできる。このため、ｎ⁺
型ソース領域４３ａ，４３ｂが増速酸化されることによ
るチャネル抵抗の高抵抗化を防止をすることができる。
また、ｎ⁺型ソース領域が増速酸化されることによるソ
ース抵抗の高抵抗化を防止することもできる。

【００５５】また、上記縦型パワーＭＯＳＦＥＴにおい
ては、ｎ⁺型ソース領域４３ａ，４３ｂの上にチャネル
層４４を形成することによって、ｎ⁺型ソース領域４３
ａ，４３ｂとチャネル層４４との接触面積を確保するよ
うにしている。このため、ｎ ⁺型ソース領域４３ａ，４
３ｂとチャネル層４４との接触抵抗の高抵抗化を防止す
ることも可能である。

【００５６】なお、第２の実施の形態においてこれまで
説明してきた以外にもチャネル層４４の不純物濃度・膜
厚・製造方法について第１の実施形態でのチャネル層
５，３０と同様な構造・方法を採用してもよい。 （第３の実施の形態）次に、第３の実施の形態を説明す
る。

【００５７】図１３に、本実施の形態におけるｎチャネ
ルタイプのトレンチゲート型パワーＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。ｎ⁺型炭化珪素
基板６０は、六方晶系炭化珪素が用いられている。この
ｎ⁺型炭化珪素基板６０上に、ｎ^-型炭化珪素層（ドリフ
ト層）６１とｐ型炭化珪素層（ベース層）６２が順に形
成されている。ドリフト層６１とベース層６２はエピタ
キシャル膜よりなり、ドリフト層６１は基板６０よりも
低い不純物濃度である。このように、ｎ⁺型炭化珪素基
板６０とｎ^-型ドリフト層６１とｐ型ベース層６２とか
ら単結晶炭化珪素よりなる半導体基板が構成されてお
り、その上面を略（０００１）カーボン面としている。

【００５８】ｐ型ベース層６２の表層部における所定領
域には、ｎ⁺型ソース領域６３が形成されている。さら
に、ｐ型ベース層６２の表層部におけるｎ⁺型ソース領
域６３の外周側の所定領域には、低抵抗ｐ型炭化珪素領
域６４が形成されている。

【００５９】また、ｎ⁺型ソース領域６３の所定位置に
トレンチ６５が形成され、このトレンチ６５は、ｎ⁺型
ソース領域６３とｐ型ベース層６２を貫通しｎ^-型ドリ
フト層６１に達している。トレンチ６５は半導体基板の
表面に垂直な側面６５ａおよび半導体基板の表面に平行
な底面６５ｂを有する。

【００６０】トレンチ６５の側面６５ａにおけるｎ⁺型
ソース領域６３とｐ型ベース層６２とｎ^-型ドリフト層
６１の表面には、ｎ型炭化珪素薄膜層（チャネル層）６
６が延設されている。ｎ型チャネル層６６の結晶型は、
ｐ型ベース層６２の結晶型と同じであり、例えば６Ｈ−
ＳｉＣとなっている。この他にも４Ｈ−ＳｉＣであった
り、３Ｃ−ＳｉＣであってもよい。また、ｎ型チャネル
層６６の不純物濃度は、ｎ⁺型炭化珪素基板６０および
ｎ⁺型ソース領域６３の不純物濃度より低くなってい
る。

【００６１】さらに、トレンチ６５内でのｎ型チャネル
層６６の表面とトレンチ６５の底部６５ｂにはゲート絶
縁膜６７が形成されている。トレンチ６５内におけるゲ
ート絶縁膜６７の内側にはゲート電極６８が充填されて
いる。

【００６２】ここで、前述のチャネル層６６における少
なくともゲート絶縁膜６７と接する部位での不純物濃度
は１×１０¹⁷ｃｍ^-3以上、より好ましくは７×１０¹⁷ｃ
ｍ^-3以上である。このような不純物濃度とすることによ
って不純物濃度の増加によりチャネル移動度を向上させ
オン抵抗を低減することができる。また、図４を用いて
説明したように、チャネル層６６の膜厚方向での不純物
濃度を一定とし、チャネル層６６の不純物濃度を１×１
０¹⁹ｃｍ^-3以下にすることにより制御性の点から好まし
いものとなる。また、チャネル層６６の不純物濃度を
「Ｘ」、チャネル層６６の膜厚を「Ｙ」としたとき、 Ｙ≦９．２×１０³・Ｘ^-0.5 を満足するようにしている。よって、ノーマリーオフ型
で高耐圧化が得られる。

【００６３】一方、図１３のゲート電極６８は絶縁膜６
９にて覆われている。ｎ⁺型ソース領域６３の表面およ
び低抵抗ｐ型炭化珪素領域６４の表面にはソース電極７
０が形成されている。また、ｎ⁺型炭化珪素基板６０の
裏面にはドレイン電極７１が形成されている。

【００６４】このトレンチゲート型パワーＭＯＳＦＥＴ
の動作としては、ゲート電極６８に正の電圧を印加する
ことにより、ｎ型チャネル層６６に蓄積型チャネルを誘
起させ、ソース電極７０とドレイン電極７１との間にキ
ャリアが流れる。

【００６５】このように、ＭＯＳＦＥＴ動作モードとし
てチャネルを誘起させる蓄積モードとすることで、導電
型を反転させてチャネルを誘起する反転モードのＭＯＳ
ＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作さ
せることができるとともに、チャネル移動度を大きくす
ることができ、低電流損失で閾値電圧が低くなる。ま
た、ゲート電圧無印加時のソース・ドレイン電流制御
は、ｐ型ベース層６２（ボディー層）とｎ型チャネル層
６６により形成されるｐｎ接合の空乏層の広がりにより
行う。ノーマリオフ特性はｎ型チャネル層６６を完全に
空乏化することで達成することができる。さらに、ｐ型
ベース層６２（ボディー層）とｎ^-型ドリフト層６１は
ｐｎ接合を形成するため、素子の耐圧はソース電極に固
定されたｐ型ベース層６２とｎ^-型ドリフト層６１との
間のｐｎ接合のアバランシェブレークダウンで決まるよ
うに設計できるため、破壊耐量を大きくできる。

【００６６】また、ｐ型ベース層６２の不純物濃度とｎ
型チャネル層６６の不純物濃度とを独立に制御すること
で、高耐圧、低電流損失で閾値電圧が低いＭＯＳＦＥＴ
となる。ソース・ドレイン間耐圧は、ｎ^-型ドリフト層
６１、ｐ型ベース層６２の不純物濃度及びその膜厚で主
に支配されるので、ｐ型ベース層６２の不純物濃度を上
げて、高抵抗半導体層６１と半導体領域６３に挟まれた
距離ｄを短くすることができ、高耐圧性を維持しなが
ら、チャネル長を短くすることができる。そのため、チ
ャネル抵抗を飛躍的に低減でき、ソース・ドレイン間の
オン抵抗を低減することができる。

【００６７】次に、トレンチゲート型パワーＭＯＳＦＥ
Ｔの製造工程を、図１４，１５，１６を用いて説明す
る。まず、図１４（ａ）に示すように、ｎ⁺型炭化珪素
基板６０を用意し、その上にｎ^-型ドリフト層６１をエ
ピタキシャル成長し、さらにｎ^-型ドリフト層６１上に
ｐ型ベース層６２をエピタキシャル成長する。このよう
にして、ｎ⁺型炭化珪素基板６０とｎ^-型ドリフト層６１
とｐ型ベース層６２とからなる半導体基板が形成され
る。

【００６８】次に、図１４（ｂ）に示すように、ｐ型ベ
ース層６２の表層部の所定領域に、ｎ⁺型ソース領域６
３を、例えば窒素のイオン注入により形成する。さら
に、ｐ型ベース層６２の表層部の別の所定領域に低抵抗
ｐ型炭化珪素領域６４を、例えばアルミニウムのイオン
注入により形成する。

【００６９】そして、図１４（ｃ）に示すように、ｎ⁺
型ソース領域６３とｐ型ベース層６２を貫通してｎ^-型
ドリフト層６１に達するトレンチ６５を形成する。さら
に、図１５（ａ）に示すように、トレンチ６５の側面６
５ａにｎ型チャネル層６６を形成する。つまり、トレン
チ６５の内壁におけるｎ⁺型ソース領域６３、ｐ型ベー
ス層６２およびｎ^-型ドリフト層６１の表面に延びるｎ
型チャネル層６６を形成する。ここで、溝側面６５ａの
ｎ型チャネル層６６の不純物濃度は、ｎ⁺型炭化珪素基
板６０およびｎ⁺型ソース領域６３の不純物濃度より低
く設定する。より具体的なｎ型チャネル層６６の形成方
法としては、ＣＶＤ法により、６Ｈ−ＳｉＣの上に６Ｈ
−ＳｉＣのチャネル層６６をホモエピタキシャル成長さ
せる。

【００７０】引き続き、図１５（ｂ）に示すように、半
導体基板およびｎ型チャネル層６６の表面とトレンチ６
５の底面６５ｂにゲート絶縁膜６７を形成する。そし
て、図１５（ｃ）に示すように、トレンチ６５内のゲー
ト絶縁膜６７の内側にゲート電極６８を充填する。さら
に、図１６に示すように、ゲート電極６８の上面に絶縁
膜６９を形成する。その後、図１３に示すように、絶縁
膜６９上を含むソース領域６３と低抵抗ｐ型炭化珪素領
域６４の上に、ソース電極７０を形成する。また、ｎ⁺
型炭化珪素基板６０の裏面に、ドレイン電極７１を形成
して、トレンチゲート型パワーＭＯＳＦＥＴが完成す
る。

【００７１】このように、トレンチ６５の側面６５ａに
ｎ型チャネル層６６を配置し、このｎ型チャネル層６６
に対しゲート絶縁膜６７を介してゲート電極６８を設け
たので、ｎ型チャネル層６６をｐ型ベース層６２とは独
立して濃度調整でき、高耐圧、低電流損失で閾値電圧を
低くできる。

【００７２】また、ｎ型チャネル層６６は、不純物濃度
を１×１０¹⁷ｃｍ^-3以上、特に、７×１０¹⁷ｃｍ^-3以上
の高濃度にすると、低オン抵抗化することができる。別
の例として、エピ成長界面は結晶性が悪いため、図８，
９を用いて説明したように、１×１０¹⁶ｃｍ^-3、厚さ１
４０ｎｍの低濃度のバッファー層３５を形成し、表面側
に高濃度層（１×１０¹⁷ｃｍ^-3以上、より好ましくは７
×１０¹⁷ｃｍ ^-3以上の層）を形成してもよい。つまり、
チャネル層６６の膜厚方向での不純物濃度分布として、
ゲート絶縁膜６７から離れると低濃度となる傾向を有
し、かつ、ゲート絶縁膜６７と接する部位の不純物濃度
が１×１０¹⁷ｃｍ^-3以上(より好ましくは７×１０¹⁷ｃ
ｍ^-3以上)となるように濃度勾配を付ける。具体的に
は、チャネル層６６を２層構造とし、ゲート絶縁膜６７
に近い第１層では不純物濃度を１×１０¹⁷ｃｍ^-3以上に
するとともに、ゲート絶縁膜６７から離れた第２層では
第１層よりも低不純物濃度にする。ここで、チャネル層
６６における第１層の不純物濃度を７×１０¹⁷ｃｍ^-3以
上にするとよい。また、チャネル層６６における第１層
の不純物濃度を１×１０¹⁹ｃｍ^-3以下にすると、制御性
の点から好ましいものとなる。また、チャネル層６６に
おける第２層の不純物濃度を１×１０¹⁷ｃｍ^-3以下にす
るとよい。また、チャネル層６６における第１層の不純
物濃度を「Ｘ」、その厚さを「Ｙ」としたとき、 Ｙ≦９．２×１０³・Ｘ^-0.5 を満足させる。こうすると、ノーマリーオフ型で高耐圧
化が得られる。

【００７３】製造方法としては、トレンチ６５の側面６
５ａにおけるベース層６２の表面に低濃度なｎ型のチャ
ネル層形成用エピタキシャル膜６６を形成する。そし
て、トレンチ６５内においてチャネル層形成用エピタキ
シャル膜６６に接するようにゲート絶縁膜６７を形成す
る。さらに、Ｎ原子を含むガスで熱処理することによ
り、チャネル層形成用エピタキシャル膜６６における少
なくともゲート絶縁膜６７と接する部位での不純物濃度
を１×１０¹⁷ｃｍ^-3以上（より好ましくは７×１０ ¹⁷ｃ
ｍ^-3以上）にする。この際、熱拡散によりチャネル部が
高濃度化でき、さらに、熱処理温度と時間を制御すれ
ば、高濃度層の膜厚と濃度が容易に制御できる。

【００７４】その後にトレンチ６５内におけるゲート絶
縁膜６７に接するようにゲート電極６８を形成する。こ
れに代わる手法（２層構造のチャネル層の形成方法）と
しては、トレンチ６５の側面６５ａにおけるベース層６
２の表面に低濃度なｎ型のチャネル層形成用エピタキシ
ャル膜６６を形成した後に、トレンチ６５内においてチ
ャネル層形成用エピタキシャル膜６６に接するようにゲ
ート絶縁膜６７を形成する。そして、原子状窒素を注入
するとともに熱処理することにより、チャネル層形成用
エピタキシャル膜６６における少なくともゲート絶縁膜
６７と接する部位での不純物濃度を１×１０¹⁷ｃｍ^-3以
上（より好ましくは７×１０¹⁷ｃｍ^-3以上）にする。こ
の際、イオン化していないので、ゲート酸化膜６７にダ
メージを与えず、効率的に窒素を導入できる。その後に
トレンチ６５内におけるゲート絶縁膜６７に接するよう
にゲート電極６８を形成する。

【００７５】また、他の２層構造のチャネル層の形成方
法としては、エピ成長時のドーパントの添加量を変える
ことによりｎ^-エピ層の上にｎ⁺エピ層を形成する手法を
用いてもよい。

【００７６】これまで述べた構成の他にも、例えば、ｎ
⁺型ソース領域６３と低抵抗ｐ型炭化珪素領域６４に形
成されるソース電極は、異なる材料でもよい。また、低
抵抗ｐ型炭化珪素領域６４は省略も可能であり、この場
合ソース電極７０はｎ⁺型ソース領域６３とｐ型ベース
層６２に接するように形成される。また、ソース電極７
０は、少なくともｎ⁺型ソース領域６３の表面に形成さ
れていればよい。

【００７７】さらに、上述した例では、ｎチャネル縦型
ＭＯＳＦＥＴに適用した場合について説明したが、図１
３においてｐ型とｎ型を入れ替えた、ｐチャネル縦型Ｍ
ＯＳＦＥＴにおいても、同じ効果が得られる。

【００７８】さらには、図１３では、トレンチ６５は基
板表面に対し側面６５ａが９０°となっているが、図１
７に示すように、トレンチ６５の側面６５ａと基板表面
のなす角度は必ずしも９０°でなくてもよい。また、ト
レンチ６５は、底面を有しないＶ字形でもよい。なお、
トレンチ６５の側面と基板表面のなす角度は、チャネル
移動度が大きくなるように設計することにより、よりよ
い効果が得られる。

【００７９】また、図１８に示すように、ゲート電極６
８の上部が、ｎ⁺型ソース領域６３の上方に延びる形状
であってもよい。本構成とすることで、ｎ⁺型ソース領
域６３とｎ型チャネル層６６に誘起されたチャネルとの
接続抵抗を低減することができる。

【００８０】さらに、図１９に示すように、ｎ型チャネ
ル層６６の下端より下までゲート電極６８が延びた構造
であってもよい。本構成とすることでｎ型チャネル層６
６に誘起されたチャネルとドレイン領域との接続抵抗を
低減することができる。

【００８１】さらには、図２０に示すように実施しても
よい。つまり、図１８に示したようにゲート電極６８の
上部がｎ⁺型ソース領域６３の上方に延びる形状であっ
て、かつ、図１９に示したようにｎ型チャネル層６６の
下端より下までゲート電極６８が延びている構造であっ
てもよい。

【００８２】また、ｎ型チャネル層６６とｐ型ベース層
６２とは異なる結晶型でもよく、例えば、ｐ型ベース層
６２を６ＨのＳｉＣ、ｎ型チャネル層６６を４ＨのＳｉ
Ｃとしてキャリアが流れる方向の移動度を大きくするこ
とにより低電流損失のＭＯＳＦＥＴが得られる。

【図面の簡単な説明】

【図１】不純物濃度を変えたときの抵抗の測定結果を示
す図。

【図２】不純物濃度と膜厚の最適化を図るための条件を
示す図。

【図３】第１の実施の形態における炭化珪素半導体装置
の縦断面図。

【図４】要部における拡大図。

【図５】（ａ）〜（ｄ）は製造工程を説明するための断
面図。

【図６】（ａ）〜（ｄ）は製造工程を説明するための断
面図。

【図７】製造工程を説明するための断面図。

【図８】要部における拡大図。

【図９】（ａ）〜（ｄ）は製造工程を説明するための断
面図。

【図１０】第２の実施の形態における炭化珪素半導体装
置の縦断面図。

【図１１】（ａ），（ｂ）は製造工程を説明するための
断面図。

【図１２】（ａ），（ｂ）は製造工程を説明するための
断面図。

【図１３】第３の実施の形態における炭化珪素半導体装
置の縦断面図。

【図１４】（ａ）〜（ｃ）は製造工程を説明するための
断面図。

【図１５】（ａ）〜（ｃ）は製造工程を説明するための
断面図。

【図１６】製造工程を説明するための断面図。

【図１７】別例の炭化珪素半導体装置の縦断面図。

【図１８】別例の炭化珪素半導体装置の縦断面図。

【図１９】別例の炭化珪素半導体装置の縦断面図。

【図２０】別例の炭化珪素半導体装置の縦断面図。

【符号の説明】

１…ｎ⁺型炭化珪素基板、２…ｎ^-型ドリフト層、３ａ，
３ｂ…ｐ型ベース領域、４ａ，４ｂ…ｎ⁺型ソース領
域、５…チャネル層、７…ゲート絶縁膜、８…ゲート電
極、３０…チャネル層、３１…第１層（ｎ⁺層）、３２
…第２層（ｎ^-層）、３５…チャネル層形成用エピタキ
シャル膜、４４…チャネル層、４５…ゲート酸化膜、４
６…ゲート電極、６０…ｎ⁺型炭化珪素基板、６１…ｎ^-
型ドリフト層、６２…ｐ型ベース層、６３…ｎ⁺型ソー
ス領域、６５…トレンチ、６６…チャネル層、６７…ゲ
ート絶縁膜、６８…ゲート電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大矢 信之 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内

Claims (33)

【特許請求の範囲】
1. 【請求項１】 第１導電型の炭化珪素基板（１）の上
   に、エピタキシャル膜よりなり前記基板（１）よりも低
   い不純物濃度の第１導電型のドリフト層（２）が形成さ
   れ、このドリフト層（２）の表層部に第２導電型のベー
   ス領域（３ａ，３ｂ）が形成されるとともに当該ベース
   領域（３ａ，３ｂ）の表層部に第１導電型のソース領域
   （４ａ，４ｂ）が形成され、さらに、前記ベース領域
   （３ａ，３ｂ）の表面部において前記ソース領域（４
   ａ，４ｂ）とドリフト層（２）を繋ぐように炭化珪素よ
   りなる第１導電型のチャネル層（５）が配置され、当該
   チャネル層（５）に対しゲート絶縁膜（７）を介してゲ
   ート電極（８）を配した炭化珪素半導体装置において、 前記チャネル層（５）における少なくとも前記ゲート絶
   縁膜（７）と接する部位での不純物濃度を１×１０¹⁷ｃ
   ｍ^-3以上にしたことを特徴とする炭化珪素半導体装置。
2. 【請求項２】 前記チャネル層（５）における少なくと
   も前記ゲート絶縁膜（７）と接する部位での不純物濃度
   を７×１０¹⁷ｃｍ^-3以上にしたことを特徴とする請求項
   １に記載の炭化珪素半導体装置。
3. 【請求項３】 前記チャネル層（５）の膜厚方向での不
   純物濃度を一定としたことを特徴とする請求項１または
   ２に記載の炭化珪素半導体装置。
4. 【請求項４】 前記チャネル層（５）の不純物濃度を１
   ×１０¹⁹ｃｍ^-3以下にしたことを特徴とする請求項３に
   記載の炭化珪素半導体装置。
5. 【請求項５】 前記チャネル層（５）の不純物濃度を
   「Ｘ」、チャネル層（５）の膜厚を「Ｙ」としたとき、 Ｙ≦９．２×１０³・Ｘ^-0.5 を満足するようにしたことを特徴とする請求項３または
   ４に記載の炭化珪素半導体装置。
6. 【請求項６】 前記チャネル層（３０）の膜厚方向での
   不純物濃度分布として、前記ゲート絶縁膜（７）から離
   れると低濃度となる傾向を有し、かつ、ゲート絶縁膜
   （７）と接する部位の不純物濃度が１×１０¹⁷ｃｍ^-3以
   上となるように濃度勾配を付けたことを特徴とする請求
   項１に記載の炭化珪素半導体装置。
7. 【請求項７】 前記チャネル層（３０）におけるゲート
   絶縁膜（７）と接する部位の不純物濃度が７×１０¹⁷ｃ
   ｍ^-3以上となるように濃度勾配を付けたことを特徴とす
   る請求項６に記載の炭化珪素半導体装置。
8. 【請求項８】 前記チャネル層（３０）を２層構造と
   し、前記ゲート絶縁膜（７）に近い第１層（３１）では
   不純物濃度を１×１０¹⁷ｃｍ^-3以上にするとともに、前
   記ゲート絶縁膜（７）から離れた第２層（３２）では第
   １層（３１）よりも低不純物濃度にしたことを特徴とす
   る請求項１に記載の炭化珪素半導体装置。
9. 【請求項９】 前記チャネル層（３０）における第１層
   （３１）の不純物濃度を７×１０¹⁷ｃｍ^-3以上にしたこ
   とを特徴とする請求項８に記載の炭化珪素半導体装置。
10. 【請求項１０】 前記チャネル層（３０）における第１
    層（３１）の不純物濃度を１×１０¹⁹ｃｍ^-3以下にした
    ことを特徴とする請求項８または９に記載の炭化珪素半
    導体装置。
11. 【請求項１１】 前記チャネル層（３０）における第２
    層（３２）の不純物濃度を１×１０¹⁷ｃｍ^-3以下にした
    ことを特徴とする請求項８〜１０のいずれか１項に記載
    の炭化珪素半導体装置。
12. 【請求項１２】 前記チャネル層（３０）における第１
    層（３１）の不純物濃度を「Ｘ」、その厚さを「Ｙ」と
    したとき、 Ｙ≦９．２×１０³・Ｘ^-0.5 を満足するようにしたことを特徴とする請求項８〜１１
    のいずれか１項に記載の炭化珪素半導体装置。
13. 【請求項１３】 前記チャネル層（４４）の端部がゲー
    ト電極（４６）の端部よりも外側に張り出して形成され
    ていることを特徴とする請求項１〜１２のいずれか１項
    に記載の炭化珪素半導体装置。
14. 【請求項１４】 第１導電型の炭化珪素基板（６０）の
    上に、エピタキシャル膜よりなり前記基板（６０）より
    も低い不純物濃度の第１導電型のドリフト層（６１）
    と、エピタキシャル膜よりなる第２導電型のベース層
    （６２）とが順に形成され、前記ベース層（６２）の表
    層部に第１導電型のソース領域（６３）が形成され、前
    記ソース領域（６３）とベース層（６２）を貫通してド
    リフト層（６１）に達するトレンチ（６５）が形成され
    るとともに、同トレンチ（６５）の側面（６５ａ）にお
    けるベース層（６２）の表面に炭化珪素よりなる第１導
    電型のチャネル層（６６）が形成され、さらに、トレン
    チ（６５）内において前記チャネル層（６６）に対しゲ
    ート絶縁膜（６７）を介してゲート電極（６８）を配し
    た炭化珪素半導体装置において、 前記チャネル層（６６）における少なくとも前記ゲート
    絶縁膜（６７）と接する部位での不純物濃度を１×１０
    ¹⁷ｃｍ^-3以上にしたことを特徴とする炭化珪素半導体装
    置。
15. 【請求項１５】 前記チャネル層（６６）における少な
    くとも前記ゲート絶縁膜（６７）と接する部位での不純
    物濃度を７×１０¹⁷ｃｍ^-3以上にしたことを特徴とする
    請求項１４に記載の炭化珪素半導体装置。
16. 【請求項１６】 前記チャネル層（６６）の膜厚方向で
    の不純物濃度を一定としたことを特徴とする請求項１４
    または１５に記載の炭化珪素半導体装置。
17. 【請求項１７】 前記チャネル層（６６）の不純物濃度
    を１×１０¹⁹ｃｍ^-3以下にしたことを特徴とする請求項
    １６に記載の炭化珪素半導体装置。
18. 【請求項１８】 前記チャネル層（６６）の不純物濃度
    を「Ｘ」、チャネル層（６６）の膜厚を「Ｙ」としたと
    き、 Ｙ≦９．２×１０³・Ｘ^-0.5 を満足するようにしたことを特徴とする請求項１６また
    は１７に記載の炭化珪素半導体装置。
19. 【請求項１９】 前記チャネル層（６６）の膜厚方向で
    の不純物濃度分布として、前記ゲート絶縁膜（６７）か
    ら離れると低濃度となる傾向を有し、かつ、ゲート絶縁
    膜（６７）と接する部位の不純物濃度が１×１０¹⁷ｃｍ
    ^-3以上となるように濃度勾配を付けたことを特徴とする
    請求項１４に記載の炭化珪素半導体装置。
20. 【請求項２０】 前記チャネル層（６６）におけるゲー
    ト絶縁膜（６７）と接する部位の不純物濃度が７×１０
    ¹⁷ｃｍ^-3以上となるように濃度勾配を付けたことを特徴
    とする請求項１９に記載の炭化珪素半導体装置。
21. 【請求項２１】 前記チャネル層（６６）を２層構造と
    し、前記ゲート絶縁膜（６７）に近い第１層では不純物
    濃度を１×１０¹⁷ｃｍ^-3以上にするとともに、前記ゲー
    ト絶縁膜（６７）から離れた第２層では第１層よりも低
    不純物濃度にしたことを特徴とする請求項１４に記載の
    炭化珪素半導体装置。
22. 【請求項２２】 前記チャネル層（６６）における第１
    層の不純物濃度を７×１０¹⁷ｃｍ^-3以上にしたことを特
    徴とする請求項２１に記載の炭化珪素半導体装置。
23. 【請求項２３】 前記チャネル層（６６）における第１
    層の不純物濃度を１×１０¹⁹ｃｍ^-3以下にしたことを特
    徴とする請求項２１または２２に記載の炭化珪素半導体
    装置。
24. 【請求項２４】 前記チャネル層（６６）における第２
    層の不純物濃度を１×１０¹⁷ｃｍ^-3以下にしたことを特
    徴とする請求項２１〜２３のいずれか１項に記載の炭化
    珪素半導体装置。
25. 【請求項２５】 前記チャネル層（６６）における第１
    層の不純物濃度を「Ｘ」、その厚さを「Ｙ」としたと
    き、 Ｙ≦９．２×１０³・Ｘ^-0.5 を満足するようにしたことを特徴とする請求項２１〜２
    ４のいずれか１項に記載の炭化珪素半導体装置。
26. 【請求項２６】 第１導電型の炭化珪素基板（１）の上
    に、エピタキシャル膜よりなり前記基板（１）よりも低
    い不純物濃度の第１導電型のドリフト層（２）が形成さ
    れ、このドリフト層（２）の表層部に第２導電型のベー
    ス領域（３ａ，３ｂ）が形成されるとともに当該ベース
    領域（３ａ，３ｂ）の表層部に第１導電型のソース領域
    （４ａ，４ｂ）が形成され、さらに、前記ベース領域
    （３ａ，３ｂ）の表面部において前記ソース領域（４
    ａ，４ｂ）とドリフト層（２）を繋ぐように炭化珪素よ
    りなる第１導電型のチャネル層（５）が配置され、当該
    チャネル層（５）に対しゲート絶縁膜（７）を介してゲ
    ート電極（８）を配した炭化珪素半導体装置の製造方法
    であって、 第１導電型の炭化珪素基板（１）の上に、エピタキシャ
    ル膜よりなり前記基板（１）よりも低い不純物濃度の第
    １導電型のドリフト層（２）を形成する工程と、 前記ドリフト層（２）の表層部に第２導電型のベース領
    域（３ａ，３ｂ）を形成する工程と、 前記ドリフト層（２）およびベース領域（３ａ，３ｂ）
    の上に低濃度な第１導電型のチャネル層形成用エピタキ
    シャル膜（３５）を形成するとともに、前記ベース領域
    （３ａ，３ｂ）の表層部に第１導電型のソース領域（４
    ａ，４ｂ）を形成する工程と、 前記チャネル層形成用エピタキシャル膜（３５）に接す
    るようにゲート絶縁膜（７）を形成する工程と、 Ｎ原子を含むガスで熱処理することにより、前記チャネ
    ル層形成用エピタキシャル膜（３５）における少なくと
    も前記ゲート絶縁膜（７）と接する部位での不純物濃度
    を１×１０¹⁷ｃｍ^-3以上にする工程と、 前記ゲート絶縁膜（７）上にゲート電極（８）を形成す
    る工程と、を備えたことを特徴とする炭化珪素半導体装
    置の製造方法。
27. 【請求項２７】 前記Ｎ原子を含むガスで熱処理するこ
    とにより、前記チャネル層形成用エピタキシャル膜（３
    ５）における少なくとも前記ゲート絶縁膜（７）と接す
    る部位での不純物濃度を７×１０¹⁷ｃｍ^-3以上にするよ
    うにしたことを特徴とする請求項２６に記載の炭化珪素
    半導体装置の製造方法。
28. 【請求項２８】 第１導電型の炭化珪素基板（１）の上
    に、エピタキシャル膜よりなり前記基板（１）よりも低
    い不純物濃度の第１導電型のドリフト層（２）が形成さ
    れ、このドリフト層（２）の表層部に第２導電型のベー
    ス領域（３ａ，３ｂ）が形成されるとともに当該ベース
    領域（３ａ，３ｂ）の表層部に第１導電型のソース領域
    （４ａ，４ｂ）が形成され、さらに、前記ベース領域
    （３ａ，３ｂ）の表面部において前記ソース領域（４
    ａ，４ｂ）とドリフト層（２）を繋ぐように炭化珪素よ
    りなる第１導電型のチャネル層（５）が配置され、当該
    チャネル層（５）に対しゲート絶縁膜（７）を介してゲ
    ート電極（８）を配した炭化珪素半導体装置の製造方法
    であって、 第１導電型の炭化珪素基板（１）の上に、エピタキシャ
    ル膜よりなり前記基板（１）よりも低い不純物濃度の第
    １導電型のドリフト層（２）を形成する工程と、 前記ドリフト層（２）の表層部に第２導電型のベース領
    域（３ａ，３ｂ）を形成する工程と、 前記ドリフト層（２）およびベース領域（３ａ，３ｂ）
    の上に低濃度な第１導電型のチャネル層形成用エピタキ
    シャル膜（３５）を形成するとともに、前記ベース領域
    （３ａ，３ｂ）の表層部に第１導電型のソース領域（４
    ａ，４ｂ）を形成する工程と、 前記チャネル層形成用エピタキシャル膜（３５）に接す
    るようにゲート絶縁膜（７）を形成する工程と、 原子状窒素を注入するとともに熱処理することにより、
    前記チャネル層形成用エピタキシャル膜（３５）におけ
    る少なくとも前記ゲート絶縁膜（７）と接する部位での
    不純物濃度を１×１０¹⁷ｃｍ^-3以上にする工程と、 前記ゲート絶縁膜（７）上にゲート電極（８）を形成す
    る工程と、を備えたことを特徴とする炭化珪素半導体装
    置の製造方法。
29. 【請求項２９】 前記原子状窒素を注入するとともに熱
    処理することにより、前記チャネル層形成用エピタキシ
    ャル膜（３５）における少なくとも前記ゲート絶縁膜
    （７）と接する部位での不純物濃度を７×１０¹⁷ｃｍ^-3
    以上にするようにしたことを特徴とする請求項２８に記
    載の炭化珪素半導体装置の製造方法。
30. 【請求項３０】 第１導電型の炭化珪素基板（６０）の
    上に、エピタキシャル膜よりなり前記基板（６０）より
    も低い不純物濃度の第１導電型のドリフト層（６１）
    と、エピタキシャル膜よりなる第２導電型のベース層
    （６２）とが順に形成され、前記ベース層（６２）の表
    層部に第１導電型のソース領域（６３）が形成され、前
    記ソース領域（６３）とベース層（６２）を貫通してド
    リフト層（６１）に達するトレンチ（６５）が形成され
    るとともに、同トレンチ（６５）の側面（６５ａ）にお
    けるベース層（６２）の表面に炭化珪素よりなる第１導
    電型のチャネル層（６６）が形成され、さらに、トレン
    チ（６５）内において前記チャネル層（６６）に対しゲ
    ート絶縁膜（６７）を介してゲート電極（６８）を配し
    た炭化珪素半導体装置の製造方法であって、 第１導電型の炭化珪素基板（６０）の上に、エピタキシ
    ャル膜よりなり前記基板（６０）よりも低い不純物濃度
    の第１導電型のドリフト層（６１）と、エピタキシャル
    膜よりなる第２導電型のベース層（６２）とを順に形成
    する工程と、 前記ベース層（６２）の表層部に第１導電型のソース領
    域（６３）を形成する工程と、 前記ソース領域（６３）とベース層（６２）を貫通して
    ドリフト層（６１）に達するトレンチ（６５）を形成す
    る工程と、 前記トレンチ（６５）の側面（６５ａ）におけるベース
    層（６２）の表面に低濃度な第１導電型のチャネル層形
    成用エピタキシャル膜（６６）を形成する工程と、 前記トレンチ（６５）内において前記チャネル層形成用
    エピタキシャル膜（６６）に接するようにゲート絶縁膜
    （６７）を形成する工程と、 Ｎ原子を含むガスで熱処理することにより、前記チャネ
    ル層形成用エピタキシャル膜（６６）における少なくと
    も前記ゲート絶縁膜（６７）と接する部位での不純物濃
    度を１×１０¹⁷ｃｍ^-3以上にする工程と、 前記トレンチ（６５）内において前記ゲート絶縁膜（６
    ７）に接するようにゲート電極（６８）を形成する工程
    と、を備えたことを特徴とする炭化珪素半導体装置の製
    造方法。
31. 【請求項３１】 前記Ｎ原子を含むガスで熱処理するこ
    とにより、前記チャネル層形成用エピタキシャル膜（６
    ６）における少なくとも前記ゲート絶縁膜（６７）と接
    する部位での不純物濃度を７×１０¹⁷ｃｍ^-3以上にする
    ようにしたことを特徴とする請求項３０に記載の炭化珪
    素半導体装置の製造方法。
32. 【請求項３２】 第１導電型の炭化珪素基板（６０）の
    上に、エピタキシャル膜よりなり前記基板（６０）より
    も低い不純物濃度の第１導電型のドリフト層（６１）
    と、エピタキシャル膜よりなる第２導電型のベース層
    （６２）とが順に形成され、前記ベース層（６２）の表
    層部に第１導電型のソース領域（６３）が形成され、前
    記ソース領域（６３）とベース層（６２）を貫通してド
    リフト層（６１）に達するトレンチ（６５）が形成され
    るとともに、同トレンチ（６５）の側面（６５ａ）にお
    けるベース層（６２）の表面に炭化珪素よりなる第１導
    電型のチャネル層（６６）が形成され、さらに、トレン
    チ（６５）内において前記チャネル層（６６）に対しゲ
    ート絶縁膜（６７）を介してゲート電極（６８）を配し
    た炭化珪素半導体装置の製造方法であって、 第１導電型の炭化珪素基板（６０）の上に、エピタキシ
    ャル膜よりなり前記基板（６０）よりも低い不純物濃度
    の第１導電型のドリフト層（６１）と、エピタキシャル
    膜よりなる第２導電型のベース層（６２）とを順に形成
    する工程と、 前記ベース層（６２）の表層部に第１導電型のソース領
    域（６３）を形成する工程と、 前記ソース領域（６３）とベース層（６２）を貫通して
    ドリフト層（６１）に達するトレンチ（６５）を形成す
    る工程と、 前記トレンチ（６５）の側面（６５ａ）におけるベース
    層（６２）の表面に低濃度な第１導電型のチャネル層形
    成用エピタキシャル膜（６６）を形成する工程と、 前記トレンチ（６５）内において前記チャネル層形成用
    エピタキシャル膜（６６）に接するようにゲート絶縁膜
    （６７）を形成する工程と、 原子状窒素を注入するとともに熱処理することにより、
    前記チャネル層形成用エピタキシャル膜（６６）におけ
    る少なくとも前記ゲート絶縁膜（６７）と接する部位で
    の不純物濃度を１×１０¹⁷ｃｍ^-3以上にする工程と、 前記トレンチ（６５）内において前記ゲート絶縁膜（６
    ７）に接するようにゲート電極（６８）を形成する工程
    と、を備えたことを特徴とする炭化珪素半導体装置の製
    造方法。
33. 【請求項３３】 前記原子状窒素を注入するとともに熱
    処理することにより、前記チャネル層形成用エピタキシ
    ャル膜（６６）における少なくとも前記ゲート絶縁膜
    （６７）と接する部位での不純物濃度を７×１０¹⁷ｃｍ
    ^-3以上にするようにしたことを特徴とする請求項３２に
    記載の炭化珪素半導体装置の製造方法。