CN113316837A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明进行以下工序：准备具有漂移层(13)的基板；通过进行外延生长，在漂移层(13)上构成沟道层(14)而形成半导体基板(10)；以半导体基板(10)的厚度方向为深度方向，通过进行离子注入，在沟道层(14)中形成从半导体基板(10)的一面(10a)沿深度方向延伸的栅极层(15)，并且在沟道层(14)中的与栅极层(15)分离的位置，形成从半导体基板(10)的一面(10a)沿深度方向延伸的体层(16)；通过进行离子注入，在沟道层(14)中的位于栅极层(15)与漂移层(13)之间的部分，形成以与栅极层(15)分离的状态与栅极层(15)对置、并被维持为与栅极层(15)不同的电位的屏蔽层(18)。

Description

半导体装置的制造方法
本申请基于2019年1月21日申请的日本专利申请第2019－7846号，这里其记载内容通过参照而被援引。
技术领域
本发明涉及形成有结型FET(Field Effect Transistor：以下也称作JFET)的半导体装置的制造方法。
背景技术
以往，提出了形成有JFET的半导体装置(例如参照专利文献1)。具体而言，该半导体装置具有依次层叠了N+型的漏极层、N－型的漂移层、N型的沟道层的半导体基板。并且，在沟道层的表层部形成有N+型的源极层。此外，在沟道层，将源极层贯通而形成有P+型的栅极层，并且在与栅极层分离的位置形成有P+型的体(body)。
这样的半导体装置中，由于形成有体层，所以当发生浪涌电流时能够从体层排出浪涌电流。因此，能够抑制浪涌电流集中于栅极层。
现有技术文献
专利文献
专利文献1:日本特开2014－220434号公报
发明内容
此外，在上述那样的半导体装置中，希望通过降低米勒电容比而减少开关损耗。因此，本发明者进行了仔细研究，发现通过在栅极层与漂移层之间配置被维持在与栅极层不同的电位的屏蔽层，能够降低米勒电容比。并且，本发明者还研究了配置有该屏蔽层的半导体装置的容易的制造方法。
本发明的目的在于提供半导体装置的制造方法，能够以容易的方法制造降低了米勒电容比的半导体装置。
根据本发明的1个方面，在形成有JFET的半导体装置的制造方法中，进行以下工序：准备具有第1导电型的漂移层的基板；通过进行外延生长而在漂移层上构成杂质浓度比漂移层高的第1导电型的沟道层而形成半导体基板；通过进行离子注入，在沟道层中，以半导体基板的厚度方向为深度方向，形成从半导体基板中的沟道层侧的一面沿深度方向延伸的第2导电型的栅极层；通过进行离子注入而在沟道层中的与栅极层分离的位置形成从半导体基板的一面沿深度方向延伸的第2导电型的体层；通过进行离子注入而在沟道层中的位于栅极层与漂移层之间的部分形成以与栅极层分离的状态对置于栅极层、并被维持为与栅极层不同的电位的第2导电型的屏蔽层。
由此，适当进行离子注入而形成各层即可，所以能够以容易的方法制造形成了具有屏蔽层的JFET的半导体装置。即，能够以容易的方法制造形成了能够降低米勒电容比的JFET的半导体装置。
另外，对各构成要素等附加的带括号的参照标记表示该构成要素等与后述实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是表示第1实施方式的半导体装置的1个单元的平面图。
图2是沿着图1中的II－II线的剖面图。
图3是沿着图1中的III－III线的剖面图。
图4是表示沿着图2中的箭头A、箭头B、箭头C的杂质浓度的曲线的仿真结果的图。
图5A是表示图2所示的半导体装置的制造工序的剖面图。
图5B是表示图5A之后的半导体装置的制造工序的剖面图。
图5C是表示图5B之后的半导体装置的制造工序的剖面图。
图5D是表示图5C之后的半导体装置的制造工序的剖面图。
图5E是表示图5D之后的半导体装置的制造工序的剖面图。
图5F是表示图5E之后的半导体装置的制造工序的剖面图。
图5G是表示图5F之后的半导体装置的制造工序的剖面图。
图6A是表示图3所示的半导体装置的制造工序的剖面图。
图6B是表示图6A之后的半导体装置的制造工序的剖面图。
图6C是表示图6B之后的半导体装置的制造工序的剖面图。
图6D是表示图6C之后的半导体装置的制造工序的剖面图。
图6E是表示图6D之后的半导体装置的制造工序的剖面图。
图6F是表示图6E之后的半导体装置的制造工序的剖面图。
图6G是表示图6F之后的半导体装置的制造工序的剖面图。
图7是表示第2实施方式的半导体装置的1个单元的平面图。
图8是沿着图7中的VIII－VIII线的剖面图。
图9是沿着图7中的IX－IX线的剖面图。
图10A是表示图8所示的半导体装置的制造工序的剖面图。
图10B是表示图10A之后的半导体装置的制造工序的剖面图。
图10C是表示图10B之后的半导体装置的制造工序的剖面图。
图10D是表示图10C之后的半导体装置的制造工序的剖面图。
图10E是表示图10D之后的半导体装置的制造工序的剖面图。
图11A是表示图9所示的半导体装置的制造工序的剖面图。
图11B是表示图11A之后的半导体装置的制造工序的剖面图。
图11C是表示图11B之后的半导体装置的制造工序的剖面图。
图11D是表示图11C之后的半导体装置的制造工序的剖面图。
图11E是表示图11D之后的半导体装置的制造工序的剖面图。
图12A是表示第3实施方式的半导体装置的制造工序的剖面图。
图12B是表示图12A之后的半导体装置的制造工序的剖面图。
图12C是表示图12B之后的半导体装置的制造工序的剖面图。
图13A是表示第3实施方式的半导体装置的制造工序的剖面图。
图13B是表示图13A之后的半导体装置的制造工序的剖面图。
图13C是表示图13B之后的半导体装置的制造工序的剖面图。
具体实施方式
以下，根据附图说明本发明的实施方式。另外，以下的各实施方式中，对于相同或等同的部分附加同一标记而进行说明。
(第1实施方式)
关于第1实施方式，参照图1～图3进行说明。首先，说明本实施方式的形成有JFET的半导体装置的构造。另外，图1是表示本实施方式的JFET的1个单元的平面图，半导体装置通过将图1所示的单元相邻地配置多个而构成。此外，图1中，将后述的层间绝缘膜24、栅极电极25、上部电极26等省略而进行图示。
半导体装置具备具有由N++型的碳化硅(以下也称作SiC)基板构成的漏极层11的半导体基板10。并且，在漏极层11上，配置有杂质浓度比漏极层11低的N+型的缓冲层12，在缓冲层12上，配置有杂质浓度比缓冲层12低的N－型的漂移层13。另外，缓冲层12及漂移层13例如通过在构成漏极层11的SiC基板上使SiC的外延膜生长而构成。
在漂移层13上，配置有杂质浓度比漂移层13高的N型的沟道层14。另外，沟道层14如后述那样，通过使SiC的外延膜生长而构成。此外，本实施方式中，半导体基板10的一面10a包含沟道层14的表面而构成。
在沟道层14，形成有杂质浓度比沟道层14高的P+型的栅极层15以及P+型的体层16。本实施方式中，在1个单元区域的平面视图中，体层16形成为以一个方向为长度方向的四方框状。另外，在图1中，形成为以纸面上下方向为长度方向的四方框状。在1个单元区域的平面视图中，栅极层15形成为以体层16的长度方向为长度方向的长方形，位于体层16内并且以与体层16分离的方式形成。
并且，以半导体基板10的厚度方向为深度方向，栅极层15及体层16从半导体基板10的一面10a(即，沟道层14的表面)沿深度方向形成，体层16比栅极层15形成得深。另外，如后述那样，本实施方式的体层16通过从半导体基板10的一面10a侧离子注入杂质而构成。因此，体层16在深度方向上成为中途部分膨胀的形状。此外，半导体基板10的深度方向换言之也可以说是漏极层11、漂移层13、沟道层14的层叠方向。
在沟道层14的表层部，以与体层16相接的方式形成有杂质浓度比沟道层14高的N+型的源极层17。另外，虽未特别限定，但本实施方式中，如图4中也示出的那样，栅极层15及体层16的杂质浓度比沟道层14高10倍左右。
此外，在沟道层14，在比栅极层15深的位置，从栅极层15离开且与栅极层15对置地形成有屏蔽层18。即，在沟道层14，在位于栅极层15与漂移层13之间的部分，形成有与栅极层15对置的屏蔽层18。
本实施方式中，屏蔽层18是杂质浓度与体层16同等的P+型，在平面视图中，形成为沿着栅极层15的长度方向的长方形。并且，关于屏蔽层18，长度方向的长度比栅极层15的长度方向的长度长，长度方向上的两端部与体层16连接从而与体层16电连接。即，本实施方式的屏蔽层18与体层16为相同电位。本实施方式中，这样将屏蔽层18维持为与栅极层15不同的电位。
另外，如后述那样，本实施方式的屏蔽层18通过从半导体基板10的一面10a侧离子注入杂质而构成。因此，屏蔽层18成为如下形状，即：栅极层15侧的部分比栅极层15侧的相反侧的部分更膨胀。
此外，在沟道层14，在栅极层15与屏蔽层18之间的部分，形成有N+型的分离层19。该分离层19用于将栅极层15与屏蔽层18电分离，如图4所示，杂质浓度比沟道层14高。并且，在图2中的沿着箭头A的部分，杂质浓度在栅极层15与分离层19的边界及分离层19与屏蔽层18的边界变低，成为在分离层19的部分具有峰值的形状。
进而，在沟道层14，在屏蔽层18中的栅极层15侧的部分、与体层16中的位于与该部分相同深度的部分之间，形成有N型的扩张区域20。该扩张区域20用于抑制体层16与屏蔽层18的间隔过窄，如图4所示，虽然杂质浓度比分离层19低，但是杂质浓度比沟道层14高。因此，在图2中的沿着箭头B的部分，杂质浓度成为在扩张区域20的部分具有峰值的形状。另外，图2中的箭头C由于沿着体层16，所以杂质浓度随着深度加深而逐渐变低。
此外，本实施方式中，在沟道层14的表层部，如图1及图3所示那样，形成有将栅极层15与体层16电分离的STI(Shallow Trench Isolation的简写)分离部21。具体而言，STI分离部21在栅极层15的长度方向的两端形成在栅极层15与体层16之间。另外，本实施方式的STI分离部21通过在规定深度的沟槽22中埋入绝缘膜23而构成。
在半导体基板10的一面10a上形成有层间绝缘膜24。在层间绝缘膜24中，形成有使栅极层15露出的第1接触孔24a，并且形成有使体层16及源极层17露出的第2接触孔24b。并且，在层间绝缘膜24上，以经由第1接触孔24a而与栅极层15电连接的方式配置有栅极电极25。此外，在层间绝缘膜24上，以经由第2接触孔24b而与体层16及源极层17电连接的方式形成有上部电极26。
并且，在半导体基板10的另一面10b侧，形成有与漏极层11电连接的下部电极27。
以上是本实施方式的半导体装置的结构。另外，本实施方式中，N－型、N型、N+型、N++型相当于第1导电型，P+型相当于第2导电型。此外，本实施方式中，如上述那样，包括漏极层11、缓冲层12、漂移层13、沟道层14、栅极层15、体层16、源极层17以及屏蔽层18而构成了半导体基板10。并且，本实施方式中，如上述那样，漏极层11由SiC基板构成，缓冲层12、漂移层13、沟道层14等通过使SiC的外延膜生长而构成。因此，本实施方式的半导体装置也可以说是SiC半导体装置。
上述那样的半导体装置可以做成在没有对栅极层15施加规定的栅极电压的情况下在上部电极26与下部电极27之间流过电流的常通型，相反也可以做成不流过电流的常断型。
并且，由于形成了体层16，所以在发生了浪涌电流时该浪涌电流流向体层16。因此，能够抑制浪涌电流集中于栅极层15。进而，在栅极层15的下方，形成有与体层16连接的屏蔽层18。因此，能够实现米勒电容比的降低，能够实现开关损耗的降低。
接着，关于上述半导体装置的制造方法，参照图5A～图5G、图6A～图6G进行说明。另外，图5A～图5G是相当于图2的剖面图，图6A～图6G是相当于图3的剖面图。并且，图5A～图5G和图6A～图6G分别表示相同工序中的不同剖面。
首先，如图5A及图6A所示，准备具有漂移层13的基板100。本实施方式中，缓冲层12及漂移层13通过在构成漏极层11的SiC基板上使SiC的外延膜生长而构成，所以基板100还具有漏极层11及缓冲层12。并且，在漂移层13上，例如，通过使SiC的外延膜生长而形成沟道层14，由此构成半导体基板10。
另外，在图5A及图6A中，省略了位于漂移层13的下方的漏极层11及缓冲层12而进行图示。此外，在后述的图5B～图5G及图6B～图6G中也省略了位于漂移层13的下方的漏极层11及缓冲层12而进行图示。
接着，如图5B及图6B所示，在沟道层14上，以使体层16及屏蔽层18的形成预定区域开口的方式形成掩模201。另外，作为掩模201，例如使用氧化膜或抗蚀剂等。此外，后述的各掩模202～205也同样。
并且，通过离子注入铝等P型杂质，形成构成体层16的下部的下部体层16a以及屏蔽层18。然后，将掩模201除去。另外，所谓下部体层16a，是体层16中的形成在与屏蔽层18相同深度的部分。此外，该工序中，屏蔽层18以在长度方向的两端处与下部体层16a连接的方式形成。即，下部体层16a及屏蔽层18一体形成。
此外，本实施方式中，由于在构成半导体基板10后通过离子注入形成下部体层16a及屏蔽层18，所以将杂质从半导体基板10的一面10a注入到较深的位置。因此，在屏蔽层18的上方，形成P型的杂质残存的残存区域31。同样，在下部体层16a的上方，形成P型的杂质残存的残存区域32。
进而，该工序中，由于从半导体基板10的一面10a至较深的位置注入杂质，所以离子注入时的加速电压容易变大。因此，注入到半导体基板10中的杂质在半导体基板10的面方向上也容易扩展。因而，下部体层16a及屏蔽层18成为如下结构，即：半导体基板的一面10a侧的部分比半导体基板的另一面10b侧的部分膨胀。以下，将下部体层16a中的半导体基板10的一面10a侧的部分也称作下部体层16a的上部。同样，将屏蔽层18中的半导体基板10的一面10a侧的部分也称作屏蔽层18的上部。
接着，如图5C及图6C所示，在沟道层14上，以使分离层19的形成预定区域开口的方式形成掩模202。并且，通过离子注入氮等N型杂质，在屏蔽层18的上方形成分离层19。
接着，如图5D及图6D所示，在沟道层14上，以使扩张区域20的形成预定区域开口的方式形成掩模203。并且，通过离子注入氮等N型杂质，在位于下部体层16a的上部与屏蔽层18的上部之间的部分形成扩张区域20。另外，扩张区域20由于与体层16相比杂质浓度充分小，所以也可以不配置掩模203地通过离子注入而形成。
即，通过如上述那样进行图5B及图6B的工序，下部体层16a及屏蔽层18成为上部侧比下部侧膨胀的结构。此时，若下部体层16a的上部与屏蔽层18的上部之间的间隔过窄则有可能夹断。因此，通过形成扩张区域20，能够使下部体层16a与屏蔽层18的上部之间的间隔成为不夹断的间隔。
另外，图5C及图6C的工序和图5D及图6D的工序那个先进行都可以。即，也可以在形成了扩张区域20后形成分离层19。
接着，如图5E及图6E所示，在沟道层14上，以使体层16的形成预定区域开口的方式形成掩模204。并且，通过离子注入铝等P型杂质，形成构成体层16的中间部的中间体层16b，并将掩模204除去。另外，所谓中间体层16b，是体层16中的形成在与分离层19相同深度的部分。
接着，如图5F及图6F所示，在沟道层14上，以使栅极层15及体层16的形成预定区域开口的方式形成掩模205。并且，通过离子注入铝等P型杂质，形成构成体层16的上部的上部体层16c从而构成体层16，并且形成栅极层15。另外，所谓上部体层16c，是体层16中的形成在与栅极层15相同深度的部分。此外，在该工序结束后，如图6F所示，成为由残存区域31将栅极层15和体层16连接了的状态。
接着，如图6G所示，在栅极层15与体层16之间的、形成屏蔽层18时构成的残存区域31所在的部分形成STI分离部21。本实施方式中，形成规定深度的沟槽22并在沟槽22内埋入绝缘膜23，通过CMP(Chemical Mechanical Polishing的简写)法等进行平坦化，从而形成STI分离部21。由此，栅极层15和体层16成为分离的状态。另外，STI分离部21形成在栅极层15的长度方向的两端侧。因此，虽然图5G和图6G是相同工序的剖面图，但STI分离部21仅在图6G中示出。
之后，虽未特别图示，适当形成掩模并离子注入氮或磷等N型杂质而形成源极层17。并且，在半导体基板10的一面10a侧形成层间绝缘膜24、栅极电极25以及上部电极26，并且在半导体基板10的另一面10b侧形成下部电极27，由此制造出图1所示的半导体装置。
如以上说明的那样，本实施方式中，在形成沟道层14后，适当进行离子注入而制造半导体装置。因此，能够通过容易的方法制造形成了具有屏蔽层18的JFET的半导体装置。即，能够通过容易的方法制造形成了能够降低米勒电容比的JFET的半导体装置。
此外，本实施方式中，在形成屏蔽层18后形成分离层19，之后形成栅极层15。因此，能够抑制屏蔽层18和栅极层15成为电连接的状态。
进而，本实施方式中，在形成下部体层16a及屏蔽层18后形成扩张区域20，从而使下部体层16a的上部与屏蔽层18的上部离开规定间隔。因此，能够制造抑制了夹断的发生的半导体装置。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式变更了制造方法。其他与第1实施方式相同所以这里省略说明。
首先，说明本实施方式的半导体装置的结构。本实施方式的半导体装置如图7～图9所示，基本上是与上述第1实施方式相同的结构，但是被做成不具备分离层19、扩张区域20以及STI分离部21的结构。
接着，关于本实施方式的半导体装置的制造方法，参照图10A～图10E及图11A～图11E进行说明。另外，图10A～图10E是相当于图8的剖面图。图11A～图11E是相当于图9的剖面图。并且，图10A～图10E和图11A～图11E分别表示相同工序的不同剖面。
首先，如图10A及图11A所示，在准备了基板100后，通过使SiC的外延膜生长而形成沟道层14中的构成漂移层13侧的部分的下层沟道层14a。另外，下层沟道层14a的厚度被设为形成屏蔽层18的部分的厚度以上。
接着，如图10B及图11B所示，在下层沟道层14a上，以使体层16及屏蔽层18的形成预定区域开口的方式形成掩模301。并且，通过离子注入铝等P型杂质而形成下部体层16a及屏蔽层18。然后，将掩模301除去。
另外，该工序中，从下层沟道层14a的表面进行离子注入而形成下部体层16a及屏蔽层18。因此，相比于如上述第1实施方式那样、将沟道层14全部形成后进行离子注入而形成下部体层16a及屏蔽层18的情况，能够减小进行离子注入时的加速电压。因而，能够抑制当形成下部体层16a及屏蔽层18时杂质在半导体基板10的面方向上扩散。由此，本实施方式的下部体层16a及屏蔽层18，与上述第1实施方式的下部体层16a及屏蔽层18相比，成为上部侧的膨胀被抑制了的结构。因此，本实施方式中，不进行形成扩张区域20的工序。
接着，如图10C及图11C所示，在下层沟道层14a上，再次使SiC的外延膜生长从而形成上层沟道层14b。由此，构成沟道层14，构成半导体基板10。另外，本实施方式中，下层沟道层14a及上层沟道层14b相当于沟道层构成层。
接着，如图10D及图11D所示，以使体层16的形成预定区域开口的方式形成掩模302。并且，通过离子注入Al等P型杂质，形成中间体层16b，并将掩模302除去。另外，虽然在本实施方式中也形成残存区域32，但该残存区域32由于替换为后述的上部体层16c所以没有特别图示。
并且，如图10E及图11E所示，以使栅极层15及体层16的形成预定区域开口的方式形成掩模303。并且，通过离子注入铝等P型杂质而形成上部体层16c，从而构成体层16，并且形成栅极层15。
另外，本实施方式中，分两次形成沟道层14，所以在形成屏蔽层18时在屏蔽层18的上方不形成残存区域31。因此，在本实施方式中，即使不形成分离层19，栅极层15和屏蔽层18也成为分离的状态。此外，本实施方式中，即使不形成STI分离部21，栅极层15和体层16也成为分离的状态。
之后，虽未特别图示，通过适当形成源极层17、栅极电极25、上部电极26、下部电极27，制造出本实施方式的半导体装置。
如以上说明的那样，即使通过两次外延生长来构成沟道层14，也能够容易地制造形成了具有屏蔽层18的JFET的半导体装置。
此外，本实施方式中，在形成下层沟道层14a后形成下部体层16a及屏蔽层18，之后形成上层沟道层14b。因此，即使不形成分离层19也能够分离屏蔽层18和栅极层15，能够将形成分离层19的工序省略。
进而，本实施方式中，在形成下层沟道层14a后形成下部体层16a及屏蔽层18。因此，能够减小形成下部体层16a及屏蔽层18时的加速电压，能够抑制杂质在半导体基板10的面方向上扩展。因而，能够将形成扩张区域20的工序省略。
(第3实施方式)
对第3实施方式进行说明。本实施方式相对于第2实施方式变更了制造方法。其他与第2实施方式相同所以这里省略说明。
以下，对于本实施方式的半导体装置的制造方法的与上述第2实施方式不同的点，参照图12A～图12C及图13A～图13C进行说明。另外，图12A～图12C是相当于图8的剖面图。图13A～图13C是相当于图9的剖面图。并且，图12A～图12C和图13A～图13C分别示出相同工序中的不同剖面。
本实施方式中，如图12A及图13A所示，在进行了图10B及图11B的工序后，在下层沟道层14a上，通过使SiC的外延膜生长而形成中层沟道层14c。另外，中层沟道层14c被设为相当于栅极层15与屏蔽层18的间隔的厚度。此外，本实施方式中，中层沟道层14c相当于沟道层构成层。
接着，如图12B及图13B所示，以使体层16的形成预定区域开口的方式形成掩模401。并且，通过离子注入Al等P型杂质，形成中间体层16b，并将掩模401除去。
之后，如图12C及图13C所示，在中层沟道层14c上，通过使SiC的外延膜生长而形成上层沟道层14b。由此，构成沟道层14而构成半导体基板10。
之后，通过进行上述图10D及图11D以后的工序，制造第2实施方式的半导体装置。
如以上说明的那样，即使通过三次外延生长来构成沟道层14，也能够得到与上述第2实施方式相同的效果。
(其他实施方式)
本发明依据实施方式进行了记载，但应理解的是本发明不限于该实施方式及构造。本发明也包括各种各样的变形例及均等范围内的变形。除此以外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入本发明的范畴及思想范围。
例如，上述各实施方式中，说明了设第1导电型为N型且设第2导电型为P型的例子，但也可以设第1导电型为P型，设第2导电型为N型。
此外，上述各实施方式中，以SiC半导体装置为例进行了说明，但也可以设为其他化合物半导体装置、或者对硅基板进行了异质外延生长而得到的半导体装置。
进而，在上述第2、第3实施方式中，沟道层14也可以通过进一步进行多个外延生长而构成。即，沟道层14也可以通过进一步层叠多个沟道层构成层而构成。
此外，上述各实施方式中，屏蔽层18例如也可以在与长度方向交叉的方向上与体层16连接。此外，屏蔽层18只要维持为与栅极层15不同的电位，则也可以不与体层16连接。

Claims (5)

1.一种半导体装置的制造方法，该半导体装置形成有在漂移层(13)上配置有沟道层(14)并且在上述沟道层中配置有源极层(17)、栅极层(15)以及体层(16)、在隔着上述漂移层而与上述沟道层相反的一侧配置有漏极层(11)的结型FET，
上述半导体装置的制造方法的特征在于，进行以下工序：
准备具有第1导电型的上述漂移层的基板(100)；
通过进行外延生长，在上述漂移层上构成杂质浓度比上述漂移层高的第1导电型的上述沟道层而形成半导体基板(10)，
通过进行离子注入，在上述沟道层中，以上述半导体基板的厚度方向为深度方向，形成从上述半导体基板中的上述沟道层侧的一面(10a)沿上述深度方向延伸的第2导电型的上述栅极层；
通过进行离子注入，在上述沟道层中的与上述栅极层分离的位置，形成从上述半导体基板的一面沿上述深度方向延伸的第2导电型的上述体层；
通过进行离子注入，在上述沟道层中的位于上述栅极层与上述漂移层之间的部分，形成以与上述栅极层分离的状态对置于上述栅极层、并被维持为与上述栅极层不同的电位的第2导电型的屏蔽层(18)。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，
在形成上述屏蔽层的工序中，在形成上述半导体基板之后，通过从上述半导体基板的一面进行离子注入而形成上述屏蔽层，
在形成上述屏蔽层之后，通过进行离子注入，在上述沟道层中的成为上述屏蔽层与上述栅极层之间的部分，形成杂质浓度比上述沟道层高的第1导电型的分离层(19)，
形成上述栅极层的工序在形成上述分离层之后进行。
3.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
形成上述体层的工序包括：形成上述体层中的位于与上述屏蔽层相同的深度的下部体层(16a)，
在形成上述屏蔽层以及形成上述下部体层之后，通过进行离子注入，在上述沟道层中，在位于上述屏蔽层中的上述半导体基板的一面侧的部分与上述下部体层中的上述半导体基板的一面侧的部分之间的部分，形成杂质浓度比上述沟道层高的第1导电型的扩张区域(20)。
4.如权利要求1所述的半导体装置的制造方法，其特征在于，
在形成上述半导体基板的工序中，进行多次上述外延生长，将多个沟道层构成层(14a～14c)层叠而形成上述半导体基板，
在形成上述体层的工序中，对上述多个沟道层构成层进行离子注入而形成上述体层。
5.如权利要求4所述的半导体装置的制造方法，其特征在于，
在形成上述半导体基板的工序中，通过形成与上述漂移层相接的下层沟道层(14a)，并且形成位于上述下层沟道层上的上层沟道层(14b)，从而形成上述半导体基板，
在形成上述屏蔽层的工序中，通过向上述下层沟道层进行上述离子注入而在上述下层沟道层形成上述屏蔽层，
在形成上述栅极层的工序中，通过向上述上层沟道层进行上述离子注入而在上述上层沟道层形成与上述屏蔽层分离的上述栅极层。
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