CN104221153A - 半导体装置 - Google Patents

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Abstract

本发明通过提供一种半导体装置，从而能够以较少的工艺工序数目的增加来抑制成本增加、合格率降低，并且改善导通特性，所述半导体装置的特征在于，具备：沿第一沟槽(21)的一侧的侧壁而设置在第一绝缘膜的内侧，并且设置在第二沟槽(40)的内部的第一栅电极(22a)；沿第一沟槽(21)的另一侧的侧壁设置在第二绝缘膜的内侧，并且设置在第三沟槽(50)的内部的屏蔽电极(22b)；通过延长第二沟槽(40)，一部分被设置在第一栅电极(22a)上，并与第一栅电极(22a)连接的栅极浇道；通过延长第三沟槽(50)，一部分被设置在屏蔽电极(22b)上，并与屏蔽电极(22b)连接的发射极多晶硅层(25a)。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及沟槽栅绝缘栅型双极晶体管(IGBT)。
背景技术
推进电力转换装置的低功耗化的过程中，对于在该电力转换装置中发挥核心作用的功率器件的低功耗化的期待较大。在该功率器件中，也可以通过电导调制效应来实现低导通电压，另外，通过电压驱动的栅极控制而容易控制的绝缘栅型双极晶体管(IGBT：Insulated Gate Bipolar Transistor)的使用已经趋于稳定。
作为该IGBT的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构，已知有沿晶片表面设有栅电极的平面栅型IGBT和在具有从晶片表面的条纹状的平面图案起向深度方向垂直延伸的形状的沟槽内部经由表面氧化膜而埋设有多晶硅栅电极的沟槽栅型IGBT。沟槽栅型IGBT由于开口部沿由条纹状的平面图案构成的沟槽的内部的两侧壁而形成沟道，所以通过缩小沟槽的开口宽度和条纹状的沟槽图案的间隔，从而与平面栅型相比能够提高沟道密度。如果进行沟道的高密度化，则能够进一步降低导通电压，因此近年来，沟槽栅型IGBT的使用不断增加。
对通常的沟槽栅型IGBT的结构进行说明。图8是现有的具有浮置电位区域的沟槽栅型IGBT的截面图。在图8中，在成为p+集电极区域101的p+硅基板的正面上层叠n-漂移层102而成的硅基板的正面侧(n-漂移层102侧)的表面层形成有包含p基极区域103和浮置p区域111的p层112。p层112由从硅基板正面贯穿p层112而到达n-漂移层102的多个沟槽110分割成p基极区域103和浮置p区域111。
p基极区域103是被夹设于p层112中的相邻的沟槽110的、设有n+发射极区域104一侧的侧壁的区域。由于被夹设于相邻的沟槽110的、设有n+发射极区域104一侧的侧壁的该区域是主电流流通的区域，所以也称为活性台面区域。浮置p区域111是被夹设在p层112中的相邻的沟槽110的、不存在n+发射极区域104一侧的侧壁之间的区域。浮置p区域111与n-漂移层102通过pn结形成绝缘，且通过栅极绝缘膜105与栅电极106形成绝缘。即，浮置p区域111成为所谓的浮置状态(浮置区域)。
在沟槽110的内部，经由栅极绝缘膜105而设有栅电极106。n+发射极区域104与沟槽110的、被设置于p基极区域103侧的侧壁的栅极绝缘膜105相接。发射极108与n+发射极区域104和p基极区域103电连接，并通过层间绝缘膜107而与栅电极106形成绝缘。另外，发射极108被由氮化硅膜(Si3N4膜)、非晶硅膜和/或聚酰亚胺膜构成的钝化保护膜(未图示)覆盖。集电极109与p+集电极区域101相接。
以下，对图8所示的IGBT的动作进行说明。首先，对使该沟槽栅型IGBT从截止状态转换到导通状态的动作进行说明。在发射极108通常接地线、并对集电极109施加比发射极108高的电压的状态下，如果栅电极106的电压是比阈值低的电压，则p基极区域103与n-漂移层102之间的pn结发生反向偏置，因此发射极-集电极之间不流通电流。即，IGBT为截止状态。
另一方面，如果由未图示的栅极驱动电路经由栅极电阻而对栅电极106施加比阈值高的电压，则电荷开始在栅电极106蓄积。电荷向栅电极106蓄积同时，与p基极区域103中的、被夹设于n+发射极区域104与n-漂移层102的部分的沟槽110相接的区域反转而形成n型的沟道区域。由此，从发射极108出来的电子通过n+发射极区域104和n型的沟道区域被注入到n-漂移层102。
通过被注入的该电子，p+集电极区域101与n-型漂移层102之间的pn结发生正向偏置而从集电极109注入空穴，因此在发射极-集电极之间流通电流。即，IGBT成为导通状态。该导通状态的IGBT的发射极108与集电极109之间的电压降即为导通电压。
接下来，对使IGBT从导通状态转换到截止状态的动作进行说明。首先，使发射极108与栅电极106之间的栅极电压下降到阈值以下。由此，蓄积于栅电极106的电荷经由栅极电阻向栅极驱动电路放电。此时，反转成n型的沟道区域恢复为p型，沟道区域消失，因此从发射极108向n-漂移层102的电子的供给停止。其结果，来自集电极109的空穴的注入也消失，因此蓄积到n-漂移层102内的电子和空穴分别被排出到集电极109和发射极108，或者通过相互再结合而消灭，发射极-集电极之间不流通电流。即，IGBT成为截止状态。
为了进一步降低该沟槽栅型IGBT的导通电压，提出了各种改进方法。例如，已知具备与二极管的导通电压相近的极限的特性的被称为IEGT(Injection Enhanced Gate Bipolar Transistor)的IGBT(例如，参照下述专利文献1(第101图))。该IEGT器件通过利用绝缘膜覆盖n+发射极区域和p基极区域的一部分表面来进行绝缘，从而减少了n+发射极区域和p基极区域与发射极的接触面积。
该IEGT的动作基本上与沟槽栅型IGBT相同。由于与发射极电绝缘的n+发射极区域和p基极区域的下侧的空穴在截止时难以排出到发射极，所以蓄积于该部分。其结果，n-漂移层的载流子浓度分布与二极管的载流子浓度分布相近，能够低于通常的沟槽栅型IGBT的导通电压。
然而，功率器件不仅要求低导通电压，还要求高速切换特性，因而该特性的改善也是重要的课题。然而，在沟槽栅型IGBT和IEGT中，为了实现低导通电压，越使沟槽结构高密度化，栅电极与发射极之间的电容越变大，切换特性越变低。
并且，对于沟槽栅型IGBT和IEGT而言，在从截止状态向导通状态转换时，需要向栅电极与发射极之间的电容充电，在从导通状态向截止状态转换时，需要对蓄积在栅电极与发射极之间的电容的电荷进行放电。
因此，如果栅电极与发射极之间的电容变大，则存在充放电时间增加的问题，并且不仅切换特性发生问题，还存在切换损耗增加的问题。另外，功率器件的总的发生损耗是由导通电压决定的稳态损耗和进行却换操作时产生的切换损耗之和。因此，为了在降低导通电压的同时降低开关损耗，降低栅电极与发射极之间的电容也是重要的。通过降低栅电极与发射极之间的电容，也能够抑制切换特性的降低。
作为消除了这样的问题的IGBT，提出有具备浮置p区域的IGBT(例如，参照下述专利文献2(第一图))。在下述专利文献2中，设有浮置状态的浮置p区域。因此，在浮置p区域的下侧附近，在截止时空穴难以向发射极排出而蓄积于浮置p区域。其结果，如上所述，n-漂移层中的载流子浓度分布变得与二极管的载流子浓度分布相近，可起到降低导通电压的效果。浮置p区域也被称为浮置台面区域。并且，由于该浮置p区域是没有形成沟槽栅结构的结构，因此也能够起到栅电极与发射极之间的电容降低、充放电时间缩短、降低切换损耗的效果。
作为该专利文献2的结构与上述专利文献1的结构中的共同的部分，在下述非专利文献1中揭示了导通特性有改善的余地的事实。
并且，在下述专利文献3中示出了进一步改善这样的导通特性的结构。即，分割填充到沟槽内部的多晶硅层(栅电极)，仅分离分割与n+发射极区域和p基极区域侧(活性台面区域侧)接近的多晶硅层而作为栅电极，与浮置台面区域侧接近的多晶硅层是不与栅电极连接而与发射极连接的结构。并且，在该专利文献3中，公开了以下方法作为这样的多晶硅层的分割方法。形成具有不完全填充沟槽内的程度的厚度的多晶硅层。接下来，在残留基板表面的多晶硅层的状态下将氧化膜用作掩模而切断沟槽底部的多晶硅层。接着，用氧化膜等填充沟槽内的多晶硅层之间而使两侧壁的多晶硅层相互分离分割，然后形成与基板表面的多晶硅层之间的引出部的方法(例如，参照下述专利文献3(第一图))。
并且，示出了如下结构：虽然是水平型MOS器件，但在沟槽内分离地设置两个栅极多晶硅层，用与一侧的沟槽侧壁相连的一条沟槽引出一侧的栅极多晶硅层，用与另一侧的沟槽侧壁相连的一条沟槽引出另一侧的栅极多晶硅层(例如，参照下述专利文献4(第二图和第三图))。
现有技术文献
专利文献
专利文献1：日本特开平5-243561号公报
专利文献2：日本特开2001-308327号公报
专利文献3：美国专利第6815769号说明书
专利文献4：日本特开2010-258005号公报
非专利文献
非专利文献1：M.Yamaguchi等，“IEGT Design Criterion for ReducingEMI Noise”，in Proc.ISPSD’2004 pp.115-118，2004(摘要)
发明内容
技术问题
然而，上述专利文献3中记载的为了改善导通特性而进行的沟槽内的多晶硅层的分割方法中，在沿沟槽的内壁的两侧分别形成栅电极时，沿沟槽的内壁而形成作为栅电极材料的多晶硅膜后，在硅基板正面上残留多晶硅膜的状态下，通过通常的光刻法和蚀刻法来除去沟槽的底面上的多晶硅膜而分割沟槽内的栅电极。因此，存在引起工艺工序数目非常多、成本增加和/或合格率降低的担忧的问题。
本发明是为了解决上述课题而完成的。本发明的目的在于提供仅通过追加较少的工艺工序数目就能够抑制成本的增加和/或合格率的降低，并且能够改善导通时的导通电压、开关损耗等导通特性的半导体装置。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具备：形成在第一导电型的半导体层的表面层的第一沟槽，连结于上述第一沟槽的一侧的侧壁的第二沟槽，连结于与上述第一沟槽的另一侧的侧壁的第三沟槽，沿上述第一沟槽的一侧的侧壁而以比上述第一沟槽浅的深度选择性地形成在上述半导体层的表面层的第二导电型的基极区域，与上述第一沟槽的侧壁相接而形成在上述基极区域的表面层的发射极区域，沿上述第一沟槽的另一侧的侧壁而选择性地形成在上述半导体层的表面层的第二导电型的浮置电位区域。并且，上述的半导体装置具备：沿上述第一沟槽的一侧的侧壁以及上述第二沟槽的内壁而设置的第一绝缘膜，沿上述第一沟槽的另一侧的侧壁以及上述第三沟槽的内壁而设置的第二绝缘膜，沿上述第一沟槽的一侧的侧壁而设置在上述第一绝缘膜的内侧，并且设置在上述第二沟槽的内部的第一栅电极，沿上述第一沟槽的另一侧的侧壁而设置在上述第二绝缘膜的内侧，并且设置在上述第三沟槽的内部的屏蔽电极，上述第一沟槽的内部的、被掩埋到上述第一栅电极与上述屏蔽电极之间的第三绝缘膜。并且，对于上述的半导体装置而言，通过延长上述第二沟槽，一部分被设置在上述第一栅电极上，并与上述第一栅电极连接的栅极浇道，通过延长上述第三沟槽，一部分被设置在上述屏蔽电极上，并与上述屏蔽电极连接的发射极多晶硅层，覆盖上述第一栅电极、上述屏蔽电极、上述发射极区域、上述栅极浇道和上述发射极多晶硅层的层间绝缘膜，设置在上述层间绝缘膜上，并与上述栅极浇道连接的栅极垫，与上述栅极垫分离地设置在上述层间绝缘膜上，并与上述发射极区域、上述基极区域和上述屏蔽电极连接的发射极。
另外，对于本发明的半导体装置，在上述的发明中，上述第二沟槽以及上述第三沟槽的开口宽度比上述第一沟槽的开口宽度窄。
另外，对于本发明的半导体装置，在上述的发明中，上述第一沟槽的开口宽度比上述第一屏蔽电极的膜厚的两倍窄。
另外，对于本发明的半导体装置，在上述的发明中，上述第二沟槽以及上述第三沟槽被配置在横穿上述第一沟槽的同一直线上。
另外，对于本发明的半导体装置，在上述的发明中，上述第二沟槽相对于一个上述第三沟槽被设为多个，上述基极区域的、被夹设于相邻的上述第二沟槽的部分隔着上述第一沟槽而与上述第三沟槽对向。
另外，对于本发明的半导体装置，在上述的发明中，由上述第二沟槽和上述第一沟槽的一部分形成环状的平面形状，由上述第三沟槽和上述第一沟槽的一部分形成环状的平面形状。
另外，对于本发明的半导体装置，在上述的发明中，对上述第一沟槽的侧壁与上述第二沟槽的侧壁之间的第一连结部以及上述第一沟槽的侧壁与上述第三沟槽的侧壁之间的第二连结部分别进行倒角而成为圆形。
另外，对于本发明的半导体装置，在上述的发明中，上述第一连结部和上述第二连结部的各自的上方不被上述发射极和上述栅极垫覆盖。
另外，对于本发明的半导体装置，在上述的发明中，具备设置于上述半导体层的背面的第二导电型的集电极层和设置于上述集电极层的表面的集电极。
有益效果
根据本发明的半导体装置，通过仅追加较少的工艺工序数目，从而起到能够抑制成本的增加和/或合格率的降低，并且改善导通时的导通电压、开关损耗等导通特性的效果。
附图说明
图1是表示实施方式1的半导体装置的主要部分的平面布局的俯视图。
图2是表示实施方式1的半导体装置的制造过程中的状态的截面图(之一)。
图3是表示实施方式1的半导体装置的制造过程中的状态的截面图(之二)
图4是表示实施方式1的半导体装置的制造过程中的状态的截面图(之三)。
图5是表示实施方式1的半导体装置的制造过程中的状态的截面图(之四)。
图6是表示实施方式1的半导体装置的制造过程中的状态的截面图(之五)。
图7是表示实施方式1的半导体装置的制造过程中的状态的截面图(之六)。
图8是现有的具有浮置电位区域的沟槽栅型IGBT的截面图。
图9是表示图1的切割线A1-A2处的截面结构的截面图。
图10是表示图1的切割线B1-B2和C1-C2处的各自的截面结构的截面图。
图11是表示图1的切割线D1-D2处的截面结构的截面图。
图12是表示实施方式2的半导体装置的主要部分的平面布局的俯视图。
图13是表示图12的切割线E1-E2处的截面结构的截面图。
图14是表示实施方式3的半导体装置的主要部分的平面布局的俯视图。
图15是表示实施方式4的半导体装置的主要部分的平面布局的俯视图。
图16是表示实施方式5的半导体装置的主要部分的平面布局的俯视图。
图17是表示实施方式6的半导体装置的主要部分的平面布局的俯视图。
符号说明
2：n-漂移层
10：层间绝缘膜
15：绝缘膜
15a：第一绝缘膜
15b：第二绝缘膜
16：第三绝缘膜
19a：第一接触孔
19b：第二接触孔
19c：第三接触孔
20：浮置p区域
21：第一沟槽
22：多晶硅层
22a：第一栅电极
22b：屏蔽电极
25：发射极
25a：发射极多晶硅层
26：栅极浇道(GATE RUNNER)
27：发射极接触区域
28：栅极垫
30：p基极区域
31：n+发射极区域
40：第二沟槽
50：第三沟槽
60：p层
具体实施方式
以下，参照附图对本发明的半导体装置的实施方式进行详细说明。在本说明书和附图中，对于标记了n或p的层和/或区域，分别是指电子或空穴为多数载流子。另外，n和/或p上附带的+和-分别是指杂质浓度相对高或低。应予说明，在以下的实施方式的说明和附图中，对同样的构成要素标注相同符号，并省略重复的说明。另外，为了容易观察或容易理解，实施方式中说明的附图并没有以正确的比例、尺寸比进行描绘。本发明只要不超过其主旨，就不限于以下说明的实施方式的记载。
(实施方式1)
对实施方式1的半导体装置的构成进行说明。图1是表示实施方式1的半导体装置的主要部分的平面布局的俯视图。图9是表示图1的切割线A1-A2处的截面结构的截面图。图10是表示图1的切割线B1-B2和C1-C2处的各自的截面结构的截面图。图11是表示图1的切割线D1-D2处的截面结构的截面图。首先，对实施方式1的半导体装置的平面布局进行说明。实施方式1的半导体装置具备在导通状态时流通电流的活性区域和缓和n-漂移层的硅基板正面侧的电场并保持耐压的耐压区域。耐压区域包围活性区域。
在活性区域中，浮置p区域20呈直线状延伸。屏蔽电极22b具有大致矩形环状的平面形状的电极部并包围浮置p区域20。另外，屏蔽电极22b具有与大致矩形环状的平面形状的电极部连结的、设置于被大致矩形环状的电极部包围的区域的直线状的平面形状的电极部。在屏蔽电极22b的直线状的电极部中，其终端部与发射极多晶硅层25a接触。
第一栅电极22a具有大致矩形环状的平面形状的电极部并包围屏蔽电极22b。第一栅电极22a具有与大致矩形环状的平面形状的电极部连结的、朝向大致矩形环状的电极部的外侧设置的直线状的平面形状的电极部。在第一栅电极22a的直线状的电极部中，其终端部与栅极浇道(第二栅电极)26相接。
在第一栅电极22a与屏蔽电极22b之间的区域设有第三绝缘膜16。第一栅电极22a、屏蔽电极22b和第三绝缘膜16被配置在具有大致矩形环状的平面形状的第一沟槽21的内部。如此地配置有第一栅电极22a、屏蔽电极22b和第三绝缘膜16的第一沟槽21在第一沟槽21的短边方向并列配置有多个。相邻的第一栅电极22a之间的区域是活性台面区域24。在活性台面区域24内具有p基极区域30(参照图9)。在p基极区域30的表面层具有n+发射极区域31(参照图9)。p基极区域30和n+发射极区域31与发射极25(参照图9)相接。在p基极区域30和n+发射极区域31中，将与发射极25相接的区域称为发射极接触区域27。
在第一沟槽21的大致矩形环状的外侧设有一侧的端部与第一沟槽21的外侧的侧壁连结的直线状的平面形状的第二沟槽40。具体而言，第二沟槽40设置在p基极区域30的、不存在n+发射极区域31的部分。在第二沟槽40的内部配置有第一栅电极22a。
在被大致矩形环状的第一沟槽21包围的区域设有一侧的端部与第一沟槽21的内侧的侧壁连结的直线状的平面形状的第三沟槽50。具体而言，第三沟槽50设置在被大致矩形环状的第一沟槽21包围的浮置p区域20。在第三沟槽50的内部配置有屏蔽电极22b。第二沟槽40和第三沟槽50被配置在横穿第一沟槽21的同一直线上。
发射极25(参照图9)经由层间绝缘膜10(参照图9)配置在p基极区域30、浮置p区域20、第一栅电极22a、屏蔽电极22b和发射极多晶硅层25a的表面上。发射极25与n+发射极区域31、p基极区域30和屏蔽电极22b连接。
发射极多晶硅层25a被设置在绝缘膜15(参照图9)上和屏蔽电极22b的直线状的电极部上，所述绝缘膜15是被屏蔽电极22b的大致矩形环状的电极部包围的区域内的、被设置在浮置p区域20上的绝缘膜15。具体而言，发射极多晶硅层25a以其一部分覆盖屏蔽电极22b的直线状的电极部的终端部的方式进行配置。即，由于与第一沟槽21连结的第三沟槽50被延长到发射极多晶硅层25a的正下方，因此屏蔽电极22b被连接于发射极多晶硅层25a。
栅极浇道26形成大致矩形环状的平面形状，并以包围发射极25的方式配置在活性区域的外周。栅极浇道26的内侧的区域(包含栅极浇道26)是活性区域。另外，栅极浇道26被设置在绝缘膜15上和第一栅电极22a的直线状的电极部上，所述绝缘膜15被设置在p基极区域30上。具体而言，栅极浇道26以其一部分覆盖第一栅电极22a的直线状的电极部的终端部的方式进行配置。即，由于与第一沟槽21连结的第二沟槽40被延长到栅极浇道26的正下方，因此第一栅电极22a被连接于栅极浇道26。栅极浇道26被连接于栅极垫28(参照图11)。
在层间绝缘膜10上设有具有大致矩形状的平面形状的第一接触孔～第三接触孔19a～19c。第一接触孔19a(栅极浇道接触孔)在栅极浇道26上沿活性区域的外周延伸。第二接触孔19b(发射极接触孔)被设置在发射极多晶硅层25a上。第三接触孔19c(参照图9)在p基极区域30上沿p基极区域30的延伸方向延伸。第一接触孔～第三接触孔19a～19c可以是以预定的间隔配置具有大致正方形的平面形状的多个接触孔的构成。
接着，对实施方式1中的半导体装置的截面结构进行说明。如图9所示，在成为p+集电极区域(未图示)的p+半导体基板的正面上层叠n-漂移层2而成的硅基板中，在n-漂移层2的硅基板正面侧的表面层设有包含p基极区域30和浮置p区域20的p层60。
在p层60设有从硅基板正面贯穿p层60而到达n-漂移层2的多个第一沟槽21。p层60被这些第一沟槽21分割为台面状的p基极区域30和浮置p区域20。p基极区域30是被夹设于第一沟槽21的外侧的侧壁的区域，浮置p区域20是被第一沟槽21的内侧的侧壁包围的区域。
即，p基极区域30与浮置p区域20交替配置。在p基极区域30的内部选择性地设有n+发射极区域31。另外，n+发射极区域31与设置在第一沟槽21的外侧的侧壁的绝缘膜(后述的第一绝缘膜15a)相接。p基极区域30和n+发射极区域31在发射极接触区域27中经由在层间绝缘膜10中开口的第三接触孔19c而与发射极25接触。在浮置p区域20的内部不存在n+发射极区域31。
如后述的图11所示，p基极区域30在形成有第二沟槽40的区域具备深度比第一沟槽21深的区域。与深度比p基极区域30的第一沟槽21深的区域的深度相比，第二沟槽40的深度更浅。如此，通过用p基极区域30包围第二沟槽40的底部的大部分，能够缓和第二沟槽40的底部的电场集中。
浮置p区域20通过与n-漂移层2之间的pn结而与n-漂移层2形成绝缘。另外，浮置p区域20通过沿第一沟槽21的内侧的侧壁设置的绝缘膜(后述的第二绝缘膜15b)而与第一沟槽21的内部的屏蔽电极22b形成绝缘。即，浮置p区域20成为所谓的浮置状态。在该浮置p区域20，在导通状态时蓄积有空穴。如图9所示，浮置p区域20的深度优选比第一沟槽21的深度深。此时，优选例如以覆盖第一沟槽21的底面的角部的方式设置浮置p区域20。由此，能够缓和第一沟槽21的底面附近的电场。另外，浮置p区域20的深度也可以比第一沟槽21的深度浅。此时，浮置p区域20的深度可以达到与p基极区域30的深度相同的程度。
在各第一沟槽21的内侧，沿第一沟槽21的内壁而设有绝缘膜15。为了明确第一栅电极22a和屏蔽电极22b的在第一沟槽21内的配置，以下，将从第一沟槽21的p基极区域30侧的侧壁遍及底面而设置的绝缘膜记为第一绝缘膜15a，将从第一沟槽21的浮置p区域20侧的侧壁遍及底面而设置的绝缘膜记为第二绝缘膜15b。在第一沟槽21的内部，第一绝缘膜15a和第二绝缘膜15b的内侧分别设有第一栅电极22a和屏蔽电极22b。
相对于具有例如2μm左右的开口宽度的第一沟槽21，第一栅电极22a的开口宽度和屏蔽电极22b的开口宽度例如可以达到0.5μm左右。第一栅电极22a和屏蔽电极22b例如可以由多晶硅(poly-Si)和/或高熔点金属等的导电体层构成。在第一栅电极22a与屏蔽电极22b之间设有第三绝缘膜16。第一栅电极22a和屏蔽电极22b通过第三绝缘膜16相互形成绝缘。第三绝缘膜16可以是HTO(High Temperature Oxide)膜和/或TEOS(Tetra Eth OxySilane)膜那样的嵌入性高的氧化膜。
在硅基板的正面，以覆盖p基极区域30、浮置p区域20、第一栅电极22a、屏蔽电极22b、发射极多晶硅层25a和栅极浇道26的方式设有层间绝缘膜10。在层间绝缘膜10上，以覆盖层间绝缘膜10的方式选择性地设有发射极25和栅极垫28(栅电极金属膜)。发射极25和栅极垫28相互分开地进行设置。在层间绝缘膜10，以构成上述的平面布局的方式设有第一接触孔～第三接触孔19a～19c(参照图9和图11)。
具体而言，如后述的图11所示，第一接触孔19a选择性地设置于被栅极垫28覆盖的部分中的层间绝缘膜10上，选择性地露出栅极浇道26。如后述的图11所示，第二接触孔19b选择性地设置于被发射极25覆盖的部分中的层间绝缘膜10，选择性地露出发射极多晶硅层25a。第三接触孔19c选择性地设置在被发射极25覆盖的部分中的层间绝缘膜10，选择性地露出n+发射极区域31和p+基极区域30。
在第一接触孔～第三接触孔19a～19c的内部，在硅基板侧设有例如由钛(Ti)膜和氮化钛(TiN)膜构成的阻挡金属膜(未图示)，在阻挡金属膜上掩埋有钨(W)膜。由此，如后述的图11所示，栅极浇道26经由第一接触孔19a而被连接到栅极垫28。发射极多晶硅层25a经由第二接触孔19b而被连接到发射极25。即，栅极浇道26和发射极多晶硅层25a分别直接连接到设置在栅极浇道26和发射极多晶硅层25a的表面上的接触塞(包含阻挡金属膜和钨膜)。
通过屏蔽电极22b被连接到发射极25，能够降低栅极-发射极之间的电容。发射极25经由第三接触孔19c而连接到n+发射极区域31和发射极接触区域27。另外，发射极25通过层间绝缘膜10与第一栅电极22a和屏蔽电极22b形成绝缘。发射极25和栅极垫28被钝化保护膜(未图示)覆盖，所述钝化保护膜由氮化硅膜和/或聚酰亚胺膜构成。集电极(未图示)与p+集电极区域相接。
图10以一个附图的形式表示图1的切割线B1-B2和C1-C2处的截面结构。在图10中，符号40、50和15a、15b表示在第二沟槽40的侧壁设有绝缘膜15a，在第三沟槽50的侧壁设有绝缘膜15b。另外，在图10中，符号22a、22b和26、25a表示设置在第二沟槽40的内部的第一栅电极22a在该直线状的电极部的终端部附近被连接于栅极浇道26，设置在第三沟槽50的内部的屏蔽电极22b在该直线状的电极部的终端部附近被连接于发射极多晶硅层25a。
如上所述，由于第一栅电极22a其一部分被设置到栅极浇道26的正下方，所以第一栅电极22a在该直线状的电极部的终端部附近被连接于栅极浇道26。由于屏蔽电极22b其一部分被设置到发射极多晶硅层25a的正下方，所以屏蔽电极22b在该直线状的电极部的终端部附近被连接于发射极多晶硅层25a。即，第一栅电极22a经由栅极浇道26、第一接触孔19a而被连接于栅极垫28。屏蔽电极22b经由发射极多晶硅层25a、第二接触孔19b而被连接于发射极25。
如图所示，第二沟槽40、第三沟槽50的另一端部分别延长到栅极浇道26和发射极多晶硅层25a的正下方。因此，第一栅电极22a-栅极浇道26之间、屏蔽电极22b-发射极多晶硅层25a之间的各自的连接变得极其容易。
接着，对实施方式1的半导体装置的制造方法进行说明。图2～图7是表示实施方式1的半导体装置的制造过程中的状态的截面图。首先，准备在成为p+集电极区域的p+半导体基板的正面上层叠有n-漂移层2而成的硅基板。接下来，利用光刻法在硅基板的表面形成掩模(未图示)，进行用于形成p基极区域30中的深的区域和浮置p区域20的离子注入。
接下来，利用光刻法和蚀刻法以从硅基板的正面达不到p+集电极区域的深度形成多个第一沟槽21、第二沟槽40(参照图1和图11)和第三沟槽50(参照图1和图11)。此时，使第一沟槽21的开口宽度为例如2μm，使第二沟槽40、第三沟槽50的开口宽度为例如1μm，使第二沟槽40、第三沟槽50的开口宽度比第一沟槽21的开口宽度窄。另外，由于第二沟槽40、第三沟槽50的开口宽度如上所述地比第一沟槽21的开口宽度窄，所以即使以相同条件在形成第一沟槽21时同时形成，第二沟槽40、第三沟槽50的深度也如后述的图13所示地比第一沟槽21的深度浅。
接下来，通过热处理形成p基极区域30中的深的区域和浮置p区域20。优选地，该热处理进行到用于形成后述的p基极区域30的浅的区域的离子注入之前。
接着，如图2所示，在第一沟槽21、第二沟槽40和第三沟槽50的内部沿第一沟槽21、第二沟槽40和第三沟槽50的内壁形成绝缘膜15。此时，如图3所示，在第一沟槽21中，以绝缘膜15的内侧不被多晶硅层22掩埋的方式，且在第二沟槽、第三沟槽40、50中，以绝缘膜15的内侧全部被多晶硅层22掩埋的方式使多晶硅层22生长。例如，第一沟槽21的开口宽度为2μm时，优选为生长出厚度0.5μm左右的多晶硅层22。如上所述，第二沟槽40、第三沟槽50的开口宽度比第一沟槽21的开口宽度窄。因此，即使在第二沟槽40、第三沟槽50中用多晶硅层22将绝缘膜15的内侧全部掩埋，第一沟槽21中的绝缘膜15的内侧也不能够被多晶硅层22掩埋。
接下来，如图4所示，通过利用各向异性蚀刻来对多晶硅层22进行蚀刻，从而除去硅基板正面(n-漂移层2的表面)上和第一沟槽21的底面上的多晶硅层22，并在第一沟槽21的侧壁残留多晶硅层22。即，仅残留具有隔着绝缘膜15而沿第一沟槽21的侧壁部分粘贴的形状的多晶硅层22。此时，掩埋第二沟槽40、第三沟槽50中的绝缘膜15的内侧的多晶硅层22几乎以蚀刻前的状态残留。残留在第一沟槽21的侧壁的多晶硅层22是第一栅电极22a和屏蔽电极22b。另外，残留在第二沟槽40的内部的多晶硅层22是第一栅电极22a。残留在第三沟槽50的内部的多晶硅层22是屏蔽电极22b。
接着，如图5所示，以掩埋第一沟槽21的内部的多晶硅层22的内侧的方式形成例如像HTO和/或TEOS那样的嵌入性高的第三绝缘膜16。如图6所示，对第三绝缘膜16进行蚀刻而除去硅基板的正面上的第三绝缘膜16。由此，第三绝缘膜16残留在第一沟槽21的内部的多晶硅层22的内侧，绝缘膜15残留在第一沟槽21、第二沟槽40和第三沟槽50的内壁。残留在该第一沟槽21的内壁的绝缘膜15是第一绝缘膜15a、第二绝缘膜15b。另外，残留在第二沟槽40的内壁的绝缘膜15是第一绝缘膜15a。残留在第三沟槽50的内壁的绝缘膜15是第二绝缘膜15b。即，经由绝缘膜15设置在第一沟槽21的两侧壁的多晶硅层22变成被分离分割成活性台面区域24侧的多晶硅层22(第一栅电极22a)和浮置p区域20侧的多晶硅层22(屏蔽电极22b)的状态。
接下来，如图7所示，在硅基板的正面形成第一抗蚀掩模(未图示)，所述第一抗蚀掩模是形成MOS栅极结构的部分(即，在第一沟槽21的外侧被夹设于相邻的第一沟槽21的部分)中的与p基极区域30的形成区域对应的部分开口的第一抗蚀掩模。接着，以第一抗蚀掩模为掩模进行硼等p型杂质的离子注入，以相比第一沟槽21的深度浅的深度，在第一沟槽21的外侧的被夹设于相邻的第一沟槽21的部分中的n-漂移层2的表面层形成p基极区域30。由此，形成被多个第一沟槽21分割而成的p基极区域30。然后，除去第一抗蚀掩模。
接着，在硅基板的正面形成与n+发射极区域31的形成区域对应的部分开口的第二抗蚀掩模。接下来，以第二抗蚀掩模为掩模进行例如磷等n型杂质的离子注入。由此，如图7所示，在p基极区域30的表面层形成n+发射极区域31。然后，除去第二抗蚀掩模。在邻接的第一沟槽21之间的台面状硅基板部分中形成的p基极区域30、n+发射极区域31通过与发射极25接触而成为活性台面区域24。未形成n+发射极区域31的台面状硅基板部分被绝缘膜15覆盖而成为作为浮置台面区域的浮置p区域20。
接下来，在隔着绝缘膜15的p基极区域30上以及第一栅电极22a的直线状的电极部的终端部上形成栅极浇道26(参照图11)。在隔着绝缘膜15的浮置p区域20上以及屏蔽电极22b的直线状的电极部的终端部上形成发射极多晶硅层25a(参照图11)。利用蚀刻而在发射极多晶硅层25a和栅极浇道26上形成图案时，由于预先用抗蚀掩模保护第二沟槽40、第三沟槽50的上部且不进行蚀刻，所以能够容易地设置发射极多晶硅层25a和栅极浇道26。
接着，在硅基板的正面的整个面形成层间绝缘膜10(参照图7和图11)。接下来，利用光刻法和蚀刻法除去与第一接触孔～第三接触孔19a～19c的形成区域对应的部分的层间绝缘膜10。据此，第一接触孔19a选择性地露出被连接于形成在第二沟槽40的内部的第一栅电极22a的栅极浇道26。第二接触孔19b选择性地露出被连接于形成在第三沟槽50的内部的屏蔽电极22b的发射极多晶硅层25a。另外，第三接触孔19c选择性地露出n+发射极区域31和p+基极区域30。接着，在第一接触孔～第三接触孔19a～19c的内部形成例如由钛膜和氮化钛膜构成的阻挡金属膜。
接下来，以掩埋第一接触孔～第三接触孔19a～19c的内部的方式形成钨膜。然后，对钨膜进行蚀刻而除去层间绝缘膜10的表面上的钨膜。接着，在层间绝缘膜10上形成发射极25，并与发射极25分离地形成栅极垫28。由此，成为第一栅电极22a的多晶硅层22经由栅极浇道26、阻挡金属膜和钨膜而被连接于栅极垫28。成为屏蔽电极22b的多晶硅层22经由发射极多晶硅层25a、阻挡金属膜和钨膜而被连接于发射极25。接着，在硅基板的表面形成钝化膜，并选择性地将该钝化膜开口，使栅极垫28和发射极25的一部分露出。露出的发射极25成为发射极垫。然后，通过在硅基板的背面形成集电极(未图示)，从而完成图1和图9～11所示的半导体装置。
如以上所述，根据实施方式1，能够提供仅稍微增加工艺步骤数目就能够得到栅极密勒(gate mirror)电容大幅降低、导通特性得到改善、不仅导通电压降低，而且切换损耗也降低的半导体装置。
(实施方式2)
接着，对实施方式2的半导体装置的构成进行说明。图12是表示实施方式2的半导体装置的主要部分的平面布局的俯视图。实施方式2的半导体装置的第二沟槽40、第三沟槽50的平面形状与实施方式1的半导体装置不同。具体而言，如图12所示，第二沟槽40具有大致匚字状的平面形状，其两端部连结到第一沟槽21的外侧的侧壁。即，由第二沟槽40和第一沟槽21的一部分形成大致矩形环状的平面形状。第二沟槽40以两端部与第一沟槽21的外侧的侧壁连结、与第一沟槽21一起形成大致矩形环状的平面形状的方式形成即可，不限于大致匚字状的平面形状。应予说明，也可以由第二沟槽40和第一沟槽21的一部分形成环状的平面形状。
第三沟槽50具有大致匚字状的平面形状，其两端部连结到第一沟槽21的内侧的侧壁。即，由第三沟槽50和第一沟槽21的一部分形成大致矩形环状的平面形状。另外，第三沟槽50以两端部与第一沟槽21的内侧的侧壁连结、与第一沟槽21一起形成大致矩形环状的平面形状的方式形成即可，不限于大致匚字状的平面形状。应予说明，也可以由第三沟槽50和第一沟槽21的一部分形成环状的平面形状。第三沟槽50例如可以隔着第一沟槽21而与第二沟槽40对称地设置。
优选地，实施方式2的半导体装置以由第二沟槽40和第一沟槽21的一部分形成大致矩形环状的平面形状、由第三沟槽50和第一沟槽21的一部分形成大致矩形环状的平面形状的方式形成，第一栅电极22a和屏蔽电极22b在第二沟槽40和第三沟槽50的大致中央部附近被连接于栅极浇道26和发射极多晶硅层25a。换言之，优选地，第一栅电极22a和屏蔽电极22b在第二沟槽40和第三沟槽50的终端部附近不与栅极浇道26和发射极多晶硅层25a连接。
如此，通过形成第二沟槽40和第三沟槽50，从而第一栅电极22a和屏蔽电极22b在第二沟槽40和第三沟槽50的大致中央部附近分别被连接于栅极浇道26和发射极多晶硅层25a，由于不在第二沟槽40和第三沟槽50的终端部附近进行连接，因此可得到抑制由各沟槽的终端部的形状引起的栅极耐压降低和栅极特性的可靠性降低的效果。
接下来，对实施方式2中的半导体装置的截面结构进行说明。图13是表示图12的切割线E1-E2处的截面结构的截面图。如图13所示，第二沟槽40和第三沟槽50分别延长到发射极多晶硅层25a和栅极浇道26的正下方。因此，第一栅电极22a-栅极浇道26之间的连接、屏蔽电极22b-发射极多晶硅层25a之间的连接变得极其容易。
以上，如上所述，根据实施方式2，由于截面结构与实施方式1的半导体装置相同，所以能够得到与实施方式1同样的效果。另外，根据实施方式2，由于以由第二沟槽40和第一沟槽21的一部分形成大致矩形环状的平面形状，由第三沟槽50和第一沟槽21形成大致矩形环状的平面形状的方式形成，在第二沟槽40和第三沟槽50的大致中央部附近与栅极浇道26和发射极多晶硅层25a连接，而不在第二沟槽40、第三沟槽50的终端部附近进行连接，因此能够抑制由各沟槽的终端部的形状引起的栅极耐压和栅极特性的可靠性降低。
(实施方式3)
图14是表示实施方式3的半导体装置的主要部分的平面布局的俯视图。实施方式3的半导体装置在相对于一个第三沟槽50的第二沟槽40数目和配置第二沟槽40的位置方面与实施方式1的半导体装置不同。具体而言，在实施方式1中，将第一沟槽21置于中间而相向地配置第二沟槽40、第三沟槽50。更详细而言，第二沟槽40和第三沟槽50被配置在横穿第一沟槽21的同一直线上。与此相对地，在实施方式3中，如图14所示，相对于一个第三沟槽50而配置有两个第二沟槽40，将第一沟槽21置于中间而交错配置有第二沟槽40、第三沟槽50。更详细而言，例如，第二沟槽40相对于一个第三沟槽50被设置为多个，p基极区域30的、被夹设于相邻的第二沟槽40的部分隔着第一沟槽21而与第三沟槽50对向。
以上，如上所述，根据实施方式3，由于截面结构与实施方式1的半导体装置相同，所以能够得到与实施方式1同样的效果。
(实施方式4)
图15是表示实施方式4的半导体装置的主要部分的平面布局的俯视图。实施方式4的半导体装置的配置第二沟槽40的位置与实施方式3的半导体装置不同。具体而言，在实施方式4中，如图15所示，相对于一个第三沟槽50而配置有两个第二沟槽40，第二沟槽40分别设置在第一沟槽21的边角部，将第一沟槽21置于中间而交错配置有第二沟槽40、第三沟槽50。更详细而言，例如，第二沟槽40相对于一个第三沟槽50被设置为多个，并且与第一沟槽21的边角部的外侧的侧壁连结而进行设置，p基极区域30的、被夹设于相邻的第二沟槽40的部分隔着第一沟槽21而与第三沟槽50对向。
以上，如上所述，根据实施方式4，由于截面结构与实施方式1的半导体装置相同，所以能够得到与实施方式1同样的效果。
(实施方式5)
图16是表示实施方式5的半导体装置的主要部分的平面布局的俯视图。实施方式5的半导体装置的第二沟槽40的平面形状与实施方式2的半导体装置不同。具体而言，在实施方式2中，如图12所示，将第一沟槽21置于中间而对称地相向配置第二沟槽40、第三沟槽50。与此相对，在实施方式5中，如图16所示，相对于第三沟槽50而在平面上靠外侧配置有第二沟槽40，将第一沟槽21置于中间而交错或非对称地配置有第二沟槽40、第三沟槽50。更详细而言，由第二沟槽40和第一沟槽21的一部分形成的环状(或大致矩形环状)的平面形状中的第一沟槽21的侧壁部分的长度相比由第三沟槽50和第一沟槽21的一部分形成的环状(或大致矩形环状)的平面形状中的第一沟槽21的侧壁部分的长度更长。
以上，如上所述，根据实施方式5，由于截面结构与实施方式1的半导体装置相同，所以能够得到与实施方式1和实施方式2同样的效果。
(实施方式6)
图17是表示实施方式6的半导体装置的主要部分的平面布局的俯视图。实施方式6的半导体装置的第三沟槽50的平面形状与实施方式2的半导体装置不同。具体而言，在实施方式6中，如图17所示，相对于第二沟槽40而在平面上靠外侧配置有第三沟槽50，将第一沟槽21置于中间而交错或非对称地配置有第二沟槽40、第三沟槽50。更详细而言，由第三沟槽50和第一沟槽21的一部分形成的环状(或大致矩形环状)的平面形状中的第一沟槽21的侧壁部分的长度相比由第二沟槽40和第一沟槽21的一部分形成的环状(或大致矩形环状)的平面形状中的第一沟槽21的侧壁部分的长度更长。
以上，如上所述，根据实施方式6，由于截面结构与实施方式1的半导体装置相同，所以能够得到与实施方式1和实施方式2同样的效果。
(实施方式7)
接下来，对实施方式7的半导体装置的构成进行说明。实施方式7的半导体装置的第一沟槽21与第二沟槽40之间的连结部分(第一连结部)以及第一沟槽21与第三沟槽50之间的连结部分(第二连结部)的形状与实施方式1的半导体装置不同。具体而言，在第一沟槽21与第二沟槽40交叉的位置以及第一沟槽21与第三沟槽50交叉的位置，由第一沟槽21和第二沟槽40形成的连结部分的角部以及由第一沟槽21和第三沟槽50形成的连结部分的角部分别进行倒角而成为圆形(未图示)。即，对第一沟槽21的侧壁与第二沟槽40的侧壁之间的第一连结部分别进行倒角而成为圆形。对第一沟槽21的侧壁与第三沟槽50的侧壁之间的第二连结部分别进行倒角而成为圆形。
另外，也可以仅使第一连结部和第二连结部中的至少任一侧形成圆形。另外，例如，在图1中，第一连结部和第二连结部的四个连结部中的至少一个可以形成圆形。据此，能够防止电场在第一沟槽21的侧壁与第二沟槽40的侧壁之间的第一连结部以及在第一沟槽21的侧壁与第三沟槽50的侧壁之间的第二连结部的附近集中。
为了防止电场在上述的第一连结部和第二连结部的附近集中，优选地，第一连结部和第二连结部的各自的上方不被发射极25和栅极垫28覆盖。
以上，如上所述，根据实施方式7，由于截面结构与实施方式1的半导体装置相同，所以能够得到与实施方式1同样的效果。另外，根据实施方式7，能够防止电场在第一沟槽21的侧壁与第二沟槽40的侧壁之间的第一连结部以及第一沟槽21的侧壁与第三沟槽50的侧壁之间的第二连结部的附近集中。
以上，在本发明中，以IGBT为例进行了说明，但不限于上述实施方式，也可以适用于具备MOS栅极结构的各种构造的半导体装置。另外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置对电力转换装置等中使用的功率半导体装置中有价值。

Claims (9)

1.一种半导体装置，其特征在于，具备：
形成在第一导电型的半导体层的表面层的第一沟槽；
连结于所述第一沟槽的一侧的侧壁的第二沟槽；
连结于所述第一沟槽的另一侧的侧壁的第三沟槽；
沿所述第一沟槽的一侧的侧壁而以相比所述第一沟槽浅的深度选择性地形成在所述半导体层的表面层的第二导电型的基极区域；
与所述第一沟槽的侧壁相接而形成在所述基极区域的表面层的发射极区域；
沿所述第一沟槽的另一侧的侧壁而选择性地形成在所述半导体层的表面层的第二导电型的浮置电位区域；
沿所述第一沟槽的一侧的侧壁以及所述第二沟槽的内壁而设置的第一绝缘膜；
沿所述第一沟槽的另一侧的侧壁以及所述第三沟槽的内壁而设置的第二绝缘膜；
沿所述第一沟槽的一侧的侧壁而设置在所述第一绝缘膜的内侧，并且设置在所述第二沟槽的内部的第一栅电极；
沿所述第一沟槽的另一侧的侧壁而设置在所述第二绝缘膜的内侧，并且设置在所述第三沟槽的内部的屏蔽电极；
所述第一沟槽的内部的、被掩埋到所述第一栅电极与所述屏蔽电极之间的第三绝缘膜；
通过延长所述第二沟槽，一部分被设置在所述第一栅电极上，并与所述第一栅电极连接的栅极浇道；
通过延长所述第三沟槽，一部分被设置在所述屏蔽电极上，并与所述屏蔽电极连接的发射极多晶硅层；
覆盖所述第一栅电极、所述屏蔽电极、所述发射极区域、所述栅极浇道以及所述发射极多晶硅层的层间绝缘膜；
设置在所述层间绝缘膜上，并与所述栅极浇道连接的栅极垫；
与所述栅极垫分离地设置在所述层间绝缘膜上，并与所述发射极区域、所述基极区域和所述屏蔽电极连接的发射极。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二沟槽以及所述第三沟槽的开口宽度比所述第一沟槽的开口宽度窄。
3.根据权利要求2所述的半导体装置，其特征在于，所述第一沟槽的开口宽度比所述第一栅电极的膜厚的两倍窄。
4.根据权利要求1所述的半导体装置，其特征在于，所述第二沟槽以及所述第三沟槽被配置在横穿所述第一沟槽的同一直线上。
5.根据权利要求1所述的半导体装置，其特征在于，所述第二沟槽相对于一个的所述第三沟槽被设为多个，
所述基极区域的、被夹设于相邻的所述第二沟槽的部分隔着所述第一沟槽而与所述第三沟槽对向。
6.根据权利要求1所述的半导体装置，其特征在于，由所述第二沟槽和所述第一沟槽的一部分形成环状的平面形状，由所述第三沟槽和所述第一沟槽的一部分形成环状的平面形状。
7.根据权利要求1所述的半导体装置，其特征在于，对所述第一沟槽的侧壁与所述第二沟槽的侧壁之间的第一连结部以及所述第一沟槽的侧壁与所述第三沟槽的侧壁之间的第二连结部分别进行倒角而成为圆形。
8.根据权利要求7所述的半导体装置，其特征在于，所述第一连结部和所述第二连结部的各自的上方不被所述发射极和所述栅极垫覆盖。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，具备：
设置于所述半导体层的背面的第二导电型的集电极层；
设置于所述集电极层的表面的集电极。
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