CN102403339A - 半导体装置 - Google Patents

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Abstract

根据本发明的实施方式，提供一种半导体装置，具备：第1导电型基极层；设置在第1导电型基极层之上的第2导电型基极层；栅极绝缘膜；与栅极绝缘膜邻接地在第2导电型基极层的表面选择地设置的第1导电型源极层；设置在沟槽内的栅极绝缘膜的内侧的栅电极；以及主电极。栅极绝缘膜设置在从第2导电型基极层的表面达到第1导电型基极层的沟槽的侧壁。主电极设置在第2导电型基极层的表面上及第1导电型源极层的表面上，并且设置在比沟槽内的栅电极及第2导电型基极层更深的位置。主电极与第2导电型基极层及第1导电型源极层电气连接。

Description

半导体装置
相关申请的交叉引用
本申请基于并要求2010年9月14日提交的日本专利申请第2010-205481号的优先权，其全部内容通过引用结合于此。
技术领域
本实施方式涉及半导体装置。
背景技术
具有沟槽栅极结构的纵型绝缘栅双极型晶体管(Insulated GateBipolar Transistor，IGBT)中，当向栅电极施加相对于发射电极为正的偏压时，在与P型基极层中的栅极绝缘膜的边界附近形成反相层，电子注入N型基极层。然后，空穴从集电极侧注入N型基极层，成为导通状态。注入的空穴穿行N型基极层，并流入P型基极层。有人报告这样的结构具有如下效果：当形成P型半导体层这样的不流过空穴的区域时，在N型基极层中的发射电极侧蓄积空穴，促进电子注入。
发明内容
本实施方式提供可实现低栅极电容的半导体装置。
根据本实施方式，半导体装置具备：第1导电型基极层；第2导电型基极层；栅极绝缘膜；第1导电型源极层；栅电极；以及主电极。上述第2导电型基极层设置在上述第1导电性基极层之上。上述栅极绝缘膜设置在从上述第2导电型基极层的表面达到上述第1导电型基极层的沟槽的侧壁。上述第1导电型源极层与上述栅极绝缘膜邻接地在上述第2导电型基极层的表面选择地设置。上述栅电极设置在上述沟槽内的上述栅极绝缘膜的内侧。上述主电极设置在上述第2导电型基极层的表面上及第1导电型源极层的表面上，并且设置在比上述沟槽内的上述栅电极及上述第2导电型基极层深的位置。上述主电极与第2导电型基极层及第1导电型源极层电气连接。
根据本实施方式，可提供低栅极电容的半导体装置。
附图说明
图1是第1实施方式的半导体装置的示意截面图。
图2是第1实施方式的半导体装置的示意平面图。
图3(a)～图5(d)是第1实施方式的半导体装置的制造方法的示意截面图。
图6是第2实施方式的半导体装置的示意截面图。
图7是图6中的A-A截面图。
图8(a)～图9(d)是第2实施方式的半导体装置的制造方法的示意截面图。
图10是第3实施方式的半导体装置的示意截面图。
图11是第4实施方式的半导体装置的示意截面图。
图12是第5实施方式的半导体装置的示意截面图。
具体实施方式
以下，参照图面，说明实施方式。另外，各图面中，相同要素附上相同符号。以下的实施方式中，说明了第1导电型为N型，第2导电型为P型，也可以以第1导电型为P型，第2导电型为N型。另外，半导体采用硅。或者，也可以采用硅以外的半导体(例如SiC、GaN等的化合物半导体)。
本实施方式的半导体装置是将在半导体层(或基板)中的一方的主面侧设置的第1主电极和在另一方的主面侧设置的第2主电极之间连接的纵向形成电流通路的纵型装置。以下的实施方式中，半导体装置以绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)为例，也可以是金属氧化物半导体场效应晶体管(MOSFET)。在为MOSFET的情况下，将以下说明的P+型的集电极层11置换为N+型的漏极层即可。
(第1实施方式)
图1是第1实施方式的半导体装置的示意截面图。
图2是例示该半导体装置中的发射极侧的平面布局的示意图。
半导体层包含P+型的集电极层11、N型基极层12、P型基极层13、N+型的源极层14。集电极层11的P型杂质浓度比P型基极层13高。源极层14的N型杂质浓度比N型基极层12高。
N型基极层12设置在集电极层11上。P型基极层13设置在N型基极层12上。源极层14选择地设置在P型基极层13的表面。
这些半导体层的表面侧形成有多个沟槽t。沟槽t从P型基极层13的表面达到N型基极层12。即，沟槽t贯通P型基极层13，沟槽t的底部位于N型基极层12内。
在沟槽t的侧壁及底部设置有绝缘膜16。绝缘膜16中，将尤其是在沟槽t的侧壁设置的绝缘膜作为栅极绝缘膜16a。
源极层14与沟槽t的侧壁邻接。即，源极层14与栅极绝缘膜16a邻接。与一个沟槽t的宽度方向的两侧邻接地设置有一对源极层14。
沟槽t内设置了栅电极15。栅电极15设置在沟槽t内的栅极绝缘膜16a的内侧。在一个沟槽t内，设置沿着沟槽t的宽度方向离开的一对栅电极15。栅电极15的底部位于比P型基极层13深的位置，且位于P型基极层13和N型基极层12的边界面(PN接合面)附近。栅电极15隔着栅极绝缘膜16a与P型基极层13相向。
在集电极层11中与设置有N型基极层12的面相反侧的面，设置有集电极21。集电极层11与集电极21欧姆接触，与集电极21电连接。
P型基极层13的表面上及源极层14的表面上设置有发射电极24。发射电极24与源极层14及P型基极层13电连接。发射电极24具有表面电极23和埋入电极22。
表面电极23设置在P型基极层13的表面上及源极层14的表面上。表面电极23与源极层14的表面欧姆接触，与源极层14电连接。P型基极层13中与表面电极23接触的表面的P型杂质浓度比较高，其表面与表面电极23欧姆接触。从而，P型基极层13也与表面电极23电连接。
表面电极23也设置在沟槽t上。在沟槽t内的表面电极23下，设置有埋入电极22。埋入电极22设置在沟槽t内的一对栅电极15间。埋入电极22的上端部与表面电极23连接。埋入电极22从表面电极23向比栅电极15深的位置，在沟槽t内沿着深度方向延伸。埋入电极22的底部位于比P型基极层13及栅电极15的底部深的位置。
栅电极15和埋入电极22设置在一个沟槽t内。在埋入电极22和栅电极15之间设置了绝缘膜16。在栅电极15和表面电极23之间也设置了绝缘膜16。而且，在沟槽t内的栅电极15的下方及埋入电极22的下方也设置了绝缘膜16。
如图2所示，源极层14、沟槽t、栅电极15及埋入电极22以例如条纹状的平面图案形成。
栅电极15的一部分向上方引出，与未图示栅极布线连接。例如图2的平面视图，栅电极15的长度方向的端部向上方引出，与栅极布线连接。
集电极21及表面电极23由例如金属材料组成。埋入电极22及栅电极15由添加杂质的具有导电性的半导体材料(例如多结晶硅)组成。或者，也可以采用金属作为埋入电极22及栅电极15。
相对地，在对集电极21施加高电位，对发射电极24施加低电位的状态下，若向栅电极15施加期望的栅极电位，则在P型基极层13中与栅极绝缘膜16a的界面附近形成反相层(沟道)。例如，相对于接地电位或负电位的发射极电位，向栅电极15施加正电位。集电极21被施加比栅极电位高的正电位。
从而，电子从源极层14经由沟道注入N型基极层12，成为导通状态。此时，而且，空穴从集电极层11注入N型基极层12。注入N型基极层12的电子通过集电极层11流向集电极21。注入N型基极层12的空穴通过P型基极层13流向表面电极23。IGBT中，在导通状态时，空穴从集电极层11注入N型基极层12，产生电导率调制，N型基极层12的电阻降低。
本实施方式中，发射电极24的一部分，即被施加发射极电位的埋入电极22，存在于沟槽t内的栅电极15的下方。即，发射电极24的一部分存在于比栅电极15更靠集电极21侧。
因而，可降低栅极·集电极间电容，提高栅极电位的控制性、即切换控制性。具体地，可抑制栅极·集电极间电容引起的切换速度的降低。另外，可降低栅极驱动电路的电流电容。
接着，参照图3(a)～图5(d)，说明本实施方式的半导体装置的制造方法。
在形成N型基极层12后(图3(a))，在其表面侧形成P型基极层13(图3(b))。而且，在P型基极层13的表面形成源极层14(图3(c))。
然后，如图3(d)所示，形成从源极层14的表面达到N型基极层12的沟槽t。在形成沟槽t后，如图4(a)所示，在沟槽t的侧壁及底部形成绝缘膜16。在该绝缘膜16的内侧形成空洞。然后，在该空洞埋入埋入电极22(图4(b))。另外，也可以先形成沟槽t，再形成P型基极层13和源极层14。
然后，除去半导体层表面上的绝缘膜及电极材(图4(c))，用绝缘膜16覆盖埋入电极22的上面(图4(d))。
然后，如图5(a)所示，在沟槽t的侧壁和埋入电极22之间的绝缘膜16形成第2沟槽t2，在该第2沟槽t2内埋入栅电极15(图5(b))。第2沟槽t2的宽度比沟槽t狭窄且浅。
然后，如图5(c)～(d)所示，除去半导体层表面上的栅电极材料，在栅电极15上形成绝缘膜16，而且使埋入电极22的上面露出。在源极层14表面上、P型基极层13表面上及埋入电极22表面上，形成发射电极的表面电极23。
(第2实施方式)
图6是第2实施方式的半导体装置的示意截面图。
图7是图6中的A-A截面图。
本实施方式中，沟槽t也贯通P型基极层13，沟槽t的底部位于N型基极层12内。在沟槽t的侧壁及底部设置绝缘膜16。一对源极层14夹着沟槽t，与栅极绝缘膜16a邻接。
本实施方式的沟槽t内部的结构不同于第1实施方式。
沟槽t内设置了栅电极35。栅电极35设置在沟槽t内的栅极绝缘膜16a的内侧。栅电极35的底部位于比P型基极层13深的位置，位于P型基极层13和N型基极层12的边界面(PN接合面)附近。栅电极35隔着栅极绝缘膜16a与P型基极层13相向。
发射电极26具有表面电极23和埋入电极25。
表面电极23设置在P型基极层13的表面上及源极层14的表面上，与P型基极层13及源极层14电连接。
埋入电极25设置在沟槽t内的栅电极35的下方。埋入电极25位于比P型基极层13及栅电极35深的位置。
埋入电极25及栅电极35由添加了杂质并具有导电性的半导体材料(例如多晶硅)构成。或者，作为埋入电极25及栅电极35，也可以用金属。
栅电极35和埋入电极25设置在一个沟槽t内。在埋入电极25和栅电极35之间设置了绝缘膜16。在栅电极35和表面电极23之间也设置了绝缘膜16。在埋入电极25的侧面和沟槽t的侧壁之间、以及埋入电极25和沟槽t的底面之间，也设置了绝缘膜16。
如图7所示，埋入电极25的一部分25a向上方引出，与表面电极23连接。在沟槽t的一部分未设置栅电极35。该部分中，表面电极25的一部分25a在沟槽t内沿着深度方向延伸。从而，埋入电极25也被施加向表面电极23施加的发射极电位。
另外，栅电极35的一部分向上方引出，与栅极布线60连接。栅极布线60在P型基极层13的表面上，与表面电极23离开地设置。在表面电极23和栅极布线60之间隔着绝缘膜65。
本实施方式中，也在相对地向集电极21施加高电位，向发射电极26施加低电位的状态下，若向栅电极35施加期望的栅极电位，则P型基极层13中的与栅极绝缘膜16a的界面附近形成反相层(沟道)。从而，电子从源极层14经由沟道注入N型基极层12，成为导通状态。此时，而且，空穴从集电极层11注入N型基极层12，N型基极层12的电阻降低。
本实施方式中，发射电极26的一部分，即被施加发射极电位的埋入电极25也存在于沟槽t内的栅电极35的下方。即，发射电极26的一部分存在于比栅电极35更靠近集电极21侧。
因而，可降低栅极·集电极间电容，提高栅极电位的控制性、即切换控制性。具体地说，可抑制栅极·集电极间电容引起的切换速度的降低。另外，可降低栅极驱动电路的电流电容。
接着，参照图8(a)～图9(d)，说明本实施方式的半导体装置的制造方法。
直到形成沟槽t为止，与上述实施方式同样地，进行图3(a)～(d)的工序。或者，也可以先形成沟槽t，再形成P型基极层13和源极层14。
在形成沟槽t后，在该沟槽t的底面及底部的侧壁形成绝缘膜16(图8(a))，在该绝缘膜16的内侧埋入埋入电极25(图8(b))。
然后，除去沟槽t的底部以外的埋入电极25(图8(c))，而且，除去埋入电极25上的绝缘膜16(图8(d))。
然后，在埋入电极25上形成绝缘膜16，而且在埋入电极25的上方的沟槽t的侧壁形成栅极绝缘膜16a(图9(a))。在栅极绝缘膜16a的内侧埋入栅电极35(图9(b))。
绝缘膜16和栅极绝缘膜16a的厚度可以相同，也可以不同。若栅极绝缘膜16a的厚度比绝缘膜16薄，则可改善MOS特性。另外，若绝缘膜16的厚度比栅极绝缘膜16a厚，则可减小栅极电容。
然后，如图9(c)～(d)所示，除去沟槽t外的栅电极材料，除去源极层14表面上及P型基极层13表面上的绝缘膜，在沟槽t内的栅电极35上形成绝缘膜16。在源极层14表面上及P型基极层13表面上，形成发射电极的表面电极23。
本实施方式中，不需要在沟槽t内进一步形成其他沟槽的工序。
(第3实施方式)
图10是第3实施方式的半导体装置的示意截面图。
本实施方式的半导体层包含P+型的集电极层11、N型基极层12、P型基极层13、N+型的源极层14、P型半导体层33。集电极层11的P型杂质浓度比P型基极层13及P型半导体层33高。源极层14的N型杂质浓度比N型基极层12高。
N型基极层12设置在集电极层11上。P型基极层13设置在N型基极层12上。P型半导体层33也设置在N型基极层12上。P型基极层13和P型半导体层33具有大致相同深度。源极层14在P型基极层13的表面选择地设置。源极层14未设置于P型半导体层33。
在这些半导体层的表面侧形成有多个沟槽t。沟槽t从P型基极层13及P型半导体层33的表面达到N型基极层12。沟槽t的底部位于N型基极层12内。沟槽t将P型基极层13和P型半导体层33分离。N型基极层12上存在在相邻的沟槽t间设置了P型基极层13的区域和在相邻的沟槽t间设置了P型半导体层33的区域。
在沟槽t的侧壁及底部设置了绝缘膜16。特别地，将沟槽t中与P型基极层13邻接的侧壁形成的绝缘膜作为栅极绝缘膜16a。
源极层14与沟槽t的侧壁邻接。即，源极层14与栅极绝缘膜16a邻接。
在沟槽t内设置了栅电极15。栅电极15设置在沟槽t内的栅极绝缘膜16a的内侧。栅电极15的底部位于比P型基极层13深的位置，位于P型基极层13和N型基极层12的边界面(PN接合面)附近。栅电极15隔着栅极绝缘膜16a与P型基极层13相向。
P型基极层13的表面上及源极层14的表面上，设置有发射电极24。发射电极24与源极层14及P型基极层13电连接。发射电极24具有表面电极23和埋入电极22。
表面电极23设置在P型基极层13的表面上及源极层14的表面上。表面电极23与源极层14的表面欧姆接触，与源极层14电连接。P型基极层13中与表面电极23接触的表面的P型杂质浓度比较高，该表面与表面电极23欧姆接触。从而，P型基极层13也与表面电极23电连接。
表面电极23也设置在沟槽t的上方。在沟槽t内的表面电极23的下方，设置了埋入电极22。埋入电极22的上端部与表面电极23连接。埋入电极22从表面电极23向比栅电极15深的位置，在沟槽t内沿着深度方向延伸。
埋入电极22的底部位于比P型基极层13及栅电极15的底部深的位置。
栅电极15设置在源极层14和埋入电极22之间，及P型基极层13和埋入电极22之间。埋入电极22设置在栅电极15和P型半导体层33之间。
栅电极15和埋入电极22设置在一个沟槽t内。在埋入电极22和栅电极15之间设置了绝缘膜16。栅电极15和表面电极23之间也设置了绝缘膜16。而且，在沟槽t内的栅电极15的下方及埋入电极22的下方也设置了绝缘膜16。
P型半导体层33不与任一电极连接，处于电气浮置状态。另外，P型半导体层33未形成有N型区域。
本实施方式中，也在相对地向集电极21施加高电位，向发射电极24施加低电位的状态下，若向栅电极15施加期望的栅极电位，则P型基极层13中与栅极绝缘膜16a的界面附近形成反相层(沟道)。
从而，电子从源极层14经由沟道注入N型基极层12，成为导通状态。此时，而且，空穴从集电极层11注入N型基极层12。注入N型基极层12的电子通过集电极层11流向集电极21。注入N型基极层12的空穴通过P型基极层13流向表面电极23。
本实施方式中，发射电极24的一部分即被施加发射极电位的埋入电极22也存在于沟槽t内的栅电极15的下方。即，发射电极24的一部分存在于比栅电极15更靠集电极21侧。而且，通过埋入电极22，栅电极15被从P型半导体层33屏蔽。
其结果，可降低栅极·集电极间电容，提高栅极电位的控制性即切换控制性。具体地说，可抑制栅极·集电极间电容引起的切换速度的降低。另外，可降低栅极驱动电路的电流电容。
P型半导体层33未与发射电极24连接。因而，注入N型基极层12的空穴通过P型基极层13流向发射电极24的表面电极23。从而，空穴不流过P型半导体层33。通过形成这样的空穴不流过的区域，在N型基极层12中的发射极侧的部分蓄积空穴。该空穴的蓄积促进电子注入N型基极层12。其结果，可降低导通电压。
P型半导体层33电气浮置。因此，与集电极电位联动，P型半导体层33的电位容易变动。该P型半导体层33的电位变动可影响栅极的切换。例如，也可能在栅电极15和P型半导体层33间产生负性电容。
但是，本实施方式中，通过埋入电极22，栅电极15被从P型半导体层33屏蔽。从而，可降低栅极·集电极间的电容，且也可抑制相对于栅电极15的P型半导体层33的不稳定电位的影响。其结果，通过设置P型半导体层33，可实现低导通电压化，同时不损害切换控制性。
P型半导体层33可以在图3(b)所示的工序后形成。或者，也可以在P型基极层13前形成P型半导体层33。沟槽t也可以在形成P型基极层13、P型半导体层33、源极层14之前形成。
(第4实施方式)
也可以在参照图6、7所述的第2实施方式的结构中设置P型半导体层33。该方式如图11所示。
本实施方式中，在N型基极层12上也存在在相邻的沟槽t间设置了P型基极层13的区域和在相邻的沟槽t间设置了P型半导体层33的区域。源极层14设置在P型基极层13的表面。
本实施方式中，发射电极26的一部分、即被施加发射极电位的埋入电极25也存在于沟槽t内的栅电极35的下方。其结果，可降低栅极·集电极间电容，提高栅极电位的控制性、即切换控制性。
另外，通过设置未与发射电极26连接的P型半导体层33，在N型基极层12中的发射极侧的部分蓄积空穴。其结果，可促进电子注入N型基极层12，降低导通电压。
(第5实施方式)
图12是第5实施方式的半导体装置的示意截面图。本实施方式的半导体装置具有与图10所示的第3实施方式的半导体装置相同的要素。但是，本实施方式中，P型半导体层33设置得比P型基极层13深。即，P型半导体层33更靠近沟槽t的底部。
由于在沟槽t的底部的附近存在P型半导体层33，可缓和向沟槽t的底部的电力线的集中。即，缓和向沟槽t底部的电场集中，提高耐压。
另外，也可以在第4实施方式中适用本实施方式的结构。即，在图11所示的第4实施方式的结构中，也可以使P型半导体层33比P型基极层13深。
虽然说明了具体实施方式，但只是作为示例而不是限定本发明的范围。实际上，这里说明的新方法和系统可以以不同的方式实施。而且，可以在不脱离本发明精神的范围进行不同的省略、替换、改变。权利要求书和其等同部分覆盖了落在本发明的范围和精神内的各种形式和变形。

Claims (17)

1.一种半导体装置，其特征在于，具备：
第1导电型基极层；
第2导电型基极层，设置在上述第1导电型基极层之上；
栅极绝缘膜，设置在从上述第2导电型基极层的表面达到上述第1导电型基极层的多个沟槽的侧壁；
第1导电型源极层，与上述栅极绝缘膜邻接地在上述第2导电型基极层的表面选择地设置；
栅电极，设置在上述沟槽内的上述栅极绝缘膜的内侧；以及
主电极，设置在上述第2导电型基极层的表面上及上述第1导电型源极层的表面上，并且设置在比上述沟槽内的上述栅电极及上述第2导电型基极层深的位置，与上述第2导电型基极层及上述第1导电型源极层电气连接。
2.如权利要求1所述的半导体装置，其特征在于，
上述主电极具备：
表面电极，设置在上述第2导电型基极层的表面上、上述第1导电型源极层的表面上及上述沟槽之上；以及
埋入电极，从上述沟槽之上的上述表面电极到比上述栅电极深的位置在上述沟槽内沿深度方向延伸。
3.如权利要求2所述的半导体装置，其特征在于，
一对上述栅电极设置在一个上述沟槽内，
上述埋入电极设置在一对上述栅电极间。
4.如权利要求2所述的半导体装置，其特征在于，
还具备设置在上述第1导电型基极层上的相邻的上述沟槽间的电气浮置状态的第2导电型半导体层。
5.如权利要求4所述的半导体装置，其特征在于，
上述栅电极设置在上述第1导电型源极层和上述埋入电极之间，
上述埋入电极设置在上述栅电极和上述第2导电型半导体层之间。
6.如权利要求4所述的半导体装置，其特征在于，
上述第2导电型半导体层比上述第2导电型基极层深。
7.如权利要求4所述的半导体装置，其特征在于，
上述沟槽将上述第2导电型基极层和上述第2导电型半导体层分离。
8.如权利要求4所述的半导体装置，其特征在于，还具备：
集电极；和
第2导电型集电极层，设置在上述集电极和上述第1导电型基极层之间，
上述第2导电型基极层及上述第2导电型半导体层的第2导电型杂质浓度比上述集电极层低。
9.如权利要求4所述的半导体装置，其特征在于，
上述第2导电型半导体层未设置有第1导电型的区域。
10.如权利要求1所述的半导体装置，其特征在于，
上述主电极具备：
表面电极，设置在上述第2导电型基极层的表面上及上述第1导电型源极层的表面上；以及
埋入电极，隔着绝缘膜地设置在上述沟槽内的上述栅电极之下。
11.如权利要求10所述的半导体装置，其特征在于，
还具备在上述第1导电型基极层上的相邻的上述沟槽间设置的电气浮置状态的第2导电型半导体层。
12.如权利要求11所述的半导体装置，其特征在于，
上述第2导电型半导体层比上述第2导电型基极层深。
13.如权利要求11所述的半导体装置，其特征在于，
上述沟槽将上述第2导电型基极层和上述第2导电型半导体层分离。
14.如权利要求11所述的半导体装置，其特征在于，还具备：
集电极；和
第2导电型集电极层，设置在上述集电极和上述第1导电型基极层之间，
上述第2导电型基极层及上述第2导电型半导体层的第2导电型杂质浓度比上述集电极层低。
15.如权利要求11所述的半导体装置，其特征在于，
上述第2导电型半导体层未设置有第1导电型的区域。
16.如权利要求
10所述的半导体装置，其特征在于，
还具备设置在上述埋入电极和上述第1导电型基极层之间的第2绝缘膜。
17.如权利要求1所述的半导体装置，其特征在于，还具备：
集电极；和
第2导电型集电极层，设置在上述集电极和上述第1导电型基极层之间。
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