CN102420242B - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置，其具备第1主电极、设在第1主电极上的第1半导体层、设在第1半导体层上的第1导电型基极层、设在第1导电型基极层上的第2导电型基极层、设在第2导电型基极层上的第1导电型的第2半导体层、栅极绝缘膜、栅极电极、和第2主电极。栅极绝缘膜设在贯通第2导电型基极层而达到第1导电型基极层的沟槽的侧壁上，栅极电极设在沟槽内的栅极绝缘膜的内侧。上述第2半导体层的最大杂质浓度是上述第2导电型基极层的最大杂质浓度的10倍以内。

Description

半导体装置
本申请基于2010年9月24日提出申请的日本专利申请第2010－213221号并主张其优先权，这里引用其全部内容。
技术领域
本发明涉及半导体装置。
背景技术
近年来，作为600V以上的耐压的功率器件，广泛地使用绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）。IGBT设计为，使其在沿正向以稳定状态通电电流的状态下、电流饱和而不会闩锁（latch up）。但是，如果在关闭时发生电流集中，则有闩锁而击穿的情况。特别是，在为了缩小芯片的大小、实现小型化而使电流密度增大的情况下，要求避免关闭时的击穿（破坏）现象。
发明内容
本发明的目的是提供一种能够不损害其他特性而实现大电流化、低开启电阻化的半导体装置。
根据技术方案，半导体装置具备第1主电极；第2导电型的集电极层，设在上述第1主电极上；第1导电型基极层，设在上述集电极层上；第2导电型基极层，设在上述第1导电型基极层上；第1导电型的第2半导体层，设在上述第2导电型基极层上；栅极电极，上述栅极电极的一端与上述第2导电型基极层相比位于上述第2半导体层侧，上述栅极电极的另一端与上述第2导电型基极层相比位于上述第1导电型基极层侧；栅极绝缘膜，设在上述栅极电极与上述第2导电型基极层之间；以及第2主电极，设在上述第2半导体层上，与上述第2半导体层电气连接，上述第1导电型的上述第2半导体层的杂质浓度被设定为，使得在对上述第2导电型基极层与上述第1导电型的上述第2半导体层的pn接合施加了正偏电压的状态下，上述第2导电型基极层内的少数载流子的密度为小于等于上述第2导电型基极层的杂质浓度。
根据本发明的技术方案，能够提供能够实现大电流化、低开启电阻化的半导体装置。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是图1的主要的部分的平面布局图。
图3是各实施方式的半导体装置的杂质浓度、和最大电流通电状态下的载流子密度的分布图。
图4是有关各实施方式的半导体装置的杂质浓度、和最大电流通电状态下的载流子密度的分布图。
图5是第1实施方式的变形例的半导体装置的示意剖视图。
图6是第2实施方式的半导体装置的示意立体图。
图7是第3实施方式的半导体装置的示意剖视图。
图8是第4实施方式的半导体装置的示意剖视图。
图9是第5实施方式的半导体装置的示意剖视图。
图10是第6实施方式的半导体装置的示意剖视图。
图11是图10的主要的部分的平面布局图。
图12是图10的A－A剖视图。
图13是第7实施方式的半导体装置的示意剖视图。
图14是第8实施方式的半导体装置的示意剖视图。
图15是普通（conventional）半导体装置的示意剖视图。
图16是普通半导体装置的杂质浓度、和最大电流通电状态下的载流子密度的分布图。
具体实施方式
图15是普通沟槽型IGBT的剖视图。
该IGBT具有由p＋型集电极层11、n－型基极层12、p型基极层13、n＋型发射极层14构成的pnpn的四层构造，还具有在沟槽t内设有栅极绝缘膜17a和栅极电极18的沟槽构造、集电极电极21、发射极电极22。
多个沟槽t例如以条纹（strip）状的平面图案在横向上排列形成。这里，“横向”是相对于半导体层（或基板）的主面大致平行的方向。
各沟槽t从n＋型发射极层14的表面贯通p型基极层13而达到n－型基极层12。沟槽t将p型基极层13及n＋型发射极层14的层叠构造在横向上分离为多个。p型基极层13及n＋型发射极层14邻接于沟槽t的侧壁。
在沟槽t的底部及侧壁上设有绝缘膜17。在绝缘膜17上特别将设在沟槽t的侧壁上的绝缘膜设为栅极绝缘膜17a。
在沟槽t内的绝缘膜17的内侧设有栅极电极18。栅极电极18夹着栅极绝缘膜17a而对置于p型基极层13。栅极电极18的上端比p型基极层13和n＋型发射极层14的边界面稍稍位于n＋型发射极层14侧。栅极电极18的下端比p型基极层13和n－型基极层12的边界面位于n－型基极层12侧。
在p＋型集电极层11的设有n－型基极层12的面的相反侧的面上，设有第1主电极（或集电极电极）21。p＋型集电极层11与第1主电极21欧姆接触，并与第1主电极21电气连接。
在p型基极层13、n＋型发射极层14及沟槽t上设有第2主电极（或发射极电极）22。第2主电极22与p型基极层13及n＋型发射极层14的表面欧姆接触，与p型基极层13及n＋型发射极层14电气连接。在栅极电极18与第2主电极22之间夹着绝缘膜17。
栅极电极18的一部分被向上方引出而与设在沟槽t上方的未图示的栅极配线连接。栅极配线通过未图示的绝缘层，相对于第2主电极22进行绝缘分离。另外，这里，n＋型发射极层14的表面的杂质浓度为了欧姆接触，如图16所示，需要为大于等于1×1020cm－3。因此，n＋型发射极层14的总杂质量（总电荷量）为大于等于1×1015cm－2。此外，p型基极层13的最大杂质浓度，为了将阈值电压Vth设定为几伏特而需要设为1×1017cm－3左右。因此，p型基极层13的总杂质量（总电荷量）为1×1013cm－2左右。
第1主电极21及第2主电极22，例如由金属材料构成。栅极电极18由添加了杂质的具有导电性的半导体材料（例如多晶硅）构成。或者，作为栅极电极18也可以使用金属。
在通常的正向通电状态下，从n＋型发射极层14注入的电子经由p型基极层13的表面的n型反转层、n－型基极层12、p＋型集电极层11向发射极电极22流动。n型反转层是p型基极层13的与栅极绝缘膜17a的界面侧的部分，以下称作n沟道。
此外，同时从p＋型集电极层11注入的空穴经由n－型基极层12、p型基极层13向发射极电极22流动。此时，通过空穴电流（在图15中用粗线箭头表示），使p型基极层13的电位上升，将由p型基极层13和n＋型发射极层14构成的pn二极管加正偏电压，如果超过所谓的pn接合的阈值电压，则电子不流过n沟道而直接从n＋型发射极层14流到p型基极层13中。将该现象称作闩锁现象，丧失IGBT的MOS驱动性，不能关闭而击穿。
在图16中表示普通IGBT的闩锁后的电子密度和空穴密度的模拟解析结果。
由该图可知，其特征在于，电子密度和空穴密度为大于等于p型基极层13的杂质浓度。在普通构造的IGBT中，设计为，在向正向以稳定状态通电电流的情况下、通过缩窄n＋型发射极层14的宽度等来使电流饱和而不会闩锁。
但是，在将大电流关闭的情况下，有电压上升而发生雪崩现象的情况。在此情况下，已知一般会引起电流集中。如果发生电流集中，在此集中地区域，由于流动正向的稳态电流的数倍的电流，则会闩锁而击穿。如以上所述，在普通构造的IGBT中，有当将大电流关闭时容易导致破坏的问题。
此外，如果缩窄沟槽间隔Wp，则沟槽t间的p型基极层13正下方的n－型基极层12的电阻成分增大，在该部分中积蓄空穴，通过该空穴的积蓄，能够降低开启电压。
但是，如果使沟槽间隔Wp变窄，则p型基极层13与第2主电极22接触的区域的宽度Wn也变窄。如果该宽度Wn变窄，则在关闭状态下发生雪崩击穿时的空穴的排出阻抗变高，导致击穿容量的下降。如果进一步缩窄沟槽间隔Wp，则宽度Wn的确保变得困难。因而，在细微化方面也存在限制。
以下，参照附图对实施方式进行说明。另外，在各图中，对相同的部分赋予相同的标号。
在以下的实施方式中，设第1导电型为n型、第2导电型为p型而进行说明，但也可以设第1导电型为p型、第2导电型为n型。
此外，作为半导体而使用硅。或者，也可以使用硅以外的半导体（例如SiC、GaN等的化合物半导体）。
有关以下的实施方式的半导体装置是在将设在半导体层（或基板）的一个主面侧的第1主电极与设在另一主面侧的第2主电极之间连结的沿纵向形成有电流路径的纵型器件。但是，对于具有第1主电极、和设在与该第1主电极相同的主面侧的第2主电极的横型器件也能够同样适用实施方式。
在以下的实施方式中，作为半导体装置而举绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）为例，但也可以是金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET）。在MOSFET的情况下，只要将p＋型集电极层替换为n＋型的漏极层就可以。
（第1实施方式）
图1是第1实施方式的半导体装置的示意剖视图。
图2是例示该半导体装置的主要的部分的平面布局的示意图。另外，在各图中，对与图15相同的部分赋予相同的标号。
半导体层包括p＋型集电极层11、n－型基极层12、p型基极层13、和具有与普通技术不同的杂质浓度的n＋型半导体层100。
n＋型半导体层100在IGBT的情况下被称作发射极层，在MOSFET的情况下被称作源极层，但发射极层和源极层经由n沟道注入电子的基本的功能是相同的。n＋型半导体层100的n型杂质浓度比n－型基极层12高。
n－型基极层12设在p＋型集电极层11上。p型基极层13设在n－型基极层12上。n＋型半导体层100设在p型基极层13上。
在这些半导体层的表面侧形成有多个沟槽t。多个沟槽t例如以条纹状的平面图案在横向上排列形成。这里，“横向”是相对于半导体层（或基板）的主面大致平行的方向。
各沟槽t从n＋型半导体层14的表面贯通p型基极层13而达到n－型基极层12。沟槽t将p型基极层13及n＋型半导体层100的层叠构造在横向上分离为多个。p型基极层13及n＋型半导体层100邻接于沟槽t的侧壁。
在沟槽t的底部及侧壁上设有绝缘膜17。在绝缘膜17中，特别将设在沟槽t的侧壁上的绝缘膜作为栅极绝缘膜17a。
在沟槽t内的绝缘膜17的内侧设有栅极电极18。栅极电极18夹着栅极绝缘膜17a对置于p型基极层13。栅极电极18的上端位于比p型基极层13与n＋型半导体层100的边界面稍靠n＋型半导体层100侧。栅极电极18的下端比p型基极层13与n－型基极层12的边界面位于n－型基极层12侧。
如图2所示，n＋型半导体层100、沟槽t及栅极电极18以例如条纹状的平面图案形成。p型基极层13也在n＋型半导体层100的下方以条纹状的平面图案形成。即，n＋型半导体层100由以与p型基极层13相同的宽度及长度重叠在p型基极层13上的条纹状的平面图案形成。
在p＋型集电极层11的设有n－型基极层12的面的相反侧的面上，设有第1主电极21。p＋型集电极层11与第1主电极21欧姆接触，并与第1主电极21电气连接。
在n＋型半导体层100及沟槽t上设有第2主电极22。第2主电极22与n＋型半导体层100的表面欧姆接触，与n＋型半导体层100电气连接。在栅极电极18与第2主电极22之间夹着绝缘膜17。
栅极电极18的一部分被向上方引出，与设在沟槽t上的未图示的栅极配线连接。栅极配线被未图示的绝缘层相对于第2主电极22绝缘分离。
第1主电极21及第2主电极22例如由金属材料构成。栅极电极18由添加了杂质、并具有导电性的半导体材料（例如多晶硅）构成。或者，作为栅极电极18也可以使用金属。
图3表示图1中的X－X＇部分的杂质浓度、和最大电流通电状态下的载流子密度。
实线的细线表示杂质浓度（cm－3）。在n＋型半导体层100及n－型基极层12中表示n型杂质浓度，在p型基极层13中表示p型杂质浓度。有关本实施方式的n＋型半导体层100的n型杂质浓度的特征在于，如图那样是与p型基极层13的p型杂质浓度相同程度。
n＋型半导体层100的n型杂质浓度在n＋型半导体层100与第2主电极22的边界面附近为最大。由此，n＋型半导体层100能够与第2主电极22欧姆接触。此外，n＋型半导体层100的n型杂质浓度随着从n＋型半导体层100与第2主电极22的边界面朝向p型基极层13侧逐渐下降，在n＋型半导体层100与p型基极层13的边界面附近成为最小。
p型基极层13的p型杂质浓度随着从p型基极层13与n＋型半导体层100的边界面朝向n－型基极层12侧而逐渐上升、取最大值，随着从具有该最大值的位置朝向p型基极层13与n－型基极层12的边界面逐渐下降，在p型基极层13与n－型基极层12的边界面附近取最小值。在本实施方式中，p型基极层13的p型杂质浓度取最大值的位置比n－型基极层12更处于n＋型半导体层100侧，但如果相反也没有问题。
这里，p型基极层13的p型杂质浓度的最大值决定当施加栅极电压时形成n沟道的电压即阈值电压，所以为了实现从作为一般的阈值电压的5到15V，设为1～3×1017（cm－3）左右的浓度。
虚线表示最大电流通电状态下的电子密度（cm－3），实线的粗线表示最大电流状态下的空穴密度（cm－3）。这里，“最大电流通电状态”表示在第1主电极21与第2主电极22之间沿纵向流过额定最大电流时的开启状态。
在本实施方式中，使n＋型半导体层100的n型杂质浓度为与p型基极层13的p型杂质浓度相同程度，由此，能够使得不会发生即使将栅极关闭也在第1主电极21与第2主电极22间持续流过电流的闩锁。
具体而言，由于如图示那样最大电流通电状态下的p型基极层13中的少数载流子密度（电子密度）是小于等于p型基极层13的p型杂质浓度，所以通过与图16的比较也可知，不发生闩锁。
此外，可知n＋型半导体层100的最大杂质浓度（n型杂质浓度的最大值）增加到p型基极层13的最大杂质浓度（p型杂质浓度的最大值）的10倍以内，如果n＋型半导体层100的n型杂质浓度的最大值是小于等于1×1018cm－3，则同样不发生闩锁。
另外，在普通技术中，如上所述，n＋型发射极层14的最大杂质浓度需要为大于等于1×1020cm－3，p型基极层13的最大杂质浓度需要为1×1017cm－3左右。因此，n＋型发射极层14的最大杂质浓度为p型基极层13的最大杂质浓度的约1000倍左右。
这些可以如以下这样进行说明。首先，如果n＋型半导体层100的n型杂质浓度的最大值与p型基极层13的p型杂质浓度的最大值相同或是其以下，则如图3所示，电子密度为小于等于p型杂质浓度，不会发生闩锁。
进而，如果n＋型半导体层100的n型杂质浓度的最大值是p型基极层13的p型杂质浓度的最大值的10倍以内，则如图4所示，电子密度在n＋型半导体层100附近比p型基极层13的p型杂质浓度的最大值大，但在p型基极层13中通过扩散而变为足够低，在n－型基极层12附近为小于等于p型杂质浓度，不会发生闩锁，这通过模拟分析的比较研究可以判明。
此外，通过模拟解析可知，在n＋型半导体层100的总电荷量是p型基极层13的总电荷量的10倍以内、即n＋型半导体层100的每单位面积的电荷量是小于等于1×1014cm－2的情况下也是同样的。
另外，这些关系因为是n＋型半导体层100与p型基极层13的关系，所以不会随着元件的耐压而变化。这是因为，随着元件的耐压变化的是n－型基极层12的宽度和杂质浓度。
另外，在普通技术中，如上所述，n＋型发射极层14的总电荷量需要为大于等于1×1015cm－3，p型基极层13的总电荷量需要为1×1013cm－3左右。因此，n＋型发射极层14的总电荷量为p型基极层13的总电荷量的约100倍左右。
这些杂质浓度、载流子密度、电荷量的关系对于后面要说明的其他实施方式、变形例也可以这样说。
在本实施方式中，如上述那样进行从n＋型半导体层100的电子注入效率变低的设计。即，将n＋型半导体层100的n型杂质浓度设定为充分低，以使得在对p型基极层13与n＋型半导体层100的pn接合施加了正偏电压的状态下，p型基极层13内的少数载流子（电子）的密度为小于等于p型基极层13的p型杂质浓度。
由此，即使空穴流入到n＋型半导体层100中，也能够抑制向p型基极层13的电子的注入。由此，能够避免闩锁，由栅极电极18进行的开关控制性不会丧失。在开启时，电子流过被限制在p型基极层13的与栅极绝缘膜17a的边界面附近的区域中的沟道。
如果总结有关本实施方式的特征，则是最大电流通过状态下的p型基极层13中的电子密度是小于等于p型基极层13的p型杂质浓度。作为用来实现这一点的条件，n＋型半导体层100的n型杂质浓度的最大值是从与p型基极层13的p型杂质浓度相同程度到最大值的10倍以内，此外，如果进行别的表现，则n＋型半导体层100的总电荷量是从与p型基极层13的总电荷量相同程度到10倍以内。通过满足这样的条件，如图1所示，通过模拟分析可知，即使不使p型基极层13与第2主电极22接触，也能够避免闩锁。
为了更可靠地避免闩锁，更优选的是，n＋型半导体层100的n型杂质浓度的最大值是p型基极层13的p型杂质浓度的最大值的5倍以内，n＋型半导体层100的总电荷量是p型基极层13的总电荷量的5倍以内。
n＋型半导体层100的n型杂质浓度的最大值的下限、n＋型半导体层100的总电荷量的下限及n＋型半导体层100的每单位面积的电荷量的下限，在满足在栅极开启时能够在沟道中流过电子电流的条件的范围内设定。
通过降低n＋型半导体层100的n型杂质浓度，注入到p型基极层13中的空穴能够经由该n＋型半导体层100流向第2主电极22。因而，当发生雪崩击穿时，不会引起闩锁，不会导致击穿容量的下降。
如上所述，在本实施方式的半导体装置中，在包括形成沟道的区域的相邻的沟槽t间也可以不确保p型基极层13与第2主电极22的接触。因此，能够缩窄沟槽间隔，能够降低开启电阻（开启电压）。
即，在本实施方式中，能够不使开关控制性及击穿容量下降而实现低开启电阻化。具备这样的特性的本实施方式的半导体装置特别适合于开关用途的功率器件（power device）。
另外，如图5所示，也可以在相邻的沟槽t间使p型基极层13的一部分从n＋型半导体层100露出、并与第2主电极22接触。
在此情况下，能够使雪崩电流（空穴电流）通过p型基极层13与第2主电极22接触的部分流向第2主电极22。因此，能够进一步提高击穿容量。进而，由此能够防止p型基极层13的不稳定的电位的影响波及到栅极电极18，二不会损害开关可控性。
（第2实施方式）
图6是第2实施方式的半导体装置的示意立体图。在图6中，为了容易观察，将第2主电极22用双点划线表示。
本实施方式的p型基极层13具有沟道区域13a和接触区域13b。其以外的结构及得到的效果与上述第1实施方式相同。
沟道区域13a以与n＋型半导体层100相同的宽度及长度重叠在n＋型半导体层100的正下方。接触区域13b不被n＋型半导体层100覆盖而被向上方引出，与第2主电极22相接触。
因而，对p型基极层13赋予第2主电极22的电位，能够使p型基极层13的电位稳定。由此，能够防止p型基极层13的不稳定的电位的影响波及到栅极电极18，不会损害开关可控性。
（第3实施方式）
图7是第3实施方式的半导体装置的示意剖视图。
本实施方式的半导体装置具有MOSFET构造，在图1所示的第1实施方式的半导体装置中，具有将p＋型集电极层11替换为n＋型漏极层41的构造。
相对地如果在对第1主电极21施加高电位、对第2主电极22施加低电位的状态下，对栅极电极18施加希望的栅极电位，则在p型基极层13的与栅极绝缘膜17a的边界面附近形成反转层（n沟道）。例如，在第2主电极22上施加地电位或负电位，并在栅极电极18上施加正的栅极电位。在第1主电极21上施加比栅极电位高的正电位。
由此，电流通过n＋型半导体层100、n沟道、n－型基极层12及n＋型漏极层41，在第2主电极22与第1主电极21之间流动，成为开启状态。
在本实施方式中，也与第1实施方式同样，进行从n＋型半导体层100的电子注入效率变低的设计。因而，即使不使p型基极层13与第2主电极22接触，空穴也能够经由n＋型半导体层100向第2主电极22流动。因而，不会导致击穿容量的下降。
进而，由于也可以不确保p型基极层13与第2主电极22的接触，所以能够缩窄沟槽间隔，通过沟道密度的提高能够降低开启电阻。
即，在本实施方式中，也不会降低开关控制性及击穿容量，能够实现低开启电阻化。
另外，在本实施方式中，也如图5所示，也可以在相邻的沟槽t间使p型基极层13的一部分从n＋型半导体层100露出而与第2主电极22接触。在此情况下，能够使雪崩电流（空穴电流）通过p型基极层13与第2主电极22接触的部分向第2主电极22流过。因此，能够进一步提高击穿容量。
（第4实施方式）
图8是第4实施方式的半导体装置的示意剖视图。
本实施方式的半导体装置具有设在第2沟槽t2内的绝缘层47和埋入式电极22b。其以外的结构与上述第1实施方式相同。
第2沟槽t2设在设有栅极电极18的沟槽t间。第2沟槽t2从n＋型半导体层100的表面贯通p型基极层13而达到n－型基极层12。第2沟槽t2将p型基极层13及n＋型半导体层100的层叠构造在横向上分离为多个。p型基极层13及n＋型半导体层100邻接于第2沟槽t2的侧壁。
第2主电极22具有表面电极22a和埋入式电极22b。在第2沟槽t2内埋入有埋入式电极22b和绝缘层47。
表面电极22a设在n＋型半导体层100上，与n＋型半导体层100的上表面接触。此外，表面电极22a还设在沟槽t上及第2沟槽t2上。在表面电极22a与栅极电极18之间夹着绝缘膜17，表面电极22a与栅极电极18不连接。
埋入式电极22b设在第2沟槽t2的上部，与表面电极22a连接。埋入式电极22b由添加了杂质、具有导电性的半导体材料（例如多晶硅）构成。或者，作为埋入式电极22b也可以使用金属。
埋入式电极22b的底部超过n＋型半导体层100与p型基极层13的边界面而达到p型基极层13。埋入式电极22b与n＋型半导体层100的侧面及p型基极层13的侧面相邻接。即，埋入式电极22b的侧面与n＋型半导体层100的全部及p型基极层13的侧面的一部分相接触。由此，n＋型半导体层100及p型基极层13经由埋入式电极22b与第2主电极22电气连接。
绝缘层47设在第2沟槽t2内的埋入式电极22b的下方。
在本实施方式中，通过在沟槽t与沟槽t之间设置第2沟槽t2，能够缩窄p型基极层13的宽度。如果p型基极层13的宽度变窄，则该p型基极层13的正下方的n－型基极层12的电阻成分增大，在该部分上积蓄空穴。该空穴的积蓄促进向n－型基极层12的电子的注入，能够降低开启电阻（开启电压）。
在第2沟槽t2内没有设置栅极电极。因而，在p型基极层13的邻接于第2沟槽t2的部分上没有形成沟道。即，在本实施方式中，虽然缩窄了p型基极层13的宽度，但不会导致沟道密度及栅极容量的增大。由此，能够不使开关速度下降而降低开启电压。
此外，在本实施方式中，也与上述第1实施方式同样，即使不确保p型基极层13的上表面与第2主电极22的接触，通过降低从n＋型半导体层100的电子注入效率，也能够避免闩锁（LATCH UP）。此外，也不会导致击穿容量的下降。
进而，在本实施方式中，p型基极层13的侧面的一部分与作为第2主电极22的一部分的埋入式电极22b相接触。因此，能够使空穴通过p型基极层13的侧面的一部分向第2主电极22流动。因此，能够抑制向开启状态下的n＋型半导体层100的空穴的注入，变得更不易发生闩锁。此外，由于雪崩电流（空穴电流）也能够通过p型基极层13的侧面的一部分向第2主电极22流动，所以能够得到更高的击穿容量。
即，在本实施方式中，也能够不使开关控制性及击穿容量下降而实现低开启电阻化。
此外，第2主电极22对n＋型半导体层100的上表面的全部及侧面的全部接触。因此，即使细微化也能够充分确保第2主电极22与n＋型半导体层100的接触面积，不会导致接触电阻的增大。
（第5实施方式）
图9是第5实施方式的半导体装置的示意剖视图。
本实施方式在第2沟槽t2的埋入式电极22b的下方埋入了导电件48这一点上与图8所示的第4实施方式的半导体装置不同。其他部分的构造及得到的效果与第4实施方式的半导体装置相同。
在导电件48与第2沟槽t2的底部之间设有绝缘膜49。因而，导电件48与n－型基极层12不接触。在导电件48与p型基极层13的侧面之间也设有绝缘膜49。因而，导电件48与p型基极层13不接触。在导电件48与埋入式电极22b之间也设有绝缘膜49。因而，导电件48与埋入式电极22b不接触。导电件48与栅极电极18也不连接。因而，导电件48是电气浮置（floating）状态。
沟槽t和第2沟槽t2通过使用未图示的掩模(mask)的例如反应离子蚀刻（Reactive Ion Etching，RIE）法同时形成。绝缘膜17和绝缘膜49用相同的材料同时形成。并且，导电件48是与栅极电极18相同的材料，在形成栅极电极18时也同时形成导电件48。因而，能够高效率地制造。
另外，虽然没有图示，但显然即使是将第2沟槽t2内部的导电件48去除而为绝缘膜49的构造也能够得到同样的效果。
（第6实施方式）
图10是第6实施方式的半导体装置的示意剖视图。
图11是例示该半导体装置的主要的部分的平面布局的示意图。
图12是图11的A－A剖视图。
本实施方式的半导体装置除了第1实施方式的构造以外还具有埋入层16和埋入式电极23。
埋入层16在n－型基极层12中有选择地设有多个。
沟槽t从n＋型半导体层100的表面贯通p型基极层13而达到埋入层16。在沟槽t的底部的周围设有埋入层16。即，埋入层16邻接于沟槽t的底面及底面附近的侧壁。
在沟槽t的底部设有埋入式电极23。埋入式电极23由添加了杂质、具有导电性的半导体材料（例如多晶硅）构成。或者，作为埋入式电极23也可以使用金属。
埋入式电极23的底面及侧面与埋入层16欧姆接触。埋入式电极23设在比栅极电极18靠下方。在栅极电极18与埋入式电极23之间夹着绝缘膜17。
如图11所示，沟槽t、n＋型半导体层100及栅极电极18例如由条纹状的平面图案形成。p型基极层13也在n＋型半导体层100的下方由条纹状的平面图案形成。即，n＋型半导体层100以与p型基极层13相同的宽度重叠的条纹状的平面图案形成在p型基极层13上。
如图12所示，埋入式电极23的一部分23a被向上方引出而与第2主电极22连接。在沟槽t内的一部分上没有设置栅极电极18。在该部分中，埋入式电极23的一部分23a在沟槽t内沿深度方向延伸。通过该一部分23a，埋入式电极23与第2主电极22电气连接。因而，与埋入式电极23欧姆接触的埋入层16通过埋入式电极23与第2主电极22电气连接。
此外，栅极电极18的一部分被向上方引出，与设在沟槽t的上方的栅极配线51连接。栅极配线51被绝缘层61相对于第2主电极22绝缘分离。
在本实施方式的半导体装置中，如果发生雪崩击穿，则空穴电流经由p型的埋入层16及与该埋入层16欧姆接触的埋入式电极23向第2主电极22流动。由此能够避免元件击穿。
在沟槽栅极构造的功率器件中，特别在沟槽的底部附近电场容易变高，在沟槽底部附近容易发生雪崩击穿。在本实施方式中，由于在沟槽t的底部的周围设有埋入层16，所以能够有效地抑制击穿现象。
此外，与第1实施方式同样，进行从n＋型半导体层100的电子注入效率变低的设计。由此，即使在开启时空穴流入到n＋型半导体层100中，也能够抑制电子向p型基极层13的注入。由此，能够避免闩锁，不会丧失栅极电极18带来的开关控制性。
在本实施方式中，即使在沟槽t间不确保p型基极层13与第2主电极22的接触，也不会发生闩锁，击穿容量不会下降。因此，能够缩窄沟槽间隔，能够降低开启电阻（开启电压）。
即，在本实施方式中，也能够不使开关控制性及击穿容量下降而实现低开启电阻化。
本实施方式的沟槽构造例如可以如以下这样形成。
例如，在先形成沟槽t后向该沟槽t的底部注入p型杂质。然后，进行热处理，使注入的p型杂质扩散。由此，形成埋入层16。另外，热处理也可以是形成埋入式电极23、绝缘膜17、栅极电极18之后。
在向沟槽t的底部注入p型杂质后，在沟槽t的底部中埋入埋入式电极23。然后，在埋入式电极23之上、以及沟槽t的侧壁形成绝缘膜17。然后，在绝缘膜17的内侧埋入栅极电极18。
（第7实施方式）
如图13所示，埋入式电极23也可以设在全部的沟槽内。在图13中，将多个沟槽分开表示为第1沟槽t1和第2沟槽t3。
第1沟槽t1从n＋型半导体层100的表面贯通p型基极层13而达到n－型基极层12。在第1沟槽t的底面及侧壁上形成有绝缘膜17。在该绝缘膜17的内侧埋入有栅极电极18。栅极电极18经由形成在第1沟槽t1的侧壁上的栅极绝缘膜17a对置于p型基极层13。
第2沟槽t3也从n＋型半导体层100的表面贯通p型基极层13而达到n－型基极层12。第2沟槽t3比第1沟槽t1深。
在n－型基极层12中有选择地设有埋入层16。埋入层16在第1沟槽t1的底部的周围没有设置。第2沟槽t3的底部达到埋入层16。即，埋入层16邻接于第2沟槽t3的底面及底面附近的侧壁。
在第2沟槽t3的底部设有埋入式电极23。埋入式电极23的底面及侧面与埋入层16欧姆接触。
在第2沟槽t3内的埋入式电极23的上方，经由绝缘膜17设有栅极电极18。在比埋入式电极23靠上的第2沟槽t3的侧壁上形成有栅极绝缘膜17a。第2沟槽t3内的栅极电极18经由栅极绝缘膜17a对置于p型基极层13。
与第6实施方式同样，埋入式电极23的一部分被向上方引出，与第2主电极22连接。因而，与埋入式电极23欧姆接触的埋入层16通过埋入式电极23与第2主电极22电气连接。
因而，雪崩电流（空穴电流）经由p型的埋入层16及与该埋入层16欧姆接触的埋入式电极23向第2主电极22流动。由此能够避免元件击穿。
通过使第2沟槽t3比第1沟槽t1深，能够将埋入层16及埋入式电极23设在比第1沟槽t1深的位置。因此，能够使容易在沟槽底部附近发生的雪崩电流（空穴电流）有效地经由埋入层16及埋入式电极23向第2主电极22流动。
在相邻的沟槽的两者中设有埋入层16的构造中，相邻的埋入层16间的间隔变窄。或者如果相邻的埋入层16彼此紧贴在一起，则妨碍开启状态下的电子的纵向的流动。
在本实施方式中，埋入层16及埋入式电极23没有对应于全部的沟槽设置，而仅设在所选择的特定的沟槽（第2沟槽t3）的底部。因而，能够进行在相邻的沟槽的两者中没有形成埋入层16的设计。由此，能够不妨碍电子的纵向的流动而缩窄沟槽间隔。通过缩窄沟槽间隔，能够降低开启电阻（开启电压）。
（第8实施方式）
接着，图14是第8实施方式的半导体装置的示意剖视图。
在本实施方式中，也不将埋入层16及埋入式电极23设在全部的沟槽中。在图14中，将多个沟槽分开表示为第1沟槽t1和第2沟槽t4。
第2沟槽t4也从n＋型半导体层100的表面贯通p型基极层13而达到n－型基极层12。第2沟槽t4比第1沟槽t1深。
在n－型基极层12中有选择地设有埋入层16。埋入层16在第1沟槽t1的底部的周围没有设置。第2沟槽t4的底部达到埋入层16。即，埋入层16邻接于第2沟槽t4的底面。此外，埋入层16邻接于第2沟槽t4的比p型基极层13靠下方的侧壁。
在第2沟槽t4内设有埋入式电极33。埋入式电极33被从第2沟槽t4的底部填充到开口部。埋入式电极33的底面及侧面与埋入层16欧姆接触。埋入式电极33由添加了杂质、具有导电性的半导体材料（例如多晶硅）或金属材料构成。
第2主电极22也设在第2沟槽t4的上方，与填充在第2沟槽t4内的埋入式电极33的上端相接触。与埋入式电极33欧姆接触的埋入层16通过埋入式电极33与第2主电极22电气连接。
栅极电极18在第2沟槽t4内没有设置。邻接于第2沟槽t4的n＋型半导体层100及p型基极层13各自的侧面与埋入式电极33的侧面相接触。
在本实施方式中，雪崩电流（空穴电流）也经由p型的埋入层16及与该埋入层16欧姆接触的埋入式电极33向第2主电极22流动。由此能够避免元件破坏（击穿）。进而，由于p型基极层13的侧面与埋入式电极33相接触，所以雪崩电流（空穴电流）也经由p型基极层13及埋入式电极33向第2主电极22流动。因此，能够得到更高的击穿容量。
此外，埋入层16及埋入式电极33没有对应于全部的沟槽设置，而仅设在所选择的特定的沟槽（第2沟槽t4）中。因而，能够进行在相邻的沟槽的两者中没有形成埋入层16的设计。由此，能够不妨碍电子的纵向的流动而缩窄沟槽间隔。通过缩窄沟槽间隔，能够降低开启电阻（开启电压）。
也可以将图10～图14所示的第6～第8实施方式的半导体装置中的p＋型集电极层11替换为n＋型的漏极层。即，在纵型的MOSFET中，通过设置第6～第8实施方式所示的埋入层及埋入式电极，能够同时实现高击穿容量和低开启电阻。
虽然已经叙述了一些实施方式，但这些实施方式只是例示而并不意味着限定本发明的范围。事实上，这里叙述的新的实施方式可以通过不同的形式体现，进而，在不脱离本发明的主旨的范围内能够对这里描述的实施方式的形式进行各种省略、替代、变更。权利要求书及其等同范围涵盖本发明的主旨范围内的这些形式或变更。

Claims (10)

1.一种半导体装置，其特征在于，具备：
第1主电极；
第2导电型的集电极层，设在上述第1主电极上；
第1导电型基极层，设在上述集电极层上；
第2导电型基极层，设在上述第1导电型基极层上；
第1导电型的第2半导体层，设在上述第2导电型基极层上；
栅极绝缘膜，设在贯通上述第2导电型基极层而达到上述第1导电型基极层的沟槽的侧壁上；
栅极电极，设在上述沟槽内的上述栅极绝缘膜的内侧；以及
第2主电极，设在上述第2半导体层上，与上述第2半导体层电气连接，
上述第1导电型的上述第2半导体层的杂质浓度被设定为，使得在对上述第2导电型基极层与上述第1导电型的上述第2半导体层的pn接合施加了正偏电压的状态下，上述第2导电型基极层内的少数载流子的密度为小于等于上述第2导电型基极层的杂质浓度。
2.如权利要求1所述的半导体装置，其特征在于，
上述第2半导体层的最大杂质浓度是上述第2导电型基极层的最大杂质浓度的5倍以内。
3.如权利要求1所述的半导体装置，其特征在于，
上述第2半导体层的最大杂质浓度是小于等于1×1018cm－3。
4.如权利要求1所述的半导体装置，其特征在于，
上述第2导电型基极层具有：
沟道区域，重叠在上述第2半导体层的下方；以及
接触区域，不被上述第2半导体层覆盖而与上述第2主电极相接触。
5.如权利要求1所述的半导体装置，其特征在于，
上述第2主电极具有：
表面电极，设在上述第2半导体层上，与上述第2半导体层的上表面相接触；以及
埋入式电极，设在相邻的上述栅极电极间，邻接于上述第2半导体层的侧面及上述第2导电型基极层的侧面。
6.如权利要求1所述的半导体装置，其特征在于，还具备：
第2导电型的埋入层，有选择地设在上述第1导电型基极层中；以及
埋入式电极，与上述栅极电极相比在上述集电极层侧与上述埋入层相接触地设置，并与上述第2主电极电气连接。
7.如权利要求1所述的半导体装置，其特征在于，还具备：
第2导电型的埋入层，有选择地设在上述第1导电型基极层中；以及
埋入式电极，上述埋入式电极的一端与上述第2导电型基极层相比在上述第2半导体层侧与上述第2主电极相接触，上述埋入式电极的另一端与上述第2导电型基极层相比在上述第1导电型基极层侧与上述埋入层相接触。
8.一种半导体装置，其特征在于，具备：
第1主电极；
第2导电型的集电极层，设在上述第1主电极上；
第1导电型基极层，设在上述集电极层上；
第2导电型基极层，设在上述第1导电型基极层上；
第1导电型的第2半导体层，设在上述第2导电型基极层上；
栅极绝缘膜，设在贯通上述第2导电型基极层而达到上述第1导电型基极层的沟槽的侧壁上；
栅极电极，设在上述沟槽内的上述栅极绝缘膜的内侧；以及
第2主电极，设在上述第2半导体层上，与上述第2半导体层电气连接，
上述第1导电型的上述第2半导体层的总电荷量被设定为，使得在对上述第2导电型基极层与上述第1导电型的上述第2半导体层的pn接合施加了正偏电压的状态下，上述第2导电型基极层内的少数载流子的密度为小于等于上述第2导电型基极层的杂质浓度。
9.如权利要求8所述的半导体装置，其特征在于，
上述第2半导体层总电荷量是上述第2导电型基极层的总电荷量的5倍以内。
10.如权利要求8所述的半导体装置，其特征在于，
上述第2半导体层的每单位面积的电荷量是小于等于1×1014cm－2。
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