JP2004095954A - 半導体装置 - Google Patents

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Abstract

【課題】「オン抵抗」や「耐圧」を大幅に劣化させることなく、「寄生容量」を低下させることにより総合的な性能を改良できるトレンチゲート型の半導体装置を提供することを目的とする。
【解決手段】第１の主電極と、第２の主電極と、第１導電型の半導体ベース領域（５）と、前記半導体ベース領域を貫通して形成されたトレンチ内に絶縁膜（３））を介して設けられたゲート電極（１）と、前記半導体ベース領域の下に設けられた第２導電型の半導体領域（９）及び第１導電型の半導体領域（１０）と、を備えたトレンチゲート型の半導体装置であって、前記第２導電型の半導体領域と前記第１導電型の半導体領域との接合部分から伸びる空乏化領域（ＤＰ）が前記トレンチに至ることを特徴とする半導体装置を提供する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、トレンチゲート型の構造を有する半導体装置に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置は、電力制御用を始めとする各種の分野に利用されている。近年の省エネルギー化などの傾向から、これらの半導体装置に対しても、高効率化が要求されている。このためには、素子の導通損失の低減すなわち「オン抵抗」の低減が有効である。このために、セルの微細化によるオン抵抗の低減が図られてきた。また、素子構造に「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な高密度化が実現できるようになった。現在は、トレンチゲート構造による更なる微細化がなされ、素子のオン抵抗は大幅に改善されるに至っている。このように高密度化したトレンチゲート型の半導体装置を開示した例としては、例えば、梯子状のトレンチゲートを採用することにより、チャネル密度の増大及び伝導度変調の促進を両立したものがある（特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−１０２５７９号公報
【０００４】
図２４は、本発明者が本発明に至る過程で検討した半導体装置を表す模式図である。
【０００５】
すなわち、同図は、トレンチゲート型のｎチャネル型ＭＯＳＦＥＴのゲート付近の断面構造を表す。ｎ＋型基板７の上には、ｎ−型エピタキシャル領域６とｐ型ベース領域５が積層され、その表面からエピタキシャル層６に至るトレンチが形成されて、その中にゲート酸化膜３と埋め込みゲート電極１とからなる埋め込みゲートが設けられている。埋め込みゲートの上には層間絶縁膜４が適宜設けられ、またトレンチの周辺にはｎ型ソース領域２が形成されている。また、基板７の裏面側には、ドレイン領域８が適宜設けられている。
【０００６】
このＭＯＳＦＥＴは、ゲート電極１に所定のバイアス電圧を印加することにより、埋め込みトレンチの周囲にチャネル領域を形成して、ソース領域２とドレイン領域８との間を「オン」状態とするスイッチング動作をさせることができる。
【０００７】
【発明が解決しようとする課題】
さて、このような半導体装置において、動作効率を改善するためには、「オン抵抗」の低減とともに、「寄生容量」を低減させて動作速度を上げることが重要である。
【０００８】
例えば、複数のスイッチング素子を組み合わせてインバータ制御などを行う場合、素子の動作速度が遅いと、整流アームの貫通電流を防ぐために、アームを構成するスイッチング素子の全てを「オフ」となる「デッドタイム」を長く設定する必要があり、損失が生ずる。これに対して、スイッチング素子の寄生容量を低下させて動作速度が速くなれば、「デッドタイム」を短縮することができ、損失を減らすことができる。
【０００９】
図２４に例示した半導体装置の寄生容量は、いくつかの成分に分けることができる。
【００１０】
まず、ドレイン・ゲート間容量（Ｃｇｄ）を挙げることができる。これは、エピタキシャル領域６とゲート酸化膜３とが接する部分において生ずる。次に、ドレイン・ソース間容量（Ｃｄｓ）を挙げることができる。これは、エピタキシャル領域６とベース領域５とが接するｐｎ接合部において生ずる。また、ゲート・ソース間容量（Ｃｇｓ）を挙げることができる。これは、ゲート酸化膜３とソース領域２及び、ゲート酸化膜３とベース領域５とが接する部分において生ずる。
【００１１】
これらの容量成分は、半導体装置のスイッチング動作に損失を与えるため、容量を低下させる必要がある。容量の低減のためには、これらの接触部の面積を小さくする方法や、各半導体領域のキャリア濃度を下げることにより空乏化を促進させる方法なども考えられる。しかし、これらの方法による場合、半導体装置の「オン抵抗」あるいは「耐圧」と、「寄生容量」とがトレードオフの関係となり、総合的な性能の改良が困難になるという問題があった。
【００１２】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、「オン抵抗」や「耐圧」を大幅に劣化させることなく、「寄生容量」を低下させることにより総合的な性能を改良できるトレンチゲート型の半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の半導体装置は、
第１の主電極と、
第２の主電極と、
第１導電型の半導体ベース領域と、
前記半導体ベース領域を貫通して形成されたトレンチ内に絶縁膜を介して設けられたゲート電極と、
前記半導体ベース領域の下に設けられた第２導電型の半導体領域及び第１導電型の半導体領域と、
を備え、
前記第１及び第２の主電極の間に所定方向の電圧を印加した時のこれら電極間の電流の流れを、前記ゲート電極に印加する電圧に応じて制御可能とした半導体装置であって、
前記第２導電型の半導体領域と前記第１導電型の半導体領域との接合部分から伸びる空乏化領域が前記トレンチに至ることを特徴とする。
【００１４】
上記構成によれば、「オン抵抗」や「耐圧」を大幅に劣化させることなく、「寄生容量」を低下させることにより総合的な性能を改良できる。
【００１５】
ここで、前記所定方向の電圧を印加した時に、前記第２導電型の半導体領域と前記第１導電型の半導体領域との接合部に形成されるｐｎ接合に順方向の電圧が印加されるものとすることができる。
【００１６】
また、前記第１導電型の半導体領域は、前記トレンチに接して設けられたものとすることができる。
【００１７】
また、前記トレンチの底部は、前記第１導電型の半導体領域内に設けられたものとすることができる。
【００１８】
また、前記半導体ベース領域の下に、複数の前記第２導電型の半導体領域と複数の前記第１導電型の半導体領域とが交互に積層されてなるものとすることができる。
【００１９】
また、前記第１導電型の半導体領域は、前記トレンチから離間して設けられたものとすることができる。
【００２０】
また、前記第１導電型の半導体領域と、前記第２導電型の半導体領域と、は、前記トレンチの深さ方向に対して略垂直な面内において交互に設けられたものとすることができる。
【００２１】
また、本発明の第２の半導体装置は、
第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられた第１導電型の第２の半導体領域と、
前記第２の半導体領域の上に設けられた第２導電型の第３の半導体領域と、
前記第３の半導体領域の上に設けられた第１導電型の第４の半導体領域と、
前記第４の半導体領域の上に設けられた第２導電型の第５の半導体領域と、
少なくとも前記第５乃至第３の半導体領域を貫通して形成され、その底部が前記第２の半導体領域内に設けられたトレンチと、
前記トレンチ内に絶縁膜を介して設けられたゲート電極と、
を備えたことを特徴とする。
【００２２】
上記構成によっても、「オン抵抗」や「耐圧」を大幅に劣化させることなく、「寄生容量」を低下させることにより総合的な性能を改良できる。
【００２３】
また、本発明の第３の半導体装置は、
第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられた第１導電型の第２の半導体領域と、
前記第２の半導体領域の上に設けられた第２導電型の第３の半導体領域と、
前記第３の半導体領域の上に設けられた第１導電型の第４の半導体領域と、
前記第４の半導体領域の上に設けられた第２導電型の第５の半導体領域と、
少なくとも前記第５乃至第３の半導体領域を貫通して形成され、その底部が前記第２の半導体領域の上面と下面との間の高さに位置するトレンチと、
前記トレンチの底部に接して形成された第２導電型の第６の半導体領域と、
前記トレンチ内に絶縁膜を介して設けられたゲート電極と、
を備えたことを特徴とする。
【００２４】
上記構成によっても、「オン抵抗」や「耐圧」を大幅に劣化させることなく、「寄生容量」を低下させることにより総合的な性能を改良できる。
【００２５】
ここで、前記第６の半導体領域は、前記第２の半導体領域との接合により空乏化してなるものとすることができる。
【００２６】
また、本発明の第４の半導体装置は、
第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられ、第１導電型の第２の半導体領域と第２導電型の第３の半導体領域とが交互に配列してなる半導体層と、
前記半導体層の上に設けられた第１導電型の第４の半導体領域と、
前記第４の半導体領域の上に設けられた第２導電型の第５の半導体領域と、
少なくとも前記第５及び第４の半導体領域を貫通して形成され、その底部が前記半導体層内に設けられたトレンチと、
前記トレンチ内に絶縁膜を介して設けられたゲート電極と、
を備えたことを特徴とする。
【００２７】
上記構成によっても、「オン抵抗」や「耐圧」を大幅に劣化させることなく、「寄生容量」を低下させることにより総合的な性能を改良できる。
【００２８】
上記した第２乃至図４の半導体装置において、前記第２及び第３の半導体領域が実質的に空乏化してなるものとすることができる。
【００２９】
また、前記第２及び第３の半導体領域のキャリア濃度は、３×１０１６／ｃｍ３以下であるものとすることができる。
【００３０】
また、前記第２及び第３の半導体領域のキャリア濃度は、３×１０１７／ｃｍ３以下であるものとすることもできる。
【００３１】
また、前記第２及び第３の半導体領域のキャリア濃度は、５×１０１５／ｃｍ３以上であるものとすることもできる。
【００３２】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００３３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【００３４】
すなわち、同図は、トレンチゲート型の半導体装置を表す。この半導体装置の場合、ｎ＋型基板７の上に設けられたｎ−型エピタキシャル領域６とｐ型ベース領域５との間に、薄いｐ型領域１０とｎ型領域９とが、この順に挿入されている。これらｐ型領域１０とｎ型領域９は、それらの間に形成されるｐｎ接合により実質的に空乏化される。
【００３５】
図２は、ｐ型領域１０とｎ型領域９とのｐｎ接合から空乏化領域ＤＰが拡がった状態を表す概念図である。本実施形態においては、このような空乏化領域ＤＰをトレンチの周囲に形成することより、特に、ドレイン−ソース間容量Ｃｄｓとドレイン・ゲート間容量Ｃｇｄを効果的に下げることができる。その結果として、半導体装置の寄生容量を低下させて、「オン抵抗」と「寄生容量」との乗算値を下げることができる。
【００３６】
以下、本実施形態において得られる効果について定量的に説明する。
【００３７】
まず、ｎ型領域９とｐ型領域１０のキャリア濃度を種々に変えた場合に得られる半導体装置の特性について説明する。
【００３８】
図３は、ｎ型領域９とｐ型領域１０のキャリア濃度と半導体装置の諸特性を表す一覧表である。
【００３９】
ここで、「構造Ａ」は、本実施形態の構造を有するものであり、図４にその要部を表したように、ｎ型領域９とｐ型領域１０が設けられた構造を表す。ここで、ｎ型領域９およびｐ型領域１０の層厚は、それぞれ０．２μｍとした。また、これら領域９及び１０の接合部すなわちｐｎ接合が、トレンチゲートの底から上方に０．１μｍに位置するものとした。
【００４０】
一方、「構造Ｂ」は、図５にその要部を表したように、ｎ型領域９とｐ型領域１０を設けず、ｎ型エピタキシャル領域６の上にｐ型ベース領域が積層された構造である。
【００４１】
これらいずれの構造においても、セルピッチは１．０５μｍ、トレンチの幅は０．５５μｍ、トレンチの深さは２μｍとした。また、ｐ型ベース領域５のキャリア濃度は７×１０１６／ｃｍ３とし、エピタキシャル領域６のキャリア濃度は１．２×１０１６／ｃｍ３とした。
【００４２】
図３（表１）において、耐圧は、Ｖｓ＝Ｖｇ＝０Ｖにし、ドレイン電圧Ｖｄを上げていき、ドレイン電流が１μＡの時のＶｄの値である。また、しきい値（Ｖｔｈ）は、ドレイン電流を１ミリアンペア、ドレイン電圧Ｖｄを１０ボルトとした場合のデータである。また、オン抵抗（Ｒｏｎ）は、ドレイン電流を１００ミリアンペア、ゲート電圧を１０ボルトとした場合のデータである。さらに、各容量値（Ｃｏｕｔ、Ｃｇｄ、Ｃｄｓ、Ｃｇｄ）は、ドレイン電圧Ｖｄを０．０５ボルトとし、１メガヘルツの変調を与えた場合のデータである。
【００４３】
また、ここで、Ｃｏｕｔ＝Ｃｇｄ＋Ｃｄｓであり、Ｃｇｇ＝Ｃｇｄ＋Ｃｇｓである。
【００４４】
図３（表１）から、「構造Ａ」と「構造Ｂ」のいずれにおいても、耐圧としきい値（Ｖｔｈ）には、大きな差異は認められないことがわかる。つまり、ｎ型領域９及びｐ型領域１０を設けても、耐圧やしきい値が劣化する傾向は認められない。
【００４５】
一方、オン抵抗（Ｒｏｎ）についてみると、「構造Ｂ」よりも「構造Ａ」のほうがやや高くなる傾向が認められ、特に、キャリア濃度が１×１０１６／ｃｍ３を超えたあたりから増大する傾向が見られる。
【００４６】
これに対して、寄生容量についてみると、「構造Ｂ」よりも「構造Ａ」のほうが全般的に低くなり、特に、半導体装置のスイッチング特性に影響を与えるＣｏｕｔが大幅に低下する。その結果として、オン抵抗ＲｏｎとＣｏｕｔとのＣＲ乗算値（＊Ｒ×Ｃｏｕｔ）についてみると、「構造Ｂ」よりも「構造Ａ」のほうが低くなる場合が得られることが分かる。
【００４７】
図６は、ｎ型領域９及びｐ型領域１０のキャリア濃度に対して、ＣＲ乗算値をプロットしたグラフ図である。また、図７は、その一部を拡大して表したグラフ図である。
【００４８】
これらのグラフから、「構造Ａ」のｎ型領域９及びｐ型領域１０のキャリア濃度を２×１０１６／ｃｍ３よりも低くした場合、ＣＲ乗算値が「構造Ｂ」よりも低くなることが分かる。つまり、ＣＲ乗算値を特に下げることが必要な場合には、ｎ型領域９及びｐ型領域１０のキャリア濃度を２×１０１６／ｃｍ３よりも低くすることが望ましいことが分かる。
【００４９】
次に、寄生容量について説明する。
【００５０】
図８は、「構造Ａ」においてキャリア濃度に対する寄生容量の依存性を表すグラフ図である。すなわち、同図の縦軸は、ドレイン・ゲート容量Ｃｇｄとドレイン・ソース容量Ｃｄｓを表し、横軸はｎ型領域９及びｐ型領域１０のキャリア濃度を表す。
【００５１】
図３（表１）に表した範囲においては、ＣｇｄとＣｄｓのいずれも、「構造Ｂ」より低くなっているが、図８のグラフからも分かるように、これら容量成分は、キャリア濃度が３×１０１６／ｃｍ３の付近で極小を有する。キャリア濃度がこれよりも高くなると、ｎ型領域９及びｐ型領域１０を完全に空乏化できなくなり、容量は再び上昇する。
【００５２】
ここで、空乏化領域の形成についてさらに具体的に説明すると、ｐｎ接合からの空乏化領域の拡がり距離をＷとした場合に、次式により表すことができる。
Ｗ＝（２εｓＶｂｉ／ｑＮｄ）１／２
ここで、εｓは半導体の誘電率、Ｖｂｉはビルトインポテンシャル、ｑは電荷、Ｎｄは、キャリア濃度をそれぞれ表す。Ｖｂｉを０．７ボルトとすると、空乏化領域の拡がり距離Ｗは、以下の如くとなる。゜
Ｎｄ　　　　　　　　Ｗ
１×１０１５／ｃｍ３　　約０．７８μｍ
７×１０１５／ｃｍ３　　約０．５　μｍ
１×１０１６／ｃｍ３　　約０．３　μｍ
１×１０１７／ｃｍ３　　０．１１μｍ
すなわち、ｎ型領域９及びｐ型領域１０のキャリア濃度が上がるにつれて、これら領域に伸びる空乏化領域の拡がり距離が小さくなる。例えば、ｎ型領域９及びｐ型領域１０の層厚をそれぞれ０．２μｍとした場合には、キャリア濃度を１×１０１６／ｃｍ３よりも低くした場合には、これら領域を完全に空乏化させることができるが、キャリア濃度が１×１０１７／ｃｍ３以上になると、これら領域を完全には空乏化できなくなる。従って、ｎ型領域９及びｐ型領域１０のキャリア濃度は、ある程度低くすることが望ましいといえる。
【００５３】
但し、現実の製造プロセスにおいては、ベース領域５やエピタキシャル領域６よりもキャリア濃度が大幅に低いｎ型領域９及びｐ型領域１０を安定して形成することは容易でない場合が多い。むしろ、これら領域のキャリア濃度をベース領域５やエピタキシャル領域６のキャリア濃度に近いものとすることが製造上も容易である。
【００５４】
従って、寄生容量成分が特に低い半導体装置を得るためには、ｎ型領域９及びｐ型領域１０のキャリア濃度を、概ね５×１０１５乃至３×１０１６／ｃｍ３の範囲とするとよい。
【００５５】
次に、ｎ型領域９及びｐ型領域１０の形成位置について説明する。
【００５６】
図９は、ｎ型領域９とｐ型領域１０の形成位置と半導体装置の諸特性を表す一覧表である。
【００５７】
ここでも、「構造Ａ」は、図４に表したように、ｎ型領域９とｐ型領域１０が設けられた構造を表す。ｎ型領域９およびｐ型領域１０の層厚は、それぞれ０．２μｍとし、また、キャリア濃度は、いずれも１×１０１６／ｃｍ３とした。前述したように、この条件においては、ｎ型領域９及びｐ型領域１０は完全に空乏化する。
【００５８】
一方、「構造Ｂ」は、図５に表したように、ｎ型領域９とｐ型領域１０を設けない構造とした。
【００５９】
また、図９（表２）において、耐圧、Ｖｔｈ、Ｒｏｎ、Ｃｏｕｔ、Ｃｇｄ、Ｃｄｓ、Ｃｇｇの定義及び測定条件は、図３（表１）に関して前述したものと同様とした。
【００６０】
またここで、「接合位置」は、図１０に表したように、ｎ型領域９とｐ型領域１０とのｐｎ接合がトレンチの底から０．１μｍだけ上方に設けられた場合、Ｒ×Ｃｏｕｔの積が最も良くなるため、ここを基準の「０μｍ」と設定する。ｐｎ接合がこれよりも下方の場合を「プラス」、上方の場合を「マイナス」とした。
【００６１】
図１１は、ｐｎ接合位置に対するＣＲ乗算値（＊Ｒ×Ｃｏｕｔ）の関係を表すグラフ図である。ｐｎ接合位置が「プラス」方向、すなわち下方にずれるとＣＲ乗算値（＊Ｒ×Ｃｏｕｔ）」が増大することが分かる。これは、寄生容量Ｃｏｕｔは低下するのに対して、オン抵抗Ｒｏｎがこれを上回るほど上昇するからである。
【００６２】
これに対して、ｐｎ接合位置が「マイナス」方向、すなわち上方にずれた場合には、ＣＲ乗算値は「構造Ｂ」よりも低く、良好な特性が得られることが分かる。
【００６３】
図１２は、ｐｎ接合位置がプラス０．２μｍの場合の電流分布を表す模式図である。
【００６４】
また、図１３及び図１４は、それぞれｐｎ接合位置がゼロ、マイナス０．２μｍの場合の電流分布を表す模式図である。
【００６５】
トレンチゲートにバイアスを印加することによりその周囲の半導体領域には反転チャネル領域が形成される。しかし、図１２に表したように、空乏化したｎ型領域９及びｐ型領域１０がトレンチの底部よりも下方にずれていると、ｐ型領域１０に反転チャネル領域が形成されないため、電流に対して障壁を構成する。その結果として、オン抵抗が６０６オーム（Ω）と増大してしまう。
【００６６】
これに対して、図１３に表したように、ｐｎ接合位置が０（ゼロ　）μｍの場合には、ｐ型領域１０の一部がゲートバイアスにより反転されて電流チャネルが形成されるため、オン抵抗は１６．１オームまで低下する。
【００６７】
さらに、図１４に表したように、ｐｎ接合位置がマイナス０．２μｍの位置まで上方にずれると、ｐ型領域１０はその厚み方向の全体に亘ってトレンチゲートに接する。すなわち、ゲートバイアスによりｐ型領域１０に形成される反転チャネルは、ｐ型領域１０を上下に貫通し、電流経路が確保される。その結果として、オン抵抗は１０オームまで低下する。このオン抵抗は、「構造Ｂ」すなわちｎ型領域９及びｐ型領域１０が設けられていない場合と同一の値であり、ｐ型領域１０を設けることによるオン抵抗の上昇を完全に解消できることが分かる。
【００６８】
以上説明したように、オン抵抗についてみると、ｐ型領域１０がその厚み方向に亘ってトレンチゲートに接するように設けることが望ましい。
【００６９】
一方、寄生容量についてみると、ｐｎ接合位置が、「プラス０．２μｍ」から「マイナス０．３μｍ」までの範囲に亘って、「構造Ｂ」よりも低い値が得られている。ただし、「マイナス０．３μｍ」とした場合には、Ｃｏｕｔが４６６となり、「構造Ｂ」のＣｏｕｔ値である４９３に近い値まで上昇してしまう。これは、図１４からも分かるように、トレンチゲートの底部がｐ型領域１０を貫通して下方に突出してしまうため、この部分での寄生容量を低減することができないからである。
【００７０】
つまり、寄生容量を特に低下させることが必要な場合には、トレンチゲートの底部がｐ型領域１０の範囲内にあるようにｎ型領域９及びｐ型領域１０を設けることが望ましい。
【００７１】
そして、図９（表２）及び図１１からも分かるように、ｐｎ接合位置が０（ゼロ）μｍの場合に、ＣＲ乗算値が極小（３．７）となり、「構造Ｂ」の４．９の比較して顕著な性能向上が可能となる。ＣＲ乗算値からみると、トレンチの底部がｐ型領域１０の領域内にあるか、またはトレンチがｐ型領域１０を貫通するように形成すると良好な結果が得られることが分かる。
【００７２】
なお、現実の製造プロセスを考慮すると、ｐ型領域１０及びｎ型領域９を形成した後、トレンチを開口してゲートを形成する場合が多い。このトレンチ開口プロセスにおいて、トレンチ深さにある程度の「ばらつき」が生ずることを考慮すると、ｐｎ接合位置の設定値としては、図１５に例示したように、０μｍの基準位置よりも多少、上方にずらしておくことが安全である。ここで、図１５は、ｐｎ接合位置を「マイナス０．１μｍ」すなわち、上方に０．１μｍだけずらした場合を例示する。
【００７３】
このように、ｐｎ接合のプロセス設定位置を最適位置よりも上方にずらしておけば、形成プロセスの「ばらつき」によって、トレンチが設定値よりも浅く形成された場合でも、図１２に表した如く、トレンチの底部がｐ型領域１０に至らずオン抵抗Ｒｏｎが増大するという問題を防ぐことができる。
【００７４】
以上、図１乃至図１５を参照しつつ説明したように、本実施形態によれば、トレンチゲートの底部付近に、ｎ型領域９及びｐ型領域１０を設け、動作状態においてこれらを空乏化させることにより、半導体装置の寄生容量を低下させることができる。その結果として、ＣＲ乗算値も低下させ、動作特性の優れたトレンチゲート型の半導体装置を提供することができる。
【００７５】
なお、以上の説明においては、ＭＯＳＦＥＴに本実施形態を適用した場合を例に挙げたが、本発明はこれに限定されるものではない。
【００７６】
図１６は、本実施形態にかかるＩＧＢＴの要部断面構造を例示する模式図である。同図については、図１乃至図１５に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００７７】
このＩＧＢＴは、ｎ型ソース（エミッタ）領域２にエミッタ電極Ｅが接続され、また、ｎ型基板７の裏面側には、ｐ＋型コレクタ領域１２が設けられ、コレクタ電極Ｃに接続されている。
【００７８】
このようなＩＧＢＴにおいても、ｎ型領域９及びｐ型領域１０を設け、動作状態においてこれらを空乏化させることにより、寄生容量を低減して良好な動作特製が得られる。
【００７９】
以上、図１乃至図１６においては、ｎ型領域９とｐ型領域１０とがそれぞれ１層ずつ設けられた半導体装置を例示したが、本発明はこれには限定されない。
【００８０】
図１７は、ｎ型領域９とｐ型領域１０とがそれぞれ２層ずつ設けられた半導体装置を表す模式図である。同図については、図１乃至図１６に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００８１】
図１７の具体例の場合、ベース領域５とエピタキシャル領域６との間に、２層のｎ型領域９と２層のｐ型領域１０とが交互に設けられてられている。この場合も、それぞれのｎ型領域９及びｐ型領域１０の間に形成されるｐｎ接合のビルトイン・ポテンシャルにより、外部バイアス電圧がゼロの状態でも、これらｐ型領域９及びｎ型領域１０の全てを空乏化させることが可能である。
【００８２】
また、ｐ型領域９とｎ型領域１０の層数は、図示したような各２層には限定されない。すなわち、３層以上のｐ型領域とｎ型領域とをそれぞれ交互に積層させてもよい。
【００８３】
このように、複数のｐ型領域９とｎ型領域１０とを積層させた場合、それぞれの層厚を薄くすることができる。つまり、図２に例示したような空乏化領域ＤＰを、層厚が薄い複数のｐ型領域９とｎ型領域１０とにより分割して形成できる。その結果として、ｐ型領域９とｎ型領域１０の各層を空乏化させることが、より容易となり、空乏化領域ＤＰを形成するためのキャリア濃度などの制約が緩和されるという利点がある。
【００８４】
（第２の実施の形態）
次に、本発明の第２の実施の形態として、トレンチゲートの周囲にｎ型領域を設けることにより電流パスを確保し、オン抵抗の増大を抑制しつつ寄生容量の低下が可能な半導体装置について説明する。
【００８５】
図１８は、本実施形態にかかる第１の半導体装置の断面構造を例示する模式図である。同図についても、図１乃至図１７に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【００８６】
本具体例の場合、ｐ型領域１０は、トレンチゲートから離間して設けられ、これらの間にはｎ型領域１１が設けられている。このようにすれば、同図に矢印で例示した如く、チャネル電流のパスが確保される。つまり、本実施形態によれば、図１２に関して前述したようなｐ型領域１０によるオン抵抗の増大を確実に防ぐことができる。
【００８７】
そして、第１実施形態と同様に、ｐ型領域１０とそれに隣接したｎ型領域９及び１１との間に形成されるｐｎ接合から空乏化領域が伸びる。この空乏化領域は、例えば図２に例示したようにトレンチゲートの周囲を空乏化させるため、寄生容量が低下する。つまり、本実施形態によれば、オン抵抗の増大を確実に阻止しつつ、寄生容量を低下させることが可能である。その結果として、ＣＲ乗算値を低下させて、高性能の半導体装置を提供することができる。
【００８８】
なお、本具体例の半導体装置の製造方法としては、例えば、以下のような方法を用いることができる。
【００８９】
まず、第１の方法として、トレンチの内側からｎ型不純物を拡散させる方法を挙げることができる。すなわち、層状のｐ型領域１０、ｎ型領域９、ｐ型ベース領域５を形成した後、トレンチを開口する。しかる後に、トレンチ内側からｎ型不純物を周囲の半導体領域に導入することにより、ｎ型領域１１を形成することができる。
【００９０】
一方、第２の方法として、不純物を選択的に導入することにより形成する方法を挙げることができる。すなわち、トレンチの形成の前または後に、イオン注入法などの方法によりｐ型不純物を選択的に導入することにより、図１８に表したようなｐ型領域１０を形成することができる。または、連続的な層状のｐ型領域を形成した後に、ｎ型不純物を選択的に導入することにより、ｎ型領域１１を形成してもよい。
【００９１】
図１９は、本実施形態にかかる第２の半導体装置の断面構造を例示する模式図である。同図についても、図１乃至図１８に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００９２】
本具体例の場合、ｐ型領域１０は、トレンチゲートの側面においては接触して設けられているが、トレンチゲートの底部においては接触しておらず、その代わりにｎ型領域１１が設けられている。
【００９３】
ゲートバイアスを印加することにより、トレンチゲートに接触したｐ型領域１０にも反転チャネルが形成され、電流パスが形成される。このような反転チャネルは、トレンチゲートの側面や底部に接触した領域に形成され、トレンチゲートの底から下方に離れた部分には、反転チャネルは及ばない。
【００９４】
これに対して、本実施形態においては、この反転チャネルが及ばないトレンチの下方においては、ｎ型領域１１を設けることにより電流パスが確保し、オン抵抗の増加を確実に防ぐことができる。
【００９５】
また一方、ｐ型領域１０とその周囲のｎ型領域との間に形成されるｐｎ接合からは、例えば図２に例示したように空乏化領域が伸びる。その結果として、トレンチゲートの底部付近は空乏化領域により覆われて、寄生容量を大幅に低減することができる。
【００９６】
図２０は、本実施形態にかかる第３の半導体装置の断面構造を例示する模式図である。同図についても、図１乃至図１９に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００９７】
本具体例の場合、ｎ型領域９とｐ型領域１０は、トレンチゲートの深さ方向に対して垂直な面内において交互に配列されている。
【００９８】
図２１及び図２２は、図２０に表した半導体装置のｎ型領域９及びｐ型領域１０の配列パターンを例示する模式図である。すなわち、これらの図は、ｎ型エピタキシャル領域６の上にｎ型領域９及びｐ型領域１０が配列された状態を表す斜視図である。
【００９９】
図２１に例示したように、ｎ型領域９及びｐ型領域１０を縦横方向に沿って交互に設けることができる。または、図２２に例示したように、ｎ型領域９及びｐ型領域１０をそれぞれストライプ状に形成し、交互に配列してもよい。このようにｎ型領域９とｐ型領域１０とが面内に交互に配列した構造は、例えば、イオン注入法などにより選択的に不純物を導入することにより形成可能である。
【０１００】
本具体例においては、これらいずれの構造においても、ｎ型領域９とｐ型領域１０は、互いのｐｎ接合により空乏化されるように、そのサイズとキャリア濃度とが設定されている。
【０１０１】
例えば、第１実施形態に関して前述したように、ｎ型領域９とｐ型領域１０のキャリア濃度がそれぞれ１×１０１６ｃｍ−３の場合、ゼロバイアス条件でｐｎ接合が０．３μｍまでの領域が空乏化される。従って、ｎ型領域９とｐ型領域１０の面内方向（トレンチの深さ方向に対して垂直な方向）のサイズが０．６μｍ以下であれば、これらｎ型領域９及びｐ型領域１０は、接合空乏化した状態となる。
【０１０２】
また同様に、ｎ型領域９とｐ型領域１０のキャリア濃度がそれぞれ１×１０１７ｃｍ−３の場合、ゼロバイアス条件でｐｎ接合が０．１１μｍまでの領域が空乏化される。従って、ｎ型領域９とｐ型領域１０の面内方向（トレンチの深さ方向に対して垂直な方向）のサイズが０．２μｍ以下であれば、これらｎ型領域９及びｐ型領域１０は、接合空乏化した状態となる。
【０１０３】
このように、本具体例の場合、ｎ型領域９及びｐ型領域１０の面内方向サイズをキャリア濃度に応じて適宜設定すれば、これら領域を完全に空乏化させることが容易である。そして、このような空乏化領域によってトレンチゲートを覆うことにより、第１実施形態に関して前述したように、寄生容量を効果的に低下させることができる。寄生容量を効果的に低下させるためには、第１実施形態に関して前述したように、これらｎ型領域９とｐ型領域１０の上面と下面との間にトレンチゲートの底部が位置するように設けるとよい。
【０１０４】
但し、ｎ型領域９及びｐ型領域１０のキャリア濃度が３×１０１７ｃｍ−３を超えると、これら領域を完全に空乏化させるためには、そのサイズを０．１μｍ以下としなければならない。しかし、このような微細なサイズのｎ型領域９及びｐ型領域１０を面内に交互に形成することは製造プロセス上、容易でない場合が多い。従って、本具体例の場合、ｎ型領域９及びｐ型領域１０のキャリア濃度の上限は、概ね３×１０１７ｃｍ−３とすることが望ましい。
【０１０５】
一方、本具体例の場合、ｎ型領域９がトレンチの深さ方向に沿ってベース領域５とエピタキシャル領域６とを繋いでいるので、チャネル電流のパスも確保される。その結果として、オン抵抗（Ｒｏｎ）を低下させることができる。
【０１０６】
また、図２３に例示したように、ｎ型領域９及びｐ型領域１０のサイズを微細にして、チャネル電流のパスを均一に分散させて確保することも容易となる。
【０１０７】
なお、本具体例におけるｎ型領域９及びｐ型領域１０の平面パターンは、図２１及び図２２に表したものには限定されない。これらの他にも、例えば、それぞれの平面パターンを３角形状や６角形状などの多角形状としてもよく、または、ｎ型領域９（ｐ型領域１０）の面内に複数のｐ型領域１０（ｎ型領域９）がドット状などに分散したようなパターンとしてもよい。
【０１０８】
なお、本実施形態についても、ＭＯＳＦＥＴには限定されず、例えば、図１６に例示したようなＩＧＢＴにも同様に適用して同様の作用効果が得られる。
【０１０９】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【０１１０】
例えば、図１乃至図２３においては、一方の主電極が素子の上面側に設けられ、他方の主電極が素子の裏面側に設けられた、いわゆる「縦型」の構造を例示したが、本発明はこれには限定されず、いずれの主電極も素子の同一面側に設けられた、いわゆる「横型」の構造の半導体装置についても同様に適用して同様の作用効果を得ることができる。
【０１１１】
また、本発明の半導体装置の構造、およびこれを構成する各要素の材料、不純物、導電型、厚み、サイズ、形状などの具体的な構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【０１１２】
【発明の効果】
以上詳述したように、本発明によれば、「オン抵抗」や「耐圧」を大幅に劣化させることなく、「寄生容量」を低下させることにより総合的な性能を改良できる。その結果として、高速で損失の少ないスイッチング動作が可能となり、電力制御用インバータの動作において、「デッドタイム」を減らすことができる。その結果として、電力変換効率を上げることができるなど、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図２】ｐ型領域１０とｎ型領域９とのｐｎ接合から空乏化領域ＤＰが拡がった状態を表す概念図である。
【図３】ｎ型領域９とｐ型領域１０のキャリア濃度と半導体装置の諸特性を表す一覧表である。
【図４】「構造Ａ」を例示する模式図である。
【図５】「構造Ｂ」を例示する模式図である。
【図６】ｎ型領域９及びｐ型領域１０のキャリア濃度に対して、ＣＲ乗算値をプロットしたグラフ図である。
【図７】図６の一部を拡大して表したグラフ図である。
【図８】「構造Ａ」においてキャリア濃度に対する寄生容量の依存性を表すグラフ図である。
【図９】ｎ型領域９とｐ型領域１０の形成位置と半導体装置の諸特性を表す一覧表である。
【図１０】ｎ型領域９とｐ型領域１０とのｐｎ接合がトレンチの底から０．１μｍだけ上方に設けられた場合を表す模式図である。これを「０μｍ」の基準位置と定義した。
【図１１】ｐｎ接合位置に対するＣＲ乗算値（＊Ｒ×Ｃｏｕｔ）の関係を表すグラフ図である。
【図１２】ｐｎ接合位置がプラス０．２μｍの場合の電流分布を表す模式図である。
【図１３】ｐｎ接合位置がゼロμｍの場合の電流分布を表す模式図である。
【図１４】ｐｎ接合位置がマイナス０．２μｍの場合の電流分布を表す模式図である。
【図１５】ｐｎ接合位置を０μｍの位置よりも多少、上方にずらした構造を表す模式図である。
【図１６】本発明の第１実施形態にかかるＩＧＢＴの要部断面構造を例示する模式図である。
【図１７】ｎ型領域９とｐ型領域１０がそれぞれ２層ずつ設けられた半導体装置を表す模式図である。
【図１８】本発明の第２実施形態にかかる第１の半導体装置の断面構造を例示する模式図である。
【図１９】第２実施形態にかかる第２の半導体装置の要部断面構造を例示する模式図である。
【図２０】第２実施形態にかかる第３の半導体装置の要部断面構造を例示する模式図である。
【図２１】ｎ型領域９及びｐ型領域１０の平面的な配列パターンの一例を表した斜視図である。
【図２２】ｎ型領域９及びｐ型領域１０の平面的な配列パターンを一例を表した斜視図である。
【図２３】ｎ型領域９及びｐ型領域１０を微細に形成した具体例を表す模式図である。
【図２４】本発明者が本発明に至る過程で検討した半導体装置の断面構造を表す模式図である。
【符号の説明】
２　ｎ型ソース領域
３　ゲート酸化膜
４　層間絶縁膜
５　ｐ型ベース領域
６　ｎ型エピタキシャル領域
７　ｎ型基板
８　ドレイン領域
９　ｎ型領域
１０　ｐ型領域
１１　ｎ型領域
１２　ｐ型コレクタ領域
ＤＰ　空乏化領域

Claims (15)

  1. 第１の主電極と、
    第２の主電極と、
    第１導電型の半導体ベース領域と、
    前記半導体ベース領域を貫通して形成されたトレンチ内に絶縁膜を介して設けられたゲート電極と、
    前記半導体ベース領域の下に設けられた第２導電型の半導体領域及び第１導電型の半導体領域と、
    を備え、
    前記第１及び第２の主電極の間に所定方向の電圧を印加した時のこれら電極間の電流の流れを、前記ゲート電極に印加する電圧に応じて制御可能とした半導体装置であって、
    前記第２導電型の半導体領域と前記第１導電型の半導体領域との接合部分から伸びる空乏化領域が前記トレンチに至ることを特徴とする半導体装置。
  2. 前記所定方向の電圧を印加した時に、前記第２導電型の半導体領域と前記第１導電型の半導体領域との接合部に形成されるｐｎ接合に順方向の電圧が印加されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１導電型の半導体領域は、前記トレンチに接して設けられたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチの底部は、前記第１導電型の半導体領域内に設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記半導体ベース領域の下に、複数の前記第２導電型の半導体領域と複数の前記第１導電型の半導体領域とが交互に積層されてなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１導電型の半導体領域は、前記トレンチから離間して設けられたことを特徴とする請求項１または２に記載の半導体装置。
  7. 前記第１導電型の半導体領域と、前記第２導電型の半導体領域と、は、前記トレンチの深さ方向に対して略垂直な面内において交互に設けられたことを特徴とする請求項１記載の半導体装置。
  8. 第２導電型の第１の半導体領域と、
    前記第１の半導体領域の上に設けられた第１導電型の第２の半導体領域と、
    前記第２の半導体領域の上に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の上に設けられた第１導電型の第４の半導体領域と、
    前記第４の半導体領域の上に設けられた第２導電型の第５の半導体領域と、
    少なくとも前記第５乃至第３の半導体領域を貫通して形成され、その底部が前記第２の半導体領域内に設けられたトレンチと、
    前記トレンチ内に絶縁膜を介して設けられたゲート電極と、
    を備えたことを特徴とする半導体装置。
  9. 第２導電型の第１の半導体領域と、
    前記第１の半導体領域の上に設けられた第１導電型の第２の半導体領域と、
    前記第２の半導体領域の上に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の上に設けられた第１導電型の第４の半導体領域と、
    前記第４の半導体領域の上に設けられた第２導電型の第５の半導体領域と、
    少なくとも前記第５乃至第３の半導体領域を貫通して形成され、その底部が前記第２の半導体領域の上面と下面との間の高さに位置するトレンチと、
    前記トレンチの底部に接して形成された第２導電型の第６の半導体領域と、
    前記トレンチ内に絶縁膜を介して設けられたゲート電極と、
    を備えたことを特徴とする半導体装置。
  10. 前記第６の半導体領域は、前記第２の半導体領域との接合により空乏化してなることを特徴とする請求項９記載の半導体装置。
  11. 第２導電型の第１の半導体領域と、
    前記第１の半導体領域の上に設けられ、第１導電型の第２の半導体領域と第２導電型の第３の半導体領域とが交互に配列してなる半導体層と、
    前記半導体層の上に設けられた第１導電型の第４の半導体領域と、
    前記第４の半導体領域の上に設けられた第２導電型の第５の半導体領域と、
    少なくとも前記第５及び第４の半導体領域を貫通して形成され、その底部が前記半導体層内に設けられたトレンチと、
    前記トレンチ内に絶縁膜を介して設けられたゲート電極と、
    を備えたことを特徴とする半導体装置。
  12. 前記第２及び第３の半導体領域が実質的に空乏化してなることを特徴とする請求項８〜１１のいずれか１つに記載の半導体装置。
  13. 前記第２及び第３の半導体領域のキャリア濃度は、３×１０１６／ｃｍ３以下であることを特徴とする請求項８〜１０のいずれか１つに記載の半導体装置。
  14. 前記第２及び第３の半導体領域のキャリア濃度は、３×１０１７／ｃｍ３以下であることを特徴とする請求項１１記載の半導体装置。
  15. 前記第２及び第３の半導体領域のキャリア濃度は、５×１０１５／ｃｍ３以上であることを特徴とする請求項８〜１４のいずれか１つに記載の半導体装置。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363498A (ja) * 2003-06-06 2004-12-24 Toyota Motor Corp 電力用半導体装置およびその製造方法
JP2005302925A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 半導体装置
JP2006237553A (ja) * 2004-09-02 2006-09-07 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2007005657A (ja) * 2005-06-24 2007-01-11 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2007173675A (ja) * 2005-12-26 2007-07-05 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2008288386A (ja) * 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP2010045144A (ja) * 2008-08-12 2010-02-25 Hitachi Ltd 半導体装置及びそれを用いた電力変換装置
JP2011018694A (ja) * 2009-07-07 2011-01-27 Toyota Motor Corp 半導体装置
JP2011119416A (ja) * 2009-12-03 2011-06-16 Hitachi Ltd 半導体装置及びそれを用いた電力変換装置
DE102011003654A1 (de) 2010-02-05 2011-08-11 DENSO CORPORATION, Aichi-pref. Halbleitervorrichtung mit isolierter Gate-Elektrode
JP2012186479A (ja) * 2005-07-27 2012-09-27 Infineon Technologies Austria Ag ドリフト領域とドリフト制御領域とを有する半導体素子
JP2014509453A (ja) * 2011-02-23 2014-04-17 アーベーベー・テヒノロギー・アーゲー パワー半導体デバイス
JP2014192174A (ja) * 2013-03-26 2014-10-06 Toyoda Gosei Co Ltd 半導体装置およびその製造方法
US9190511B2 (en) 2005-07-27 2015-11-17 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
JP2016006890A (ja) * 2011-07-27 2016-01-14 株式会社豊田中央研究所 Ｍｏｓｆｅｔ
JP2016225560A (ja) * 2015-06-03 2016-12-28 トヨタ自動車株式会社 半導体装置
JP2019054043A (ja) * 2017-09-13 2019-04-04 株式会社日立製作所 半導体装置およびその製造方法
WO2022158053A1 (ja) * 2021-01-25 2022-07-28 富士電機株式会社 半導体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4028333B2 (ja) * 2002-09-02 2007-12-26 株式会社東芝 半導体装置
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
JP4944383B2 (ja) * 2005-03-25 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
US8004051B2 (en) * 2009-02-06 2011-08-23 Texas Instruments Incorporated Lateral trench MOSFET having a field plate
JP5569162B2 (ja) 2010-06-10 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
GB201313126D0 (en) * 2013-07-23 2013-09-04 Eco Semiconductors Ltd MOS-Bipolar Device
DE102014200613A1 (de) * 2014-01-15 2015-07-16 Robert Bosch Gmbh SiC-Trench-Transistor und Verfahren zu dessen Herstellung
CN104952920A (zh) * 2015-06-30 2015-09-30 淄博美林电子有限公司 一种沟槽式igbt芯片
DE102016112721B4 (de) 2016-07-12 2022-02-03 Infineon Technologies Ag n-Kanal-Leistungshalbleitervorrichtung mit p-Schicht im Driftvolumen
US11114528B2 (en) 2018-03-29 2021-09-07 Infineon Technologies Austria Ag Power transistor with dV/dt controllability and tapered mesas
JP2022067972A (ja) * 2020-10-21 2022-05-09 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY107475A (en) * 1990-05-31 1995-12-30 Canon Kk Semiconductor device and method for producing the same.
US5381026A (en) * 1990-09-17 1995-01-10 Kabushiki Kaisha Toshiba Insulated-gate thyristor
US6734496B2 (en) * 1996-01-22 2004-05-11 Fuji Electric Co., Ltd. Semiconductor device
US6580123B2 (en) * 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
JP4764987B2 (ja) * 2000-09-05 2011-09-07 富士電機株式会社 超接合半導体素子
JP2002094061A (ja) 2000-09-14 2002-03-29 Toshiba Corp 半導体装置及びその製造方法
US6777746B2 (en) * 2002-03-27 2004-08-17 Kabushiki Kaisha Toshiba Field effect transistor and application device thereof
JP4028333B2 (ja) * 2002-09-02 2007-12-26 株式会社東芝 半導体装置

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363498A (ja) * 2003-06-06 2004-12-24 Toyota Motor Corp 電力用半導体装置およびその製造方法
JP2005302925A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 半導体装置
JP2006237553A (ja) * 2004-09-02 2006-09-07 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2007005657A (ja) * 2005-06-24 2007-01-11 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7675111B2 (en) 2005-06-24 2010-03-09 Nec Electronics Corporation Semiconductor device including diffusion layer formed in drift region disposed apart from base region
JP2012186479A (ja) * 2005-07-27 2012-09-27 Infineon Technologies Austria Ag ドリフト領域とドリフト制御領域とを有する半導体素子
US9190511B2 (en) 2005-07-27 2015-11-17 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
JP2007173675A (ja) * 2005-12-26 2007-07-05 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2008288386A (ja) * 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP2010045144A (ja) * 2008-08-12 2010-02-25 Hitachi Ltd 半導体装置及びそれを用いた電力変換装置
JP4644730B2 (ja) * 2008-08-12 2011-03-02 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
JP2011018694A (ja) * 2009-07-07 2011-01-27 Toyota Motor Corp 半導体装置
JP2011119416A (ja) * 2009-12-03 2011-06-16 Hitachi Ltd 半導体装置及びそれを用いた電力変換装置
US8546847B2 (en) 2009-12-03 2013-10-01 Hitachi, Ltd. Semiconductor device and power conversion apparatus using the same
US8809903B2 (en) 2009-12-03 2014-08-19 Hitachi, Ltd. Semiconductor device and power conversion apparatus using the same
DE102011003654A1 (de) 2010-02-05 2011-08-11 DENSO CORPORATION, Aichi-pref. Halbleitervorrichtung mit isolierter Gate-Elektrode
JP2014509453A (ja) * 2011-02-23 2014-04-17 アーベーベー・テヒノロギー・アーゲー パワー半導体デバイス
KR101933235B1 (ko) * 2011-02-23 2018-12-27 에이비비 슈바이쯔 아게 전력 반도체 디바이스
JP2016006890A (ja) * 2011-07-27 2016-01-14 株式会社豊田中央研究所 Ｍｏｓｆｅｔ
JP2014192174A (ja) * 2013-03-26 2014-10-06 Toyoda Gosei Co Ltd 半導体装置およびその製造方法
JP2016225560A (ja) * 2015-06-03 2016-12-28 トヨタ自動車株式会社 半導体装置
JP2019054043A (ja) * 2017-09-13 2019-04-04 株式会社日立製作所 半導体装置およびその製造方法
WO2022158053A1 (ja) * 2021-01-25 2022-07-28 富士電機株式会社 半導体装置

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