JP2005302925A - 半導体装置 - Google Patents

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Abstract

【課題】 ソース−ドレイン間の耐圧を低下させることなく、オン抵抗および出力容量を効果的に低下させることができる半導体装置およびこのような半導体装置を備えたフォトリレーを提供する。
【解決手段】 半導体装置１００は、半導体基板１１０と、半導体基板の表面上に設けられた半導体層１２０と、半導体層１２０の表面上に設けられたベース層１３０と、ベース層の表面上に設けられたソース層１４０と、ソース層の表面から該ソース層、ベース層および半導体層を貫通し、半導体基板へ到達するように形成されたトレンチ１５０と、トレンチ内において、ソース層から少なくとも半導体層まで延在しているゲート電極１７０と、ゲート電極の下方のトレンチ内を充填し、かつ、ゲート電極をベース層から絶縁するようにゲート電極とベース層との間に設けられた絶縁体１６０とを備えている。
【選択図】 図１

Description

本発明は、半導体装置に関する。
高周波信号でスイッチングするリレー装置には、機械式リレー装置および半導体リレー装置がある。従来の半導体リレー装置は、数百ＭＨｚ程度の高周波信号で制御することはできるが、数ＧＨｚを超える高周波信号で制御することはできなかった。これは、半導体リレー装置に用いられるＭＯＳＦＥＴのゲート−ドレイン間およびソース−ドレイン間に寄生容量（これらの寄生容量の和を出力容量という）があるからである。この出力容量が大きいと、ＭＯＳＦＥＴがオフ状態になっても、高周波信号をオフすることができない。は高速に動作することができない。よって、数ＧＨｚを超える高周波信号を制御する用途には、機械式リレー装置が一般的に使用されていた。
また、半導体リレー装置のＭＯＳＦＥＴにとって、電力損失を低減させるためにオン抵抗を低下させることが重要である。ここで、図６を参照してオン抵抗について説明する。図６は従来のＭＯＳＦＥＴとしてＵＭＯＳの構成を示す。ＵＭＯＳの内部抵抗には、基板抵抗、ドレインドリフト抵抗、チャネル抵抗、コンタクト抵抗、配線抵抗、ワイヤ抵抗などがある。従来、耐圧が２０〜６０Ｖの低耐圧系ＵＭＯＳでは、チャネル抵抗が内部抵抗全体の５０〜６０％を占めていた。よって、トレンチ５０のセルピッチＷｐを微細化し、チャネル抵抗の低減を図ってきた。その結果、最近では、低耐圧系ＵＭＯＳ製品は、ドリフト層２０の抵抗成分が内部抵抗全体の６０％以上を占めるに至った。これにより、オン抵抗を低下させるためには、このドリフト層２０の低抵抗化が重要となった。
特開２００３−２０９２５２号公報 特開２００２−８３９６３号公報
上述のように、高周波信号の遮断を可能とするために出力容量を低下させ、尚且つ、電力損失を低減させるためにオン抵抗を低下させることが望ましい。従って、オン抵抗をＲonとし、出力容量をＣoutとした場合に、Ｃout×Ｒon（以下、ＣＲ積ともいう）が低いことは、リレー用ＭＯＳＦＥＴの性能が優れていることを示す１つの指標となる。しかし、オン抵抗および出力容量は、互いにトレードオフの関係にあるので、従来において、ＣＲ積を低下させることは困難であった。
さらに、半導体リレーのＭＯＳＦＥＴは、通常、ソース−ドレイン間の耐圧が仕様として規定されている。よって、この耐圧は、所定の値以上に維持される必要がある。つまり、ソース−ドレイン間の耐圧を維持しつつ、ＣＲ積を低下させることが求められる。
しかしながら、ドリフト層を低抵抗化するためにドリフト層の不純物濃度を増加させると出力容量が上昇してしまう。また、ドリフト層を低抵抗化するためにドリフト層の厚みを薄くすると、ソース−ドレイン間の耐圧が低下するという問題が生じる（図６参照）。
また、トレンチのセルピッチＷｐを微細化すると、或る面積により多くのＭＯＳＦＥＴを製造することができるので、オン抵抗Ｒｏｎが低下する。しかし、この場合、ゲート数が増加するので、ゲート−ドレイン間の容量が大きくなる。よって、出力容量Ｃoutが大きくなるので、結果的にＣＲ積を効果的に低下させることができない（図６参照）。
このように、従来においては、ＭＯＳＦＥＴのソース−ドレイン間の耐圧を維持しつつ、ＣＲ積を低下させることは困難であった。
そこで、本発明の目的は、ソース−ドレイン間の耐圧を低下させることなく、オン抵抗および出力容量の両方を効果的に低下させることができる半導体装置を提供することである。（限定を避けるために発明の名称と適合させました）
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板の表面上に設けられた半導体層と、前記半導体層の表面上に設けられたベース層と、前記ベース層の表面上に設けられたソース層と、前記ソース層の表面から該ソース層、前記ベース層および前記半導体層を貫通し、前記半導体基板へ到達するように形成されたトレンチと、前記トレンチ内において、前記ソース層から少なくとも前記半導体層まで延在しているゲート電極と、前記ゲート電極の下方の前記トレンチ内を充填し、かつ、前記ゲート電極を前記ベース層から絶縁するように前記ゲート電極と前記ベース層との間に設けられ、前記ゲート電極に電圧を印加したときに前記ゲート電極から前記半導体基板へ向かって電位分布を生じる絶縁体とを備えている。
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板の表面上に設けられた第１の半導体層と、前記第１の半導体層の表面上に設けられた第２の半導体層と、前記第２の半導体層の表面上に設けられたベース層と、前記ベース層の表面上に設けられたソース層と、前記ソース層の表面から該ソース層、前記ベース層、前記第２の半導体層および前記第１の半導体層を貫通し、前記半導体基板へ到達するように形成されたトレンチと、前記トレンチ内において、前記ソース層から少なくとも前記第２の半導体層まで延在しているゲート電極と、前記ゲート電極の下方の前記トレンチ内を充填し、かつ、前記ゲート電極を前記ベース層から絶縁するように前記ゲート電極と前記ベース層との間に設けられた絶縁体とを備えている。
本発明に係るさらに他の実施形態に従った半導体装置は、
電気信号を入力し、該電気信号を光信号として出力する発光素子、
前記発光素子から光信号を受信し、直流電圧を発生する光起電力発生素子および、
半導体基板と、前記半導体基板の表面上に設けられた半導体層と、前記半導体層の表面上に設けられたベース層と、前記ベース層の表面上に設けられたソース層と、前記ソース層の表面から該ソース層、前記ベース層および前記半導体層を貫通し、前記半導体基板へ到達するように形成されたトレンチと、前記トレンチ内において、前記ソース層から少なくとも前記半導体層まで延在しているゲート電極と、前記ゲート電極の下方の前記トレンチ内を充填し、かつ、前記ゲート電極を前記ベース層から絶縁するように前記ゲート電極と前記ベース層との間に設けられた絶縁体とを備え、前記光起電力発生素子からの直流電圧が前記ゲート電極に印加されることによって、前記ドレイン層と前記ソース層との間に流れる前記電気信号をスイッチングするスイッチング素子を備えている。。
本発明に係るさらに他の実施形態に従った半導体装置は、
電気信号を入力し、該電気信号を光信号として出力する発光素子、
前記発光素子から光信号を受信し、直流電圧を発生する光起電力発生素子および、
半導体基板と、前記半導体基板の表面上に設けられた第１の半導体層と、前記第１の半導体層の表面上に設けられた第２の半導体層と、前記第２の半導体層の表面上に設けられたベース層と、前記ベース層の表面上に設けられたソース層と、前記ソース層の表面から該ソース層、前記ベース層、前記第２の半導体層および前記第１の半導体層を貫通し、前記半導体基板へ到達するように形成されたトレンチと、前記トレンチ内において、前記ソース層から少なくとも前記第２の半導体層まで延在しているゲート電極と、前記ゲート電極の下方の前記トレンチ内を充填し、かつ、前記ゲート電極を前記ベース層から絶縁するように前記ゲート電極と前記ベース層との間に設けられた絶縁体とを備え、前記光起電力発生素子からの直流電圧が前記ゲート電極に印加されることによって、前記ドレイン層と前記ソース層との間に流れる前記電気信号をスイッチングするスイッチング素子を備えている。
本発明による半導体装置は、ソース−ドレイン間の耐圧を低下させることなく、オン抵抗および出力容量を効果的に低下させることができる。
以下、図面を参照しつつ、本発明に係る実施形態を詳細に説明する。これらの実施形態は、本発明を限定するものではない。
これらの実施形態によるＭＯＳＦＥＴは、ベース層およびドリフト層を貫通し、ドレイン基板にまで達するトレンチを備えている。これにより、ＭＯＳＦＥＴのオン抵抗および出力容量を維持したまま、ソース−ドレイン間の耐圧を向上させることができる。あるいは、ＭＯＳＦＥＴのソース−ドレイン間の耐圧および出力容量を維持しつつ、オン抵抗を低下させることができる。さらに、ソース−ドレイン間の耐圧およびオン抵抗を維持しつつ、ゲート電極とドレイン層との間にオフセット層を設けることができる。これにより、出力容量が低下し、ＣＲ積を効果的に改善することができる。
これらの実施形態において、Ｎ型半導体をＰ型半導体に代え、かつ、Ｐ型半導体をＮ型半導体に代えても、その効果は失われない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）１００（以下、単に、ＭＯＳ１００という）の断面図である。ＭＯＳ１００は、Ｎ＋型のドレイン基板１１０、Ｎ−型のドリフト層１２０、Ｐ型のベース層１３０、Ｎ＋型のソース層１４０、トレンチ１５０、絶縁体１６０、ゲート電極１７０、層間絶縁膜１８０およびソース電極１９０を備えている。
ドリフト層１２０はドレイン基板１１０上に設けられ、ベース層１３０はドリフト層１２０上に設けられている。さらに、ベース層１３０の上部にソース層１４０が形成されている。トレンチ１５０は、ソース層１４０の表面からソース層１４０、ベース層１３０およびドリフト層１２０を貫通し、ドレイン基板１１０へ到達するように形成されている。トレンチ１５０の内部には、ゲート電極１７０がソース層１４０の高さからベース層１３０を亘ってドリフト層１２０の高さまで延在している。高さとは、ドレイン基板１１０の表面からの高さである。ゲート電極１７０とベース層１３０との間には、絶縁体１６０が介在し、この絶縁体１６０はゲート絶縁膜として作用する。さらに、絶縁体１６０は、ゲート電極１７０の下方のトレンチ１５０内を充填している。即ち、絶縁体１６０は、トレンチ１５０内部のうちドリフト層１２０に隣接する部分に充填されている。
トレンチ１５０は、ＭＯＳ１００の上方から（図１の矢印Ｘの向きに）見たとき、ストライプ状またはメッシュ状に形成されている。絶縁体１６０は、ＳｉＯ２などの誘電体であることが好ましい。
ゲート電極１７０の電圧を制御することによって、ベース層１３０にチャネルが生成される。これにより、ソース層１４０とドレイン基板１１０との間をスイッチングさせ、これらの間に電荷を導通させることができる。また、絶縁体１６０は、ゲート電極１７０下方のトレンチ内部を充填しているので、ゲート電極１７０に電圧を印加したときに絶縁体１６０の内部においてゲート電極１７０からドレイン基板１１０へ向かって電位分布を生じる。
ここで、トレンチ１５０の配列方向の開口幅をＷｔとし、この配列方向に隣り合うトレンチ１５０間の間隙と開口幅Ｗｔとの和（以下、セルピッチという）をＷｐとする。ベース層１３０とドリフト層１２０との間のジャンクションＪ１からベース層１３０側に伸びる空乏層の幅（長さ）をＤａ１とし、ジャンクションＪ１からドリフト層１２０側に伸びる空乏層の幅（長さ）をＤｄ１とする。さらに、ベース層１３０の不純物濃度Ｎａとし、ドリフト層１２０の不純物濃度Ｎｄとする。このとき、ジャンクションＪ１からドリフト層１２０側へ空乏化することによって空乏層から排出された電荷量とジャンクションＪ１からベース層１３０側へ空乏化することによって空乏層から排出された電荷量とが等しいことから、次の式１が成り立つ。
Ｎａ×(Ｗｐ−Ｗｔ)×Ｄａ１＝Ｎｄ×（Ｗｐ−Ｗｔ）×Ｄｄ１ （式１）
便宜的に、図６に示す従来のＭＯＳは、トレンチおよびこれを充填する絶縁物以外の構成要素においてＭＯＳ１００と等しいと仮定する。
図６に示す従来のＭＯＳにおいて、ベース層３０とドリフト層２０との間のジャンクションＪ０からベース層３０側に伸びる空乏層の幅（長さ）をＤａ０とし、ジャンクションＪ０からドリフト層２０側に伸びる空乏層の幅（長さ）をＤｄ０とする。このとき、ジャンクションＪ０からドリフト層２０側へ空乏化することによって排出された電荷量とジャンクションＪ０からベース層３０側へ空乏化することによって排出された電荷量とが等しいことから、次の式２が成り立つ。
Ｎａ×(Ｗｐ−Ｗｔ)×Ｄａ０＝Ｎｄ×Ｗｐ×Ｄｄ０ （式２）
図６に示すＭＯＳのジャンクションＪ０からベース層３０側の構成は図１に示すＭＯＳ１００のジャンクションＪ１からベース層１３０側の構成と等しい。よって、Ｄａ０＝Ｄａ１となるので、式１および式２から次の式３が導出される。
Ｎｄ×Ｗｐ×Ｄｄ０＝Ｎｄ×（Ｗｐ−Ｗｔ）×Ｄｄ１ （式３）
これを簡単にすると、式４が導出される。
Ｄｄ１＝（ｎ／（ｎ−１））Ｄｄ０ （ｎ＝Ｗｐ／Ｗｔ） （式４）
式４から、ＭＯＳ１００においてドリフト層へ伸びる空乏層は、図６に示すＭＯＳに比較して、同じソース−ドレイン間電圧のもとで、ｎ／（ｎ−１）倍伸び得ることがわかる。ここで、Ｗｐ＞Ｗｔであるので、ｎ＞１である。従って、Ｄｄ１＞Ｄｄ０である。
これは、出力容量を維持したまま、ＭＯＳ１００のドリフト層１２０を、従来のＭＯＳのドリフト層２０よりも厚くすることができることを意味する。ＭＯＳ１００のドリフト層１２０を厚くしても、誘電体１６０がドリフト層１２０内に存在することによって、ソース−ドレイン間の容量は維持され得るからである。
ドリフト層１２０を厚くすることにより、ＭＯＳ１００は、従来のＭＯＳよりもソース−ドレイン間の耐圧が高くなる。一般に、ＵＭＯＳなどのパワーＭＯＳＥＦＴは、ドリフト層の厚さによってソース−ドレイン間の耐圧を制御するからである。例えば、ｎ＝２とすると、ドリフト層１２０は、従来のＭＯＳのドリフト層２０よりも２倍厚くすることができ、それに伴い、ソース−ドレイン間の耐圧が高くなる。
一方、ＭＯＳ１００のドリフト層１２０を厚くすることによってドリフト層１２０の抵抗が上昇することが懸念される。しかし、ＭＯＳ１００では、トレンチ１５０がドリフト層１２０を貫通し、誘電体１６０がこのトレンチ１５０内に充填されている。これにより、ゲート電極１７０に電圧を印加したときに誘電体１６０内部においてゲート電極１７０からドレイン基板１１０へ向かって電位分布が生じる。ＭＯＳ１００の動作時におけるゲート駆動電圧を絶対値として上げることにより、この誘電体１６０内部に生じる電位分布がその近傍のドリフト層１２０のキャリアに作用する。その結果、誘電体１６０近傍のドリフト層１２０の抵抗を下げることが可能である。即ち、ＭＯＳ１００のドリフト層１２０を厚くしても、ゲート駆動電圧を絶対値として上げることによってオン抵抗は維持され、あるいは、低下し得る。
従って、本実施形態によるＭＯＳ１００は、オン抵抗および出力容量を維持しつつ、ソース−ドレイン間の耐圧を上昇させることができる。
本実施形態において、ＭＯＳ１００の動作時のゲート駆動電圧は、ドレイン−ソース間耐圧とほぼ等しいかそれ以上であることが好ましい。図７および図８を参照して、この理由を示す。
図７および図８は、ＦＥＴ１００（２０Ｖ系）のゲート駆動電圧と阻止特性の関係を示す表およびグラフである。図８の横軸は、ゲート酸化膜の厚さに比例したオン状態のゲート駆動電圧を示し、その縦軸はオン抵抗（Ｒｏｎ）で素子耐圧（Ｖｄｓｓ）を割った値（Ｖｄｓｓ／Ｒｏｎ）を示す。ゲート駆動電圧は、例えば、ゲート酸化膜０．１μｍあたりゲート電圧３０Ｖで駆動可能である。
各サンプルＮｏ．９０、９１および９２は、ゲート酸化膜の膜厚が異なり、その他の素子パラメータについては同一である３個のＭＯＳ１００のサンプルである。Ｃｏｕｔが等しければ、Ｖｄｓｓ／Ｒｏｎの値は大きいほうが好ましい。よって、図７および図８からわかるように、ゲート酸化膜を厚くし、ゲート駆動電圧を高くすることで、素子特性の改善が可能となる。また、ゲート駆動電圧（Ｖｇａｔｅ）を素子耐圧（Ｖｄｓｓ）以上にすることによって、素子特性（Ｖｄｓｓ／Ｒｏｎ）を改善することができる。即ち、Ｖｄｓｓ／Ｒｏｎの値は、ゲート駆動電圧（Ｖｇａｔｅ）が素子耐圧（Ｖｄｓｓ）の約１倍、２倍、４倍になるほど高くなる。
第１の実施形態において、図１に示すＮ−型のドリフト層１２０は、Ｎ−型に代えてＰ−型に置き換えても構わない。この場合、ゲート電極１７０に印加された電圧に応じて、Ｐ型のベース層１３０およびＰ − 型のドリフト層１２０に生じた反転層により素子が導通状態となる。
（第２の実施形態）
第１の実施形態では、ＭＯＳ１００におけるドリフト層１２０の不純物濃度が、図６に示す従来のＭＯＳにおけるドリフト層２０の不純物濃度と等しいと仮定した。
第２の実施形態では、ＭＯＳ１００のおける空乏層の幅Ｄｄ１が、図６に示す従来のＭＯＳにおける空乏層の幅Ｄｄ０と等しい（即ち、Ｄｄ１＝Ｄｄ０）と仮定し、それらのドリフト層２０と１２０のそれぞれの不純物濃度が異なると仮定する。第２の実施形態の他の構成要素は、第１の実施形態の構成要素と同様でよい。よって、図１を参照して、第２の実施形態を説明する。
Ｄｄ１＝Ｄｄ０とし、ドリフト層１２０の不純物濃度がドリフト層２０の不純物濃度と異なるものとして換算すると、式３は、式５のように表される。尚、ドリフト層１２０の不純物濃度をＮｄ１とし、ドリフト層２０の不純物濃度をＮｄ０とする。
Ｎｄ０×Ｗｐ＝Ｎｄ１×（Ｗｐ−Ｗｔ） （式５）
これを簡単にすると、式６が導出される。
Ｎｄ１＝（ｎ／（ｎ−１））Ｎｄ０ （ｎ＝Ｗｐ／Ｗｔ） （式６）
式６から、ＭＯＳ１００においてドリフト層１２０の不純物濃度は、図６に示すＭＯＳのドリフト層２０の不純物濃度と比較して、同じソース−ドレイン間電圧のもとで、ｎ／（ｎ−１）倍高いことがわかる。ｎ＞１であるので、ＭＯＳ１００のドリフト層１２０は、従来のＭＯＳのドリフト層２０よりも不純物濃度が高い。これにより、ＭＯＳ１００のドリフト層１２０は、従来のＭＯＳのドリフト層２０よりも抵抗値が低くなる。例えば、ｎ＝２のとすると、ＭＯＳ１００のドリフト層１２０は、従来のＭＯＳのドリフト層２０よりも２倍不純物濃度が高い。
一方、ドリフト層２０および１２０の厚さは等しいので、ソース−ドレイン間の耐圧は維持されている。さらに、ＭＯＳ１００においてドリフト層１２０の不純物濃度を高くしても、誘電体１６０がドリフト層１２０内に存在することによって、出力容量は維持され、あるいは、低下し得る。例えば、ｎ＝２とすると、トレンチ１５０の開口幅Ｗｔと隣り合うトレンチ１５０の間の間隔とが等しくなるので、ドリフト層１２０の体積のほぼ１／２がトレンチ１５０（絶縁体１６０）によって占められる。よって、ドリフト層１２０の不純物濃度は高いものの、比較的低いソース−ドレイン間電圧によってドリフト層１２０は容易に空乏化され得る。その結果、出力容量が維持され、あるいは、低下し得る。
以上から、本実施形態によるＭＯＳ１００は、ソース−ドレイン間の耐圧および出力容量を維持しつつ、オン抵抗を低下させることができる。
（第３の実施形態）
図２は、本発明に係る第３の実施形態に従ったＭＯＳＦＥＴ２００（以下、単に、ＭＯＳ２００という）の断面図である。ＭＯＳ２００は、Ｎ−型のドリフト層１２０とＰ型のベース層１３０との間にＰ型のオフセット層１２５を備えている点で図１に示すＭＯＳ１００と異なる。オフセット層１２５の不純物濃度は、ベース層１３０のそれと同様でよい。本実施形態の他の構成要素は、第１の実施形態と同様である。尚、図７および図８を参照して上述したように、ＭＯＳ２００の動作時のゲート駆動電圧は、ドレイン−ソース間耐圧とほぼ等しいかそれ以上であることが好ましい。
トレンチ１５０は、ソース層１４０、ベース層１３０、オフセット層１２５およびドリフト層１２０を貫通してドレイン基板１１０へ達している。ゲート電極１７０は、トレンチ１５０内においてソース層１４０の高さからベース層１３０を亘ってオフセット１２５の高さまで延在しており、ドリフト層１２０のレベルにまでは達していない。
よって、オフセット層１２５は、ゲート電極１７０とドリフト層１２０との距離を拡げることによって、ゲート−ドレイン間の容量を低減させるように作用する。これにより、出力容量が低減する。
一方で、ゲート電極１７０がドリフト層１２０のレベルにまで達していないので、オン抵抗を維持するために、ＭＯＳ２００の動作時におけるゲート駆動電圧を、ＭＯＳ１００動作時におけるゲート駆動電圧よりも高くする。これにより、誘電体１６０がその近傍のオフセット層１２５のキャリアおよびドリフト層１２０のキャリアに作用する。また、ドリフト層１２０の不純物濃度は、第１の実施形態のそれと同様に従来よりも高くすることができる。よって、本実施形態は、オン抵抗を維持し、あるいは、これを低下させることができる。さらに、ドリフト層２０および１２０の厚さは等しいので、ＭＯＳ２００におけるソース−ドレイン間の耐圧は、ＭＯＳ１００のそれと等しい。
よって、本実施形態によれば、ソース−ドレイン間の耐圧を維持しつつ、ＣＲ積を効果的に低下させることができる。また、本実施形態は、第１の実施形態の効果と同様の効果を有する。
（第４の実施形態）
図３は、本発明に係る第４の実施形態に従ったＭＯＳＦＥＴ３００（以下、単に、ＭＯＳ３００という）の断面図である。本実施形態は、ドリフト層１２２がＰ−型の半導体である点で第３の実施形態と異なる。本実施形態の他の構成要素は、第３の実施形態の構成要素と同じでよい。ＭＯＳ３００の動作時のゲート駆動電圧は、ドレイン−ソース間耐圧とほぼ等しいかそれ以上であることが好ましい。
本実施形態においても、第３の実施形態と同様にゲート電圧が比較的高く設定されている。よって、誘電体１６０がその近傍のオフセット層１２５のキャリアおよびドリフト層１２２のキャリアに作用する。これにより、ドリフト層１２２がＰ型であっても、ベース層１３０、オフセット層１２５およびドリフト層１２０にチャネルが形成され得る。
一方、オフセット層１２５およびドリフト層１２２がゲート電極１７０とドレイン基板１１０との間のオフセットとして作用するので、ゲート−ドレイン間の容量が第３の実施形態よりもさらに低減する。
本実施形態では、ドレイン基板１１０とドリフト層１２２との間のジャンクションＪ３から空乏層が伸びるが、ドレイン基板１１０はドリフト層１２２に比べ不純物濃度が高いので、その空乏層は、ドリフト層１２２側へ伸びる。従って、ソース−ドレイン間の耐圧は維持され得る。
本実施形態によるＭＯＳは、ソース−ドレイン間の耐圧を維持しつつ、第３の実施形態よりも出力容量を低減させることができる。よって、ＣＲ積をさらに改善することができる。
図４は、本実施形態によるＭＯＳ２００と従来のＭＯＳの特性を比較したシミュレーションの結果表である。ここで、ＢＶは、ソース−ドレイン間の耐圧を示す。Ｒｏｎ（Ｖｇ３０）はゲート電圧が３０Ｖであるときのオン抵抗を示し、Ｒｏｎ（Ｖｇ９０）はゲート電圧が９０Ｖであるときのオン抵抗を示す。Ｖｔｈは閾値電圧を示す。ＣｇｄおよびＣｄｓは、それぞれゲート−ドレイン間の容量およびソース−ドレイン間の容量を示す。Ｃ＊Ｒ（Ｖｇ３０）は、ゲート電圧が３０ＶであるときのＣＲ積を示す。
本実施形態によるＭＯＳ２００のソース−ドレイン間の耐圧ＢＶは、従来のＭＯＳのそれとほぼ同じか、それよりも高い。ＭＯＳ２００のオン抵抗は、ゲート電圧が低い場合には従来のＭＯＳのそれより高いが、ゲート電圧が高い場合には従来のＭＯＳのそれとほぼ同等となる。ＭＯＳ２００のゲート−ドレイン間の容量Ｃｇｄおよびソース−ドレイン間の容量Ｃｄｓは、従来のＭＯＳのそれよりも低減する。ＭＯＳ２００のＣｏｕｔ（Ｃｇｄ＋Ｃｄｓ）は、従来のＭＯＳのそれの１／４以下となる。その結果、本実施形態によるＣＲ積は、ゲート電圧が低い場合であっても、従来よりも１／３以下に低減する。
（第５の実施形態）
図５は、本発明に係る第５の実施形態に従ったフォトリレー４００の回路図である。フォトリレー４００は、発光素子４１０、受光素子列４２０、制御回路４３０、ＭＯＳＦＥＴ４４０（以下、ＭＯＳ４４０という）およびＭＯＳＦＥＴ４５０（以下、ＭＯＳ４５０という）を備えている。発光素子４１０は、例えば、ＬＥＤである。受光素子列４２０は、例えば、複数のＬＥＤを直列に接続したフォトダイオードアレイである。ＭＯＳ４４０および４５０は、第１または第２の実施形態によるＭＯＳ１００、第３の実施形態によるＭＯＳ２００または第４の実施形態によるＭＯＳ３００のいずれであってもよい。
フォトリレー４００は、端子４０１、４０２から高周波帯域の電気信号を入力する。この電気信号は、発光素子４１０において光信号ＯＳに変換される。光信号ＯＳは受光素子列４２０に照射され、受光素子列４２０が光信号ＯＳを直流の光電流に変換する。制御回路４３０は、受光素子列４２０からの直流電流に基づいた電圧をゲート電圧としてＭＯＳ４４０および４５０へ印加する。ＭＯＳ４４０および４５０は、制御回路４３０からのゲート電圧を受けてスイッチング動作を行なう。これにより、フォトリレー４００は、端子４０３、４０４から電気信号の電力を増幅して出力することができる。
本実施形態によるフォトリレー４００は、ＭＯＳ４４０および４５０として、上記のＭＯＳ１００〜３００のいずれかのＭＯＳを備えている。よって、フォトリレー４００は、数百ＭＨｚの高周波信号だけでなく、機械式リレー装置に代わって数ＧＨｚ程の高周波信号に適用することができる。
ＭＯＳ４４０および４５０のゲート電圧を上昇させるためには、受光素子列４２０の受光素子数を増加させればよい。これによって、ＭＯＳ４４０および４５０のオン抵抗をさらに低下させることができる。
本発明に係る第１または第２の実施形態に従ったＭＯＳ１００の断面図。 本発明に係る第３の実施形態に従ったＭＯＳ２００の断面図。 本発明に係る第４の実施形態に従ったＭＯＳ３００の断面図。 本実施形態によるＭＯＳ２００と従来のＭＯＳの特性を比較したシミュレーションの結果表。 本発明に係る実施形態に従ったフォトリレー４００の回路図。 従来のパワーＭＯＳＦＥＴとしてＵＭＯＳの構成を示す図。 ＦＥＴ１００（２０Ｖ系）のゲート駆動電圧と阻止特性の関係を示す表。 ＦＥＴ１００（２０Ｖ系）のゲート駆動電圧と阻止特性の関係を示すグラフ。
符号の説明
１００、２００、３００、４４０、４５０ ＭＯＳＦＥＴ
１１０ ドレイン基板
１２０、１２２ ドリフト層
１２５ オフセット層
１３０ ベース層
１４０ ソース層
１５０ トレンチ
１６０ 絶縁体
１７０ ゲート電極
１８０ 層間絶縁膜
１９０ ソース電極
４００ フォトリレー
４１０ 発光素子
４２０ 受光素子列
４３０ 制御回路

Claims (5)

  1. 半導体基板と、
    前記半導体基板の表面上に設けられた半導体層と、
    前記半導体層の表面上に設けられたベース層と、
    前記ベース層の表面上に設けられたソース層と、
    前記ソース層の表面から該ソース層、前記ベース層および前記半導体層を貫通し、前記半導体基板へ到達するように形成されたトレンチと、
    前記トレンチ内において、前記ソース層から少なくとも前記半導体層まで延在しているゲート電極と、
    前記ゲート電極の下方の前記トレンチ内を充填し、かつ、前記ゲート電極を前記ベース層から絶縁するように前記ゲート電極と前記ベース層との間に設けられ、前記ゲート電極に電圧を印加したときに前記ゲート電極から前記半導体基板へ向かって電位分布を生じる絶縁体とを備えた半導体装置。
  2. 前記半導体基板、前記半導体層および前記ソース層は第１導電型であり、
    前記ベース層は第２導電型であることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板と、
    前記半導体基板の表面上に設けられた第１の半導体層と、
    前記第１の半導体層の表面上に設けられた第２の半導体層と、
    前記第２の半導体層の表面上に設けられたベース層と、
    前記ベース層の表面上に設けられたソース層と、
    前記ソース層の表面から該ソース層、前記ベース層、前記第２の半導体層および前記第１の半導体層を貫通し、前記半導体基板へ到達するように形成されたトレンチと、
    前記トレンチ内において、前記ソース層から少なくとも前記第２の半導体層まで延在しているゲート電極と、
    前記ゲート電極の下方の前記トレンチ内を充填し、かつ、前記ゲート電極を前記ベース層から絶縁するように前記ゲート電極と前記ベース層との間に設けられた絶縁体とを備えた半導体装置。
  4. 電気信号を入力し、該電気信号を光信号として出力する発光素子、
    前記発光素子から光信号を受信し、直流電圧を発生する光起電力発生素子および、
    半導体基板と、前記半導体基板の表面上に設けられた半導体層と、前記半導体層の表面上に設けられたベース層と、前記ベース層の表面上に設けられたソース層と、前記ソース層の表面から該ソース層、前記ベース層および前記半導体層を貫通し、前記半導体基板へ到達するように形成されたトレンチと、前記トレンチ内において、前記ソース層から少なくとも前記半導体層まで延在しているゲート電極と、前記ゲート電極の下方の前記トレンチ内を充填し、かつ、前記ゲート電極を前記ベース層から絶縁するように前記ゲート電極と前記ベース層との間に設けられた絶縁体とを備え、前記光起電力発生素子からの直流電圧が前記ゲート電極に印加されることによって、前記ドレイン層と前記ソース層との間に流れる前記電気信号をスイッチングするスイッチング素子を備えた半導体装置。
  5. 電気信号を入力し、該電気信号を光信号として出力する発光素子、
    前記発光素子から光信号を受信し、直流電圧を発生する光起電力発生素子および、
    半導体基板と、前記半導体基板の表面上に設けられた第１の半導体層と、前記第１の半導体層の表面上に設けられた第２の半導体層と、前記第２の半導体層の表面上に設けられたベース層と、前記ベース層の表面上に設けられたソース層と、前記ソース層の表面から該ソース層、前記ベース層、前記第２の半導体層および前記第１の半導体層を貫通し、前記半導体基板へ到達するように形成されたトレンチと、前記トレンチ内において、前記ソース層から少なくとも前記第２の半導体層まで延在しているゲート電極と、前記ゲート電極の下方の前記トレンチ内を充填し、かつ、前記ゲート電極を前記ベース層から絶縁するように前記ゲート電極と前記ベース層との間に設けられた絶縁体とを備え、前記光起電力発生素子からの直流電圧が前記ゲート電極に印加されることによって、前記ドレイン層と前記ソース層との間に流れる前記電気信号をスイッチングするスイッチング素子を備えた半導体装置。
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