JP2003158268A - トレンチ型２重拡散ｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
トレンチ型２重拡散ｍｏｓ電界効果トランジスタ及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
(57)【要約】
【課題】 ドレイン・ゲート間容量を低減させることが
可能なトレンチ型ＤＭＯＳ電界効果トランジスタ及びそ
の製造方法を実現する。 【解決手段】 トレンチ型２重拡散ＭＯＳ電界効果トラ
ンジスタにおいて、シリコン基板と、このシリコン基板
上に形成されたエピタキシャル層と、このエピタキシャ
ル層に形成されたトレンチの周囲であってエピタキシャ
ル層の上面から順次形成されたソース層及びベース層
と、トレンチの内壁であってエピタキシャル層に隣接す
る部分の膜厚が他の部分よりも厚いゲート酸化膜と、こ
のゲート酸化膜の内側に形成されるゲート電極と、エピ
タキシャル層の表面にあるベース層及びソース層の隣接
部分に形成されたソース電極とを設ける。
可能なトレンチ型ＤＭＯＳ電界効果トランジスタ及びそ
の製造方法を実現する。 【解決手段】 トレンチ型２重拡散ＭＯＳ電界効果トラ
ンジスタにおいて、シリコン基板と、このシリコン基板
上に形成されたエピタキシャル層と、このエピタキシャ
ル層に形成されたトレンチの周囲であってエピタキシャ
ル層の上面から順次形成されたソース層及びベース層
と、トレンチの内壁であってエピタキシャル層に隣接す
る部分の膜厚が他の部分よりも厚いゲート酸化膜と、こ
のゲート酸化膜の内側に形成されるゲート電極と、エピ
タキシャル層の表面にあるベース層及びソース層の隣接
部分に形成されたソース電極とを設ける。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トレンチ型２重拡
散ＭＯＳ電界効果トランジスタ（Double-diffused Meta
l Oxide Semiconductor Field Effect Transistor：以
下、単にトレンチ型ＤＭＯＳＦＥＴと呼ぶ。）に関し、
特にトレンチ型ＤＭＯＳＦＥＴのドレイン・ゲート間容
量を低減させることが可能なトレンチ型ＤＭＯＳＦＥＴ
に関する。
散ＭＯＳ電界効果トランジスタ（Double-diffused Meta
l Oxide Semiconductor Field Effect Transistor：以
下、単にトレンチ型ＤＭＯＳＦＥＴと呼ぶ。）に関し、
特にトレンチ型ＤＭＯＳＦＥＴのドレイン・ゲート間容
量を低減させることが可能なトレンチ型ＤＭＯＳＦＥＴ
に関する。
【０００２】
【従来の技術】従来のトレンチ型ＤＭＯＳＦＥＴは縦型
ＤＭＯＳＦＥＴと比較してＤＭＯＳＦＥＴのセルの集積
密度が上がるため、同じチップサイズならトレンチ型Ｄ
ＭＯＳＦＥＴの方が縦型ＤＭＯＳＦＥＴよりもオン抵抗
を低くすることが可能になり、同一のオン抵抗ならばト
レンチ型ＤＭＯＳＦＥＴの方がチップサイズを小さくす
ることが可能である。
ＤＭＯＳＦＥＴと比較してＤＭＯＳＦＥＴのセルの集積
密度が上がるため、同じチップサイズならトレンチ型Ｄ
ＭＯＳＦＥＴの方が縦型ＤＭＯＳＦＥＴよりもオン抵抗
を低くすることが可能になり、同一のオン抵抗ならばト
レンチ型ＤＭＯＳＦＥＴの方がチップサイズを小さくす
ることが可能である。
【０００３】このようなトレンチ型ＤＭＯＳＦＥＴは機
械式接点を有しない半導体リレー等に用いられ、さらに
これらの半導体リレーはＬＳＩ（Large Scale Integrat
ion）テスタ等で用いられる巨大なリレーマトリックス
等に用いられる。
械式接点を有しない半導体リレー等に用いられ、さらに
これらの半導体リレーはＬＳＩ（Large Scale Integrat
ion）テスタ等で用いられる巨大なリレーマトリックス
等に用いられる。
【０００４】また、半導体リレーをＬＳＩテスタ等に用
いた場合、特にアナログＬＳＩテスタ、若しくは、液晶
パネルテスタ等に用いた場合、テスト電圧が”３０Ｖ〜
１５０Ｖ”程度と高く、スイッチング素子には耐圧”２
００Ｖ”程度の高耐圧のＤＭＯＳＦＥＴを用いた半導体
リレーが用いられる。
いた場合、特にアナログＬＳＩテスタ、若しくは、液晶
パネルテスタ等に用いた場合、テスト電圧が”３０Ｖ〜
１５０Ｖ”程度と高く、スイッチング素子には耐圧”２
００Ｖ”程度の高耐圧のＤＭＯＳＦＥＴを用いた半導体
リレーが用いられる。
【０００５】図１１はこのような従来のトレンチ型ＤＭ
ＯＳＦＥＴを用いた半導体リレーの構成の一例を示す構
成ブロック図であり、１はＬＥＤ（Light Emitting Dio
de）等の発光素子、２は電圧出力型のフォトダイオード
アレイ等の受光素子、３は制御回路、４及び５はトレン
チ型ＤＭＯＳＦＥＴである。また、１００及び１０１は
入力端子、１０２及び１０３は出力端子である。
ＯＳＦＥＴを用いた半導体リレーの構成の一例を示す構
成ブロック図であり、１はＬＥＤ（Light Emitting Dio
de）等の発光素子、２は電圧出力型のフォトダイオード
アレイ等の受光素子、３は制御回路、４及び５はトレン
チ型ＤＭＯＳＦＥＴである。また、１００及び１０１は
入力端子、１０２及び１０３は出力端子である。
【０００６】入力端子１００及び１０１は発光素子１の
両端に接続され、受光素子２の一端は制御回路３の一
端、トレンチ型ＤＭＯＳＦＥＴ４及び５のゲートにそれ
ぞれ接続され、受光素子２の他端は制御回路３の他端、
トレンチ型ＤＭＯＳＦＥＴ４及び５のソースにそれぞれ
接続される。
両端に接続され、受光素子２の一端は制御回路３の一
端、トレンチ型ＤＭＯＳＦＥＴ４及び５のゲートにそれ
ぞれ接続され、受光素子２の他端は制御回路３の他端、
トレンチ型ＤＭＯＳＦＥＴ４及び５のソースにそれぞれ
接続される。
【０００７】また、トレンチ型ＤＭＯＳＦＥＴ４のドレ
インは出力端子１０２に接続され、トレンチ型ＤＭＯＳ
ＦＥＴ５のドレインは出力端子１０３に接続される。
インは出力端子１０２に接続され、トレンチ型ＤＭＯＳ
ＦＥＴ５のドレインは出力端子１０３に接続される。
【０００８】ここで、図５に示す従来例の動作を説明す
る。入力端子１００及び１０１から発光素子１（ＬＥ
Ｄ）に順方向電流を流すことにより、発光素子１が発光
し、この出力光が受光素子２に照射される。
る。入力端子１００及び１０１から発光素子１（ＬＥ
Ｄ）に順方向電流を流すことにより、発光素子１が発光
し、この出力光が受光素子２に照射される。
【０００９】受光素子２は照射された光を光電変換によ
って電圧信号に変換して出力する。この出力電圧がトレ
ンチ型ＤＭＯＳＦＥＴのゲート電圧の閾値電圧を超える
とトレンチ型ＤＭＯＳＦＥＴ４及び５は”ＯＦＦ状態”
から”ＯＮ状態”に遷移して、出力端子１０２と出力端
子１０３との間は導通状態になる。言い換えれば半導体
リレーの接点が”ＯＮ”になる。
って電圧信号に変換して出力する。この出力電圧がトレ
ンチ型ＤＭＯＳＦＥＴのゲート電圧の閾値電圧を超える
とトレンチ型ＤＭＯＳＦＥＴ４及び５は”ＯＦＦ状態”
から”ＯＮ状態”に遷移して、出力端子１０２と出力端
子１０３との間は導通状態になる。言い換えれば半導体
リレーの接点が”ＯＮ”になる。
【００１０】一方、入力端子１００及び１０１からの電
流の供給を停止すればトレンチ型ＤＭＯＳＦＥＴに印加
される受光素子２の出力電圧がゼロになり、トレンチ型
ＤＭＯＳＦＥＴのゲートに蓄積された電荷が放電してゲ
ート電圧が閾値電圧以下になるとトレンチ型ＤＭＯＳＦ
ＥＴ４及び５は”ＯＮ状態”から”ＯＦＦ状態”に遷移
して、出力端子１０２と出力端子１０３との間は開放状
態になる。言い換えれば半導体リレーの接点が”ＯＦ
Ｆ”になる。
流の供給を停止すればトレンチ型ＤＭＯＳＦＥＴに印加
される受光素子２の出力電圧がゼロになり、トレンチ型
ＤＭＯＳＦＥＴのゲートに蓄積された電荷が放電してゲ
ート電圧が閾値電圧以下になるとトレンチ型ＤＭＯＳＦ
ＥＴ４及び５は”ＯＮ状態”から”ＯＦＦ状態”に遷移
して、出力端子１０２と出力端子１０３との間は開放状
態になる。言い換えれば半導体リレーの接点が”ＯＦ
Ｆ”になる。
【００１１】
【発明が解決しようとする課題】しかし、図１１に示す
ような半導体リレーをＬＳＩテスタ等に用いた場合、特
にＬＳＩの漏れ電流を測定する場合にリレーマトリック
スの浮遊容量が大きいと、この浮遊容量が充電されるま
でＬＳＩの漏れ電流を測定することができない。
ような半導体リレーをＬＳＩテスタ等に用いた場合、特
にＬＳＩの漏れ電流を測定する場合にリレーマトリック
スの浮遊容量が大きいと、この浮遊容量が充電されるま
でＬＳＩの漏れ電流を測定することができない。
【００１２】このため、セトリングタイムを長く設定し
なければならないと言った問題点があり、リレーマトリ
ックスを構成する半導体リレーの接点間容量を小さく抑
える必要性があった。
なければならないと言った問題点があり、リレーマトリ
ックスを構成する半導体リレーの接点間容量を小さく抑
える必要性があった。
【００１３】図１２は図１１に示す半導体リレーに用い
られるトレンチ型ＤＭＯＳＦＥＴの一例を示す構成断面
図である。図１２において６はｎ型のシリコン基板、７
はエピタキシャル層、８はゲート酸化膜、９はゲート電
極、１０は絶縁膜、１１はソース電極である。
られるトレンチ型ＤＭＯＳＦＥＴの一例を示す構成断面
図である。図１２において６はｎ型のシリコン基板、７
はエピタキシャル層、８はゲート酸化膜、９はゲート電
極、１０は絶縁膜、１１はソース電極である。
【００１４】シリコン基板６上にはエピタキシャル層７
が形成され、ゲート電極８はエピタキシャル層７内であ
ってトレンチ（溝）の壁面に形成されたゲート酸化膜８
の内側に形成される。また、シリコン基板６の裏面には
ドレイン電極（図示せず。）が形成される。
が形成され、ゲート電極８はエピタキシャル層７内であ
ってトレンチ（溝）の壁面に形成されたゲート酸化膜８
の内側に形成される。また、シリコン基板６の裏面には
ドレイン電極（図示せず。）が形成される。
【００１５】また、このトレンチ（溝）の周囲にはエピ
タキシャル層７の上面からトレンチ型ＤＭＯＳＦＥＴの
ソースやゲートを形成するためのｎ型不純物の拡散した
ソース層及びｐ型不純物の拡散したベース層が順次形成
されている。
タキシャル層７の上面からトレンチ型ＤＭＯＳＦＥＴの
ソースやゲートを形成するためのｎ型不純物の拡散した
ソース層及びｐ型不純物の拡散したベース層が順次形成
されている。
【００１６】さらに、エピタキシャル層７の表面には絶
縁膜１０が形成され、エピタキシャル層７の表面にある
ｐ型のベース層及びｎ型のソース層の隣接部分の絶縁膜
１０はエッチング等により除去されソース電極１１がア
ルミニウム等で配線される。
縁膜１０が形成され、エピタキシャル層７の表面にある
ｐ型のベース層及びｎ型のソース層の隣接部分の絶縁膜
１０はエッチング等により除去されソース電極１１がア
ルミニウム等で配線される。
【００１７】図１２に示すようなトレンチ型ＤＭＯＳＦ
ＥＴを用いた半導体リレーの出力容量はドレインとソー
スの接合容量”Ｃｄｓ”と、図１２中”ＯＲ０１”に示
すようなゲート電極９とドレイン拡散領域（エピタキシ
ャル層７）がオーバーラップする領域に形成されるドレ
イン・ゲート間の容量”Ｃｄｇ”との和によって決定さ
れる。
ＥＴを用いた半導体リレーの出力容量はドレインとソー
スの接合容量”Ｃｄｓ”と、図１２中”ＯＲ０１”に示
すようなゲート電極９とドレイン拡散領域（エピタキシ
ャル層７）がオーバーラップする領域に形成されるドレ
イン・ゲート間の容量”Ｃｄｇ”との和によって決定さ
れる。
【００１８】但し、出力容量が”１ｐＦ”程度の半導体
リレーにおいてはドレイン・ソース間の接合面積を小さ
くして接合容量”Ｃｄｓ”を低減させるのは限界がある
と言った問題点があった。従って本発明が解決しようと
する課題は、ドレイン・ゲート間容量を低減させること
が可能なトレンチ型ＤＭＯＳ電界効果トランジスタ及び
その製造方法を実現することにある。
リレーにおいてはドレイン・ソース間の接合面積を小さ
くして接合容量”Ｃｄｓ”を低減させるのは限界がある
と言った問題点があった。従って本発明が解決しようと
する課題は、ドレイン・ゲート間容量を低減させること
が可能なトレンチ型ＤＭＯＳ電界効果トランジスタ及び
その製造方法を実現することにある。
【００１９】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、トレン
チ型２重拡散ＭＯＳ電界効果トランジスタにおいて、シ
リコン基板と、このシリコン基板上に形成されたエピタ
キシャル層と、このエピタキシャル層に形成されたトレ
ンチの周囲であってエピタキシャル層の上面から順次形
成されたソース層及びベース層と、前記トレンチの内壁
であって前記エピタキシャル層に隣接する部分の膜厚が
他の部分よりも厚いゲート酸化膜と、このゲート酸化膜
の内側に形成されるゲート電極と、前記エピタキシャル
層の表面にある前記ベース層及び前記ソース層の隣接部
分に形成されたソース電極とから構成されたことによ
り、ドレイン・ゲート間容量を低減させることが可能に
なる。また、ドレイン・ゲート間容量を低減できるの
で、従来のトレンチ型ＤＭＯＳＦＥＴと比較してより高
い周波数でのスイッチング動作が可能になる。
るために、本発明のうち請求項１記載の発明は、トレン
チ型２重拡散ＭＯＳ電界効果トランジスタにおいて、シ
リコン基板と、このシリコン基板上に形成されたエピタ
キシャル層と、このエピタキシャル層に形成されたトレ
ンチの周囲であってエピタキシャル層の上面から順次形
成されたソース層及びベース層と、前記トレンチの内壁
であって前記エピタキシャル層に隣接する部分の膜厚が
他の部分よりも厚いゲート酸化膜と、このゲート酸化膜
の内側に形成されるゲート電極と、前記エピタキシャル
層の表面にある前記ベース層及び前記ソース層の隣接部
分に形成されたソース電極とから構成されたことによ
り、ドレイン・ゲート間容量を低減させることが可能に
なる。また、ドレイン・ゲート間容量を低減できるの
で、従来のトレンチ型ＤＭＯＳＦＥＴと比較してより高
い周波数でのスイッチング動作が可能になる。
【００２０】請求項２記載の発明は、請求項１記載の発
明であるトレンチ型２重拡散ＭＯＳ電界効果トランジス
タにおいて、前記ゲート酸化膜の前記トレンチの底部分
の膜厚が他の部分よりも厚いことにより、ドレイン・ゲ
ート間容量を低減させることが可能になる。また、ドレ
イン・ゲート間容量を低減できるので、従来のトレンチ
型ＤＭＯＳＦＥＴと比較してより高い周波数でのスイッ
チング動作が可能になる。
明であるトレンチ型２重拡散ＭＯＳ電界効果トランジス
タにおいて、前記ゲート酸化膜の前記トレンチの底部分
の膜厚が他の部分よりも厚いことにより、ドレイン・ゲ
ート間容量を低減させることが可能になる。また、ドレ
イン・ゲート間容量を低減できるので、従来のトレンチ
型ＤＭＯＳＦＥＴと比較してより高い周波数でのスイッ
チング動作が可能になる。
【００２１】請求項３記載の発明は、請求項１若しくは
請求項２記載の発明であるトレンチ型２重拡散ＭＯＳ電
界効果トランジスタにおいて、半導体リレーに用いるこ
とにより、半導体リレーの接点間容量を小さく抑えるこ
とが可能になる。
請求項２記載の発明であるトレンチ型２重拡散ＭＯＳ電
界効果トランジスタにおいて、半導体リレーに用いるこ
とにより、半導体リレーの接点間容量を小さく抑えるこ
とが可能になる。
【００２２】請求項４記載の発明は、請求項１若しくは
請求項２記載の発明であるトレンチ型２重拡散ＭＯＳ電
界効果トランジスタにおいて、ＬＳＩテスタのリレーマ
トリックスに用いることにより、リレーマトリックスの
浮遊容量を低減することが可能になる。
請求項２記載の発明であるトレンチ型２重拡散ＭＯＳ電
界効果トランジスタにおいて、ＬＳＩテスタのリレーマ
トリックスに用いることにより、リレーマトリックスの
浮遊容量を低減することが可能になる。
【００２３】請求項５記載の発明は、トレンチ型２重拡
散ＭＯＳ電界効果トランジスタの製造方法において、シ
リコン基板上にエピタキシャル層を形成し、このエピタ
キシャル層を異方性エッチングでトレンチを形成する工
程と、前記エピタキシャル層の表面に窒化膜を形成する
工程と、異方性エッチングして前記トレンチの底部分の
前記窒化膜を除去する工程と、前記トレンチの側壁の前
記窒化膜をマスクとして、酸化膜を成長させる工程と、
ウェットエッチングによって前記窒化膜を除去する工程
と、ゲート酸化膜を前記トレンチの側壁に形成する工程
と、前記トレンチが埋まるようにゲート電極となるポリ
シリコンを堆積させる工程と、堆積されたポリシリコン
の表面を機械的に研磨して前記エピタキシャル層の表面
を露出させる工程と、ベース層を形成し、ソース層を形
成し、絶縁膜やコンタクトホールを順次形成し、ソース
電極をアルミニウム配線によって形成する工程とから成
ることにより、製造方法に関しては従来のトレンチ型Ｄ
ＭＯＳＦＥＴの製造工程に一部変更を加えることにより
実現できるので、製造方法における大幅なコストアップ
を回避することができる。
散ＭＯＳ電界効果トランジスタの製造方法において、シ
リコン基板上にエピタキシャル層を形成し、このエピタ
キシャル層を異方性エッチングでトレンチを形成する工
程と、前記エピタキシャル層の表面に窒化膜を形成する
工程と、異方性エッチングして前記トレンチの底部分の
前記窒化膜を除去する工程と、前記トレンチの側壁の前
記窒化膜をマスクとして、酸化膜を成長させる工程と、
ウェットエッチングによって前記窒化膜を除去する工程
と、ゲート酸化膜を前記トレンチの側壁に形成する工程
と、前記トレンチが埋まるようにゲート電極となるポリ
シリコンを堆積させる工程と、堆積されたポリシリコン
の表面を機械的に研磨して前記エピタキシャル層の表面
を露出させる工程と、ベース層を形成し、ソース層を形
成し、絶縁膜やコンタクトホールを順次形成し、ソース
電極をアルミニウム配線によって形成する工程とから成
ることにより、製造方法に関しては従来のトレンチ型Ｄ
ＭＯＳＦＥＴの製造工程に一部変更を加えることにより
実現できるので、製造方法における大幅なコストアップ
を回避することができる。
【００２４】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るトレンチ型ＤＭＯＳＦＥ
Ｔの一実施例を示す構成断面図である。図１において
６，７，１０及び１１は図１２と同一符号を付してあ
り、１２はゲート酸化膜、１３はゲート電極である。
説明する。図１は本発明に係るトレンチ型ＤＭＯＳＦＥ
Ｔの一実施例を示す構成断面図である。図１において
６，７，１０及び１１は図１２と同一符号を付してあ
り、１２はゲート酸化膜、１３はゲート電極である。
【００２５】シリコン基板６上にはエピタキシャル層７
が形成され、ゲート電極１３はエピタキシャル層７内で
あってトレンチ（溝）の壁面に形成されたゲート酸化膜
１２の内側に形成される。また、シリコン基板６の裏面
にはドレイン電極（図示せず。）が形成される。
が形成され、ゲート電極１３はエピタキシャル層７内で
あってトレンチ（溝）の壁面に形成されたゲート酸化膜
１２の内側に形成される。また、シリコン基板６の裏面
にはドレイン電極（図示せず。）が形成される。
【００２６】また、このトレンチ（溝）の周囲にはエピ
タキシャル層７の上面からトレンチ型ＤＭＯＳＦＥＴの
ソースやゲートを形成するためのｎ型不純物の拡散した
ソース層及びｐ型不純物の拡散したベース層が順次形成
されている。
タキシャル層７の上面からトレンチ型ＤＭＯＳＦＥＴの
ソースやゲートを形成するためのｎ型不純物の拡散した
ソース層及びｐ型不純物の拡散したベース層が順次形成
されている。
【００２７】さらに、エピタキシャル層７の表面には絶
縁膜１０が形成され、エピタキシャル層７の表面にある
ｐ型のベース層及びｎ型のソース層の隣接部分の絶縁膜
１０はエッチング等により除去されソース電極１１がア
ルミニウム等で配線される。
縁膜１０が形成され、エピタキシャル層７の表面にある
ｐ型のベース層及びｎ型のソース層の隣接部分の絶縁膜
１０はエッチング等により除去されソース電極１１がア
ルミニウム等で配線される。
【００２８】図１においてトレンチ（溝）の底部分のゲ
ート酸化膜１２は図１中”ＬＴ１１”に示すように膜厚
を厚くする。具体的には、図１２中”ＬＴ０１”に示す
従来例の膜厚（約５００オングストローム）に対して図
１中”ＬＴ１１”に示す実施例の膜厚（約５０００オン
グストローム）は１０倍程度にする。
ート酸化膜１２は図１中”ＬＴ１１”に示すように膜厚
を厚くする。具体的には、図１２中”ＬＴ０１”に示す
従来例の膜厚（約５００オングストローム）に対して図
１中”ＬＴ１１”に示す実施例の膜厚（約５０００オン
グストローム）は１０倍程度にする。
【００２９】このため、ゲート電極とドレイン拡散領域
（エピタキシャル層７）との間隔が広がりドレイン・ゲ
ート間の容量”Ｃｄｇ”が低減されるので、ＤＭＯＳＦ
ＥＴを用いた半導体リレーの出力容量もまた低減され
る。
（エピタキシャル層７）との間隔が広がりドレイン・ゲ
ート間の容量”Ｃｄｇ”が低減されるので、ＤＭＯＳＦ
ＥＴを用いた半導体リレーの出力容量もまた低減され
る。
【００３０】また、図１に示す実施例の製造方法につい
て図２、図３、図４、図５、図６、図７、図８、図９及
び図１０を用いて説明する。図２〜図１０はトレンチ型
ＤＭＯＳＦＥＴの製造工程を説明する断面図である。
て図２、図３、図４、図５、図６、図７、図８、図９及
び図１０を用いて説明する。図２〜図１０はトレンチ型
ＤＭＯＳＦＥＴの製造工程を説明する断面図である。
【００３１】図２に示す工程において、ｎ型のシリコン
基板６上に所定の耐圧が得られる濃度及び厚みでエピタ
キシャル層７を形成し、シリコンを異方性エッチングで
図２中”ＴＲ２１”及び”ＴＲ２２”に示すようなトレ
ンチ（溝）を形成する。
基板６上に所定の耐圧が得られる濃度及び厚みでエピタ
キシャル層７を形成し、シリコンを異方性エッチングで
図２中”ＴＲ２１”及び”ＴＲ２２”に示すようなトレ
ンチ（溝）を形成する。
【００３２】図３に示す工程において、ＣＶＤ（Chemic
al Vapor Deposition）装置を用いてエピタキシャル層
７の表面に図３中”ＮＬ３１”に示す窒化膜（Ｓｉ３Ｎ
４）を形成する。
al Vapor Deposition）装置を用いてエピタキシャル層
７の表面に図３中”ＮＬ３１”に示す窒化膜（Ｓｉ３Ｎ
４）を形成する。
【００３３】図４に示す工程において、窒化膜（Ｓｉ３
Ｎ４）をトレンチ（溝）の側壁に窒化膜（Ｓｉ３Ｎ４）
が残る条件で異方性エッチングしてトレンチ（溝）の底
部分の窒化膜（Ｓｉ３Ｎ４）を除去する。
Ｎ４）をトレンチ（溝）の側壁に窒化膜（Ｓｉ３Ｎ４）
が残る条件で異方性エッチングしてトレンチ（溝）の底
部分の窒化膜（Ｓｉ３Ｎ４）を除去する。
【００３４】例えば、図４中”ＮＬ４１”、”ＮＬ４
２”、”ＮＬ４３”及び”ＮＬ４４”に示すような窒化
膜（Ｓｉ３Ｎ４）がトレンチ（溝）の側壁に残る。
２”、”ＮＬ４３”及び”ＮＬ４４”に示すような窒化
膜（Ｓｉ３Ｎ４）がトレンチ（溝）の側壁に残る。
【００３５】図５に示す工程において、トレンチ（溝）
の側壁に残った窒化膜（Ｓｉ３Ｎ４）をマスクとして、
酸化膜を”約５０００オングストローム”程度成長させ
る。
の側壁に残った窒化膜（Ｓｉ３Ｎ４）をマスクとして、
酸化膜を”約５０００オングストローム”程度成長させ
る。
【００３６】例えば、図５中”ＮＬ５１”、”ＮＬ５
２”、”ＮＬ５３”及び”ＮＬ５４”に示す窒化膜（Ｓ
ｉ３Ｎ４）をマスクとして、図５中”ＯＬ５１”，”Ｏ
Ｌ５２”、”ＯＬ５３”、”ＯＬ５４”及び”ＯＬ５
５”に示す酸化膜を成長させる。
２”、”ＮＬ５３”及び”ＮＬ５４”に示す窒化膜（Ｓ
ｉ３Ｎ４）をマスクとして、図５中”ＯＬ５１”，”Ｏ
Ｌ５２”、”ＯＬ５３”、”ＯＬ５４”及び”ＯＬ５
５”に示す酸化膜を成長させる。
【００３７】図６に示す工程において、ウェットエッチ
ングによって窒化膜（Ｓｉ３Ｎ４）を除去する。
ングによって窒化膜（Ｓｉ３Ｎ４）を除去する。
【００３８】図７に示す工程において、図７中”ＧＬ６
１”、”ＧＬ６２”、”ＧＬ６３”及び”ＧＬ６４”に
示すようにゲート酸化膜をトレンチ（溝）の側壁に形成
する。
１”、”ＧＬ６２”、”ＧＬ６３”及び”ＧＬ６４”に
示すようにゲート酸化膜をトレンチ（溝）の側壁に形成
する。
【００３９】図８に示す工程において、図８中”ＰＳ７
１”に示すようにトレンチ（溝）が埋まる条件でゲート
電極となるポリシリコンを堆積させる。
１”に示すようにトレンチ（溝）が埋まる条件でゲート
電極となるポリシリコンを堆積させる。
【００４０】図９に示す工程において、堆積されたポリ
シリコンの表面を機械的に研磨（グラインディング及び
ラッピング）して、図９中”ＥＬ８１”に示すようにエ
ピタキシャル層７の表面を露出させる。
シリコンの表面を機械的に研磨（グラインディング及び
ラッピング）して、図９中”ＥＬ８１”に示すようにエ
ピタキシャル層７の表面を露出させる。
【００４１】図１０に示す工程において、通常のトレン
チ型ＤＭＯＳＦＥＴの製造プロセスに従い図１０中”Ｂ
Ｌ９１”に示すｐ型のベース層を形成し、図１０中”Ｓ
Ｌ９１”に示すｎ型のソース層を形成する。
チ型ＤＭＯＳＦＥＴの製造プロセスに従い図１０中”Ｂ
Ｌ９１”に示すｐ型のベース層を形成し、図１０中”Ｓ
Ｌ９１”に示すｎ型のソース層を形成する。
【００４２】さら、図１０に示す工程において、図１０
中”ＯＳ９１”に示す絶縁膜や図１０中”ＣＨ９１”に
示すコンタクトホールを順次形成し、図１０中”ＳＥ９
１”に示すソース電極をアルミニウム配線によって形成
する。
中”ＯＳ９１”に示す絶縁膜や図１０中”ＣＨ９１”に
示すコンタクトホールを順次形成し、図１０中”ＳＥ９
１”に示すソース電極をアルミニウム配線によって形成
する。
【００４３】また、シリコン基板６の裏面にドレイン電
極（図示せず。）としてＣｒ／Ａｇ等の合金をメッキす
る。
極（図示せず。）としてＣｒ／Ａｇ等の合金をメッキす
る。
【００４４】この結果、トレンチ（溝）の底部分のゲー
ト酸化膜１２の膜厚を厚くすることにより、ドレイン・
ゲート間容量を低減させることが可能になる。
ト酸化膜１２の膜厚を厚くすることにより、ドレイン・
ゲート間容量を低減させることが可能になる。
【００４５】また、ドレイン・ゲート間容量を低減でき
るので、従来のトレンチ型ＤＭＯＳＦＥＴと比較してよ
り高い周波数でのスイッチング動作が可能になる。
るので、従来のトレンチ型ＤＭＯＳＦＥＴと比較してよ
り高い周波数でのスイッチング動作が可能になる。
【００４６】さらに、製造方法に関しては従来のトレン
チ型ＤＭＯＳＦＥＴの製造工程に一部変更を加えること
により実現できるので、製造方法における大幅なコスト
アップを回避することができる。
チ型ＤＭＯＳＦＥＴの製造工程に一部変更を加えること
により実現できるので、製造方法における大幅なコスト
アップを回避することができる。
【００４７】なお、図１等に示す説明に際してはトレン
チ型ＤＭＯＳＦＥＴの製造工程を簡単にするために、ト
レンチ（溝）の底部分のゲート酸化膜１２の膜厚のみを
厚くしているが勿論これに限定される訳ではない。
チ型ＤＭＯＳＦＥＴの製造工程を簡単にするために、ト
レンチ（溝）の底部分のゲート酸化膜１２の膜厚のみを
厚くしているが勿論これに限定される訳ではない。
【００４８】すなわち、トレンチ（溝）の側壁であって
ｐ型のベース層及びｎ型のソース層の隣接部分以外の部
分のゲート酸化膜の膜厚、言い換えれば、トレンチ
（溝）の内壁であってエピタキシャル層７に隣接するゲ
ート酸化膜の膜厚を厚くすれば、より一層、ドレイン・
ゲート間容量を低減させることが可能になる。
ｐ型のベース層及びｎ型のソース層の隣接部分以外の部
分のゲート酸化膜の膜厚、言い換えれば、トレンチ
（溝）の内壁であってエピタキシャル層７に隣接するゲ
ート酸化膜の膜厚を厚くすれば、より一層、ドレイン・
ゲート間容量を低減させることが可能になる。
【００４９】また、このように、ドレイン・ゲート間容
量を低減したトレンチ型ＤＭＯＳＦＥＴを半導体リレー
に用いることにより、半導体リレーの接点間容量を小さ
く抑えることが可能になる。
量を低減したトレンチ型ＤＭＯＳＦＥＴを半導体リレー
に用いることにより、半導体リレーの接点間容量を小さ
く抑えることが可能になる。
【００５０】また、このように、ドレイン・ゲート間容
量を低減したトレンチ型ＤＭＯＳＦＥＴをＬＳＩテスタ
のリレーマトリックスに用いることにより、リレーマト
リックスの浮遊容量を低減することが可能になる。
量を低減したトレンチ型ＤＭＯＳＦＥＴをＬＳＩテスタ
のリレーマトリックスに用いることにより、リレーマト
リックスの浮遊容量を低減することが可能になる。
【００５１】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、トレンチ（溝）の内壁であって
エピタキシャル層に隣接するゲート酸化膜の膜厚を厚
く、若しくは、トレンチ（溝）の底部分のゲート酸化膜
の膜厚を厚くすることにより、ドレイン・ゲート間容量
を低減させることが可能になる。また、ドレイン・ゲー
ト間容量を低減できるので、従来のトレンチ型ＤＭＯＳ
ＦＥＴと比較してより高い周波数でのスイッチング動作
が可能になる。
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、トレンチ（溝）の内壁であって
エピタキシャル層に隣接するゲート酸化膜の膜厚を厚
く、若しくは、トレンチ（溝）の底部分のゲート酸化膜
の膜厚を厚くすることにより、ドレイン・ゲート間容量
を低減させることが可能になる。また、ドレイン・ゲー
ト間容量を低減できるので、従来のトレンチ型ＤＭＯＳ
ＦＥＴと比較してより高い周波数でのスイッチング動作
が可能になる。
【００５２】また、請求項３の発明によれば、ドレイン
・ゲート間容量を低減したトレンチ型ＤＭＯＳＦＥＴを
半導体リレーに用いることにより、半導体リレーの接点
間容量を小さく抑えることが可能になる。
・ゲート間容量を低減したトレンチ型ＤＭＯＳＦＥＴを
半導体リレーに用いることにより、半導体リレーの接点
間容量を小さく抑えることが可能になる。
【００５３】また、請求項４の発明によれば、ドレイン
・ゲート間容量を低減したトレンチ型ＤＭＯＳＦＥＴを
ＬＳＩテスタのリレーマトリックスに用いることによ
り、リレーマトリックスの浮遊容量を低減することが可
能になる。
・ゲート間容量を低減したトレンチ型ＤＭＯＳＦＥＴを
ＬＳＩテスタのリレーマトリックスに用いることによ
り、リレーマトリックスの浮遊容量を低減することが可
能になる。
【００５４】また、請求項５の発明によれば、従来のト
レンチ型ＤＭＯＳＦＥＴの製造工程に一部変更を加える
ことにより実現できるので、製造方法における大幅なコ
ストアップを回避することができる。
レンチ型ＤＭＯＳＦＥＴの製造工程に一部変更を加える
ことにより実現できるので、製造方法における大幅なコ
ストアップを回避することができる。
【図１】本発明に係るトレンチ型ＤＭＯＳＦＥＴの一実
施例を示す構成断面図である。
施例を示す構成断面図である。
【図２】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図３】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図４】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図５】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図６】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図７】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図８】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図９】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図１０】トレンチ型ＤＭＯＳＦＥＴの製造工程を説明
する断面図である。
する断面図である。
【図１１】従来のトレンチ型ＤＭＯＳＦＥＴを用いた半
導体リレーの構成の一例を示す構成ブロック図である。
導体リレーの構成の一例を示す構成ブロック図である。
【図１２】半導体リレーに用いられるトレンチ型ＤＭＯ
ＳＦＥＴの一例を示す構成断面図である。
ＳＦＥＴの一例を示す構成断面図である。
１ 発光素子
２ 受光素子
３ 制御回路
４，５ トレンチ型ＤＭＯＳＦＥＴ
６ シリコン基板
７ エピタキシャル層
８，１２ ゲート酸化膜
９，１３ ゲート電極
１０ 絶縁膜
１１ ソース電極
１００，１０１ 入力端子
１０２，１０３ 出力端子
Claims (5)
- 【請求項１】トレンチ型２重拡散ＭＯＳ電界効果トラン
ジスタにおいて、 シリコン基板と、 このシリコン基板上に形成されたエピタキシャル層と、 このエピタキシャル層に形成されたトレンチの周囲であ
ってエピタキシャル層の上面から順次形成されたソース
層及びベース層と、 前記トレンチの内壁であって前記エピタキシャル層に隣
接する部分の膜厚が他の部分よりも厚いゲート酸化膜
と、 このゲート酸化膜の内側に形成されるゲート電極と、 前記エピタキシャル層の表面にある前記ベース層及び前
記ソース層の隣接部分に形成されたソース電極とから構
成されたことを特徴とするトレンチ型２重拡散ＭＯＳ電
界効果トランジスタ。 - 【請求項２】前記ゲート酸化膜の前記トレンチの底部分
の膜厚が他の部分よりも厚いことを特徴とする請求項１
記載のトレンチ型２重拡散ＭＯＳ電界効果トランジス
タ。 - 【請求項３】半導体リレーに用いることを特徴とする請
求項１若しくは請求項２記載のトレンチ型２重拡散ＭＯ
Ｓ電界効果トランジスタ。 - 【請求項４】ＬＳＩテスタのリレーマトリックスに用い
ることを特徴とする請求項１若しくは請求項２記載のト
レンチ型２重拡散ＭＯＳ電界効果トランジスタ。 - 【請求項５】トレンチ型２重拡散ＭＯＳ電界効果トラン
ジスタの製造方法において、 シリコン基板上にエピタキシャル層を形成し、このエピ
タキシャル層を異方性エッチングでトレンチを形成する
工程と、 前記エピタキシャル層の表面に窒化膜を形成する工程
と、 異方性エッチングして前記トレンチの底部分の前記窒化
膜を除去する工程と、 前記トレンチの側壁の前記窒化膜をマスクとして、酸化
膜を成長させる工程と、 ウェットエッチングによって前記窒化膜を除去する工程
と、 ゲート酸化膜を前記トレンチの側壁に形成する工程と、 前記トレンチが埋まるようにゲート電極となるポリシリ
コンを堆積させる工程と、 堆積されたポリシリコンの表面を機械的に研磨して前記
エピタキシャル層の表面を露出させる工程と、 ベース層を形成し、ソース層を形成し、絶縁膜やコンタ
クトホールを順次形成し、ソース電極をアルミニウム配
線によって形成する工程とから成ることを特徴とするト
レンチ型２重拡散ＭＯＳ電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355847A JP2003158268A (ja) | 2001-11-21 | 2001-11-21 | トレンチ型２重拡散ｍｏｓ電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355847A JP2003158268A (ja) | 2001-11-21 | 2001-11-21 | トレンチ型２重拡散ｍｏｓ電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003158268A true JP2003158268A (ja) | 2003-05-30 |
Family
ID=19167474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001355847A Pending JP2003158268A (ja) | 2001-11-21 | 2001-11-21 | トレンチ型２重拡散ｍｏｓ電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003158268A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302925A (ja) * | 2004-04-09 | 2005-10-27 | Toshiba Corp | 半導体装置 |
| US7268392B2 (en) * | 2004-10-22 | 2007-09-11 | Kabushiki Kaisha Toshiba | Trench gate semiconductor device with a reduction in switching loss |
| US7413954B2 (en) | 2004-09-27 | 2008-08-19 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device and manufacturing method of the same |
| JP2008270365A (ja) * | 2007-04-17 | 2008-11-06 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2009503873A (ja) * | 2005-07-27 | 2009-01-29 | インターナショナル レクティファイアー コーポレイション | 分割電極ゲートトレンチ・パワーデバイス |
-
2001
- 2001-11-21 JP JP2001355847A patent/JP2003158268A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302925A (ja) * | 2004-04-09 | 2005-10-27 | Toshiba Corp | 半導体装置 |
| US7413954B2 (en) | 2004-09-27 | 2008-08-19 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device and manufacturing method of the same |
| US7268392B2 (en) * | 2004-10-22 | 2007-09-11 | Kabushiki Kaisha Toshiba | Trench gate semiconductor device with a reduction in switching loss |
| JP2009503873A (ja) * | 2005-07-27 | 2009-01-29 | インターナショナル レクティファイアー コーポレイション | 分割電極ゲートトレンチ・パワーデバイス |
| JP2008270365A (ja) * | 2007-04-17 | 2008-11-06 | Toyota Motor Corp | 半導体装置とその製造方法 |
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