CN114093948A - 场板沟槽场效应晶体管及其制造方法 - Google Patents

场板沟槽场效应晶体管及其制造方法 Download PDF

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Abstract

本发明公开了场板沟槽场效应晶体管(FET)及其制造方法。该场板沟槽FET包括漏区、外延层、源区、沟槽、形成于沟槽内的栅导电层、形成于沟槽竖直侧墙上的场板介电层、形成于沟槽之下的阱区、源区接触以及栅区接触。当阱区与栅导电层直接接触时，场板沟槽FET可被用为工作于耗尽模式的常态导通器件，当阱区通过场板介电层与栅导电层电隔离时，场板沟槽FET可被用为工作于累积或耗尽模式的常态关断器件。场板沟槽FET具有更低的栅源泄漏电流和更小的导通电阻。

Description

场板沟槽场效应晶体管及其制造方法
技术领域
本发明涉及半导体器件，特别地，涉及场板沟槽场效应晶体管(Field EffectTransistor，FET)及其制造方法。
背景技术
图1示出了现有技术结型场效应晶体管(Junction Field Effect Transistor，JFET)100的剖面图。JFET 100包括N+型掺杂的漏区201(通常作为半导体衬底)，形成于漏区201之上的N-型掺杂的外延层202，填充有氧化层29的U型沟槽28，以及形成于外延层202内的N+型掺杂的源区203，其中U型沟槽28被P+型掺杂的栅区204包围环绕。JFET 100还包括源区接触206和栅区接触27。栅区204由P型注入形成，并需要较大的沟槽窗口来避免遮蔽。在U型沟槽28的竖直侧墙中进行P型注入，这使得两个相邻的U型沟槽28之间的宽度W1减小，将减小后的宽度定义为W2。可通过PN结的横向耗尽来完成器件电流控制。源区203内的P型注入形成了靠近源区接触206的N+/P+结，这可导致较高的栅源泄漏电流和较低的栅源击穿电压。此外，U型沟槽和P型注入可导致位于一个晶圆上的两种不同JFET芯片间的高易变性，特别是当JFET的半导体衬底为碳化硅时，这种情况更易发生。此外，JFET 100仅仅旨在作为常态导通器件，其需要一个与其组成共源共栅结构的硅常态关断金属氧化物半导体场效应晶体管(MetalOxide Semiconductor Field Effect Transistor，MOSFET)以实现栅极控制，其中共源共栅结构是指JFET与MOSFET串联，MOSFET的漏极与JFET的源极耦接，JFET的栅极与MOSFET的源极耦接。MOSFET的栅极用作共源共栅结构的栅极，MOSFET的源极用作共源共栅结构的源极，JFET的漏极用作共源共栅结构的漏极。
因此，设计比现有技术JFET 100性能更好的场效应晶体管FET很有必要，例如设计具有多偏置配置、较低的栅源泄漏电流、较高的击穿电压和较小的导通电阻的FET。
发明内容
针对现有技术中存在的问题，本发明的目的在于提供一种比现有技术性能优越(例如导通电阻更小)的FET及其制造方法。
根据本发明一实施例，提出了一种场板沟槽FET，包括：漏区，具有第一导电类型；外延层，形成于漏区之上，具有第一导电类型；源区，形成于外延层内，具有第一导电类型；沟槽，填充有栅导电层和场板介电层，其中栅导电层形成于源区上表面的下方，场板介电层形成于沟槽的竖直侧墙上；阱区，形成于沟槽之下，具有第二导电类型；栅区接触，形成于栅导电层之上；以及源区接触，形成于源区之上，其中阱区与栅导电层直接接触或通过场板介电层与栅导电层隔离。
根据本发明又一实施例，提出了一种场板沟槽FET的制造方法，包括：在漏区之上形成具有第一导电类型的外延层；在外延层内形成具有第一导电类型的源区；在外延层内形成沟槽；在沟槽之下形成具有第二导电类型的阱区；形成介电层；移除沟槽底部和源区上表面的介电层，以界定场板介电层；在沟槽内形成栅导电层；以及在栅导电层和源区之上分别形成栅区接触和源区接触。
根据本发明再一实施例，提出了一种场板沟槽FET的制造方法，包括：在漏区之上形成具有第一导电类型的外延层；在外延层内形成具有第一导电类型的源区；在外延层内形成沟槽；在沟槽之下形成具有第二导电类型的阱区；形成介电层；在源区底部之下或源区上表面的下方形成栅导电层；移除源区上表面的介电层，以界定场板介电层；以及在栅导电层和源区之上分别形成栅区接触和源区接触。
根据本发明的实施例，场板沟槽FET没有N+/P+源/栅结，可提供更低的栅源泄漏电流，而且具有更小的器件尺寸。此外，由于不需要在沟槽的竖直侧墙上进行P型注入，并且沟槽内填充有栅导电层(例如多晶硅层)，场板沟槽FET具有较小的导通电阻。如果移除沟槽底部的介电层，阱区可与栅导电层直接接触，从而形成工作于耗尽模式的常态导通FET。如果在形成栅导电层之前不移除沟槽底部的介电层，阱区可通过场板介电层与栅导电层电隔离，阱区与阱区接触相连接，形成工作于累积-耗尽模式(即工作于累积模式或耗尽模式)的常态关断FET。
附图说明
图1示出了现有技术JFET 100的剖面图；
图2示出了根据本发明一实施例的场板沟槽FET 200a的剖面图；
图3示出了根据本发明又一实施例的场板沟槽FET 200b的剖面图；
图4示出了根据本发明一实施例的场板沟槽FET芯片200c的俯视图；
图5示出了根据本发明又一实施例的场板沟槽FET 300的剖面图；
图6示出了根据本发明一实施例的场板沟槽FET 300沿图5虚线La所得的剖面图300a；
图7示出了根据本发明又一实施例的场板沟槽FET芯片300b的俯视图；
图8示出了根据本发明又一实施例的场板沟槽FET 300沿图5虚线La所得的剖面图300c；
图9-18示出了根据本发明一实施例的一种场板沟槽FET制造方法的剖面图；
图19-22示出了根据本发明又一实施例的一种场板沟槽FET制造方法的剖面图。
具体实施方式
下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。本发明能够以多种形式具体实施而不脱离发明的精神或实质，以下实施例不限于任何细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。此外，在本发明实施例的以下详细描述中，阐述了许多具体细节，以便提供对本发明实施例的透彻理解。然而，对于本领域的普通技术人员来说显而易见的是，不必采用这些特定细节来实行本发明。并且应当注意，不详细描述公知的电路、材料和方法，以避免混淆本发明。
在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称元件“连接到”或“耦接”到另一元件时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
在本发明的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本发明的实施例可以在不同于本说明书描述的方向下仍可运作。在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。“一个/这个/那个”并不用于特指单数，而可能涵盖复数形式。“在......内”可能涵盖“在......内/上”。“在一个实施例中/根据本发明的一个实施例”的用法并不用于特指同一个实施例中，当然也可能是同一个实施例中。除非特别指出，“或”可以涵盖“和/或”的意思。若“晶体管”的实施例可以包括“场效应晶体管”或者“双极结型晶体管”，则“栅极/栅区”、“源极/源区”、“漏极/漏区”分别可以包括“基极/基区”、“发射极/发射区”、“集电极/集电区”，反之亦然。本领域技术人员应该理解以上对各用词的说明仅仅提供一些示例性的用法，并不用于限定这些词。
在本说明书中，用“+”和“-”来描述掺杂区的相对浓度，但是这并不限制掺杂区的浓度范围，也不对掺杂区进行其他方面的限制。例如，下面描述为N+型或N-型掺杂，亦可以称为N型掺杂。
图2示出了根据本发明一实施例的场板沟槽FET 200a的剖面图。场板沟槽FET200a包括：具有第一导电类型(例如N+型掺杂)的漏区101，形成于漏区101之上的具有第一导电类型(例如N-型掺杂)的外延层102，形成于外延层102内的具有第一导电类型(例如N+型掺杂)源区103，形成于外延层102内的沟槽10，形成于沟槽10内且在源区103上表面的下方的具有第一导电类型或第二导电类型(例如N+型掺杂或P+型掺杂)的栅导电层13，以及形成于沟槽10的竖直侧墙上的场板介电层15。在一实施例中，场板介电层15可包括二氧化硅(SiO2)，栅导电层13可包括多晶硅。
场板沟槽FET 200a还包括：形成于栅导电层13之下的具有第二导电类型(例如P+型掺杂)的阱区14，形成于源区103之上的源区接触16，形成于栅导电层13之上的栅区接触17，以及覆盖沟槽10和栅区接触17的介电层18。在一实施例中，栅导电层13通过场板介电层15与源区103电隔离，从而大大减小了栅源泄漏电流。在一实施例中，场板介电层15与源区103相邻。漏区101可包括掺杂碳化硅(SiC)、硅(Si)、锗化硅(SiGe)和/或其它合适的半导体材料。
在图2所示的实施例中，沟槽10的竖直侧墙上无需进行P型注入，且沟槽10内填充有栅导电层13(例如多晶硅层)，因而沟槽10和宽度W3均可进一步缩小，场板沟槽FET 200a具有比现有技术JFET 100更小的导通电阻。在一实施例中，沟槽10是U型的，具有高坡度的竖直侧墙，例如竖直侧墙的角度θ可为86°或90°。在其他实施例中，沟槽10竖直侧墙的坡度大于86°，即θ大于86°。其中，竖直侧墙的坡度低于86°可能会导致以下问题：当注入阱区14时，沟槽10的竖直侧墙上形成不需要的表面P型层，这可能会减小两个相邻的场板介电层15之间的宽度W3(即器件的沟道宽度)，并增大导通电阻。在其他实施例中，沟道的工艺变化和参数(例如场板介电层15的厚度、宽度W3的大小和外延层102内初始外延沟道浓度)的优化设计可以取最佳击穿电压和导通电阻的折衷。
在图2所示的实施例中，栅导电层13与阱区14直接接触，以获得更好的沟道夹断和击穿能力。在一实施例中，栅导电层13形成于源区103底部或者源区103底部之下以减小栅源电容。通过适当的配置，场板沟槽FET200a可作为工作于耗尽模式的常态导通器件。例如，在导通状态下，在栅区接触17上施加第一偏置电压(例如栅区电压Vg＝0V)，在关断状态下，在栅区接触17上施加第一偏置电压(例如栅区电压Vg＝-15V)，以此实现典型工作条件(例如工作于耗尽模式的常态导通FET)。在图2所示的实施例中，由于栅导电层13的存在，场板沟槽FET 200a的栅极控制由横向沟道耗尽实现，即当栅区电压为负(例如栅区电压Vg＝-4V)时，图2所示的耗尽线是横向的。在一实施例中，与硅MOSFET组成共源共栅结构的场板沟槽FET 200a可被用为标准栅极驱动器。
图3示出了根据本发明又一实施例的场板沟槽FET 200b的剖面图。图3所示的场板沟槽FET 200b包括有源区和终端区。与图2所示的场板沟槽FET 200a不同的是，在场板沟槽FET 200b中，栅导电层13仅在终端区内与阱区14直接接触，这有利于提高场板介电层15的可靠性，并减小栅源泄漏电流和栅漏电容。如图3所示，在有源区内，栅导电层13通过场板介电层15与阱区14隔离。在终端区内，栅导电层13仅在外围单元中与阱区14直接接触。在图3所示实施例中，场板沟槽FET 200b包括位于终端区内的两个虚拟单元。本领域的普通技术人员应当理解，在其他实施例中，虚拟单元的数量并不限于两个。虚拟单元不与源区接触16相连接，该虚拟单元用于避免终端区的电流密度过大。
图4示出了根据本发明一实施例的场板沟槽FET芯片200c的俯视图。其中场板沟槽FET芯片200c可包括场板沟槽FET 200a或者场板沟槽FET200b。在图4所示的实施例中，场板沟槽FET芯片200c包括位于顶部的两个焊盘，分别为用于源区接触16的源区焊盘161和用于栅区接触17的栅区焊盘171，这使得场板沟槽FET芯片200c能够很容易地与共源共栅结构的另一MOSFET封装在一起。在图4所示的实施例中，用于栅区电压Vg的栅区信号路径位于终端区外围，且栅区信号路径与栅区焊盘171相连接。
图5示出了根据本发明又一实施例的场板沟槽FET 300的剖面图。与场板沟槽FET200a不同的是，场板沟槽FET 300的阱区14形成于位于沟槽10底部的场板介电层15之下，即阱区14通过场板介电层15与栅导电层13电隔离。
图6示出了根据本发明一实施例的场板沟槽FET 300沿图5虚线La所得的剖面图300a。在图6所示的实施例中，阱区接触19形成于阱区14之上，且与阱区14相连接。
图7示出了根据本发明又一实施例的场板沟槽FET芯片300b的俯视图，其中场板沟槽FET芯片300b可包括场板沟槽FET 300。在图7所示的实施例中，场板沟槽FET芯片300b包括三个焊盘，分别为用于源区接触16的源区焊盘161，用于栅区接触17的栅区焊盘171和用于阱区接触19的阱区焊盘191，还包括沿芯片300b顶部的用于阱区电压Vwell的阱区信号路径，沿芯片300b底部的用于栅区电压Vg的栅区信号路径，其中阱区信号路径与阱区焊盘191相连接。
图8示出了根据本发明又一实施例的场板沟槽FET 300沿图5虚线La所得的剖面图300c。在图8所示的实施例中，阱区14与源区接触16相连接，即源区接触16与图6所示的阱区接触19相连接。在一实施例中，阱区14通过源区接触16接地，并且在阱区14接地的情况下，场板沟槽FET 300也可在栅区接触17的正偏置电压下工作。其中源区接触16上可施加源区电压Vs。
在图5至图7所示的实施例中，场板沟槽FET 300可作为工作于累积-耗尽模式下的常态关断器件。例如，在关断状态下(即FET 300工作于耗尽模式)，在栅区接触17上施加第二偏置电压(例如栅区电压Vg＝-5V)，在阱区接触19上施加第三偏置电压(例如阱区电压Vwell＝-15V)。在一实施例中，第二偏置电压比第三偏置电压大10V。在导通状态下(即FET300工作于累积模式)，在栅区接触17上施加第二偏置电压(例如栅区电压Vg＝10V)，在阱区接触19上施加第三偏置电压(例如阱区电压Vwell＝0V)。在一实施例中，第二偏置电压比第三偏置电压大10V。在图5至图7所示的实施例中，用于阱区14的独立阱区接触19可使得导通电阻进一步减小，这使得累积模式可在沟道区域启用。
图9-18示出了根据本发明一实施例的一种场板沟槽FET的制造方法的剖面图。该制造方法主要包括步骤S01，S02，S03，S04，S05，S06A，S07A，S07A’，S08A和S09A。
在步骤S01，如图9所示，在具有第一导电类型(例如N+型掺杂碳化硅衬底)的漏区101之上形成具有第一导电类型(例如N-型掺杂)的外延层102。
在步骤S02，如图10所示，利用离子注入在外延层102内形成具有第一导电类型(例如N+型掺杂)的源区103。在一实施例中，步骤S02可在室温下完成。
在步骤S03，如图11所示，在外延层102内形成沟槽10。在一实施例中，形成沟槽10的步骤包括沟槽掩模层11的定义和用于定义沟槽10的碳化硅干法刻蚀，其中沟槽10的深度Dt可定义为1pm到5μm之间。沟槽掩模层11可在源区103之上淀积形成，再依据所需FET的数量进行图形化。在图11所示的示例中，沟槽掩模层11用于形成两个FET，但这并不用于限制本发明。在其他实施例中，可以形成其他合适数量的FET。在一实施例中，沟槽掩模层11可包括硬掩模层(例如氮化物层和/或氧化硅层)和/或软掩模层(例如光刻胶层)。在一实施例中，刻蚀外延层102的步骤包括反应离子刻蚀(Reactive lon Etching，RIE)工艺，RIE可用来刻蚀以形成具有任何合适深度和/或宽度的沟槽10。
在步骤S04，如图12所示，在沟槽10之下形成具有第二导电类型的阱区14。在一实施例中，将第二导电类型的离子通过沟槽10注入到外延层102内，形成阱区14。在一实施例中，P+型离子(例如铝或硼)可通过多次注入工艺注入到外延层102内。在一实施例中，制造方法还包括刻蚀沟槽掩模层11和阱区退火以形成阱区14。
在步骤S05，如图13所示，在步骤S04之后，在器件上表面形成介电层1002(例如氧化层)。在一实施例中，介电层1002由热氧化和/或淀积形成，其厚度(例如50nm至150nm)由实际应用决定。
在步骤S06A，如图14所示，移除沟槽10底部和源区103上表面的介电层1002，以界定场板介电层15(例如场板氧化层)。在一实施例中，可利用各向异性刻蚀工艺移除图13中沟槽10底部和源区103上表面的介电层1002，则剩下的介电层1002形成了图14中的场板介电层15。
在步骤S07A，如图15所示，在沟槽10内形成栅导电层13。在一实施例中，步骤S07包括N+/P+型掺杂的多晶硅淀积工艺。在另一实施例中，为减小栅源电容，在步骤S07A之后，制造方法还包括步骤S07A’，如图16所示，利用各向异性多晶硅刻蚀工艺，在源区103上表面的下方形成栅导电层13(例如将栅导电层13回蚀至源区103底部)。在一实施例中，栅导电层13是N+型掺杂的，以便于在向器件施加反向电压时获得更高的耗尽。
在步骤S08A，如图17所示，通过源金属化和栅金属化在源区103和栅导电层13之上分别形成源区接触16和栅区接触17。在一实施例中，步骤S08A还包括在源区103上表面和栅导电层13上表面的镍淀积工艺。随后利用淀积形成介电层18，以隔离源区接触16和栅区接触17。在步骤S09A，最终形成如图18所示的接触开口。
在图18所示的实施例中，该器件对应于场板沟槽FET 200a，其中阱区14和栅导电层13直接接触，当在栅区接触17上施加第一偏置电压时，场板沟槽FET可作为工作于耗尽模式的常态导通器件。
图19-22示出了根据本发明又一实施例的一种场板沟槽FET的制造方法的剖面图。在执行图9至图13所示的步骤S01至S05之后，制造方法还包括步骤S06B至S09B。
在步骤S06B，如图19所示，在步骤S05之后，在源区103底部之下或源区103上表面的下方形成栅导电层13，其中栅导电层13可具有第一导电类型或第二导电类型。在一实施例中，步骤S06B包括N+/P+型掺杂的多晶硅淀积工艺和各向异性多晶硅刻蚀工艺，在源区103上表面的下方形成栅导电层13(例如将栅导电层13回蚀至源区103底部)。
在步骤S07B，如图20所示，移除源区103上表面的介电层1002，以界定场板介电层15。在图20所示的实施例中，不移除沟槽10底部的介电层1002，则剩下的介电层1002形成了场板介电层15。在一实施例中，可利用各向异性刻蚀工艺形成场板介电层15。
在步骤S08B，如图21所示，利用源金属化和栅金属化在源区103和栅导电层13之上分别形成源区接触16和栅区接触17。随后利用淀积形成介电层18，以隔离源区接触16和栅区接触17。在步骤S09B，最终形成如图22所示的接触开口。
在图22所示的实施例中，该器件对应于场板沟槽FET 300，其中阱区14通过场板介电层15与栅导电层13电隔离，阱区14与阱区接触19相连接。当在栅区接触17上施加第二偏置电压，在阱区接触19上施加第三偏置电压时，场板沟槽FET可作为工作于累积-耗尽模式下的常态关断器件。
虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (16)

1.一种场板沟槽场效应晶体管(FET)，包括：
漏区，具有第一导电类型；
外延层，形成于漏区之上，具有第一导电类型；
源区，形成于外延层内，具有第一导电类型；
沟槽，填充有栅导电层和场板介电层，其中栅导电层形成于源区上表面的下方，场板介电层形成于沟槽的竖直侧墙上；
阱区，形成于沟槽之下，具有第二导电类型；
栅区接触，形成于栅导电层之上；以及
源区接触，形成于源区之上；其中
阱区与栅导电层直接接触或通过场板介电层与栅导电层隔离。
2.如权利要求1所述的场板沟槽FET，其中当阱区与栅导电层直接接触，且在栅区接触上施加第一偏置电压时，场板沟槽FET作为工作于耗尽模式的常态导通器件。
3.如权利要求1所述的场板沟槽FET，其中阱区仅在终端区内与栅导电层直接接触。
4.如权利要求1所述的场板沟槽FET，其中场板介电层形成于沟槽底部，阱区形成于位于沟槽底部的场板介电层之下。
5.如权利要求4所述的场板沟槽FET，还包括：
阱区接触，形成于阱区之上，当在栅区接触上施加第二偏置电压，在阱区接触上施加第三偏置电压时，该场板沟槽FET作为工作于累积或耗尽模式的常态关断器件。
6.如权利要求5所述的场板沟槽FET，其中阱区接触与源区接触相连接。
7.如权利要求1所述的场板沟槽FET，其中沟槽是U型的，且沟槽的竖直侧墙的坡度大于86°。
8.如权利要求1所述的场板沟槽FET，其中场板沟槽FET的栅极控制由横向沟道耗尽实现。
9.如权利要求1所述的场板沟槽FET，其中栅导电层形成于源区底部。
10.如权利要求1所述的场板沟槽FET，其中场板介电层形成于栅导电层和源区之间。
11.一种场板沟槽FET的制造方法，包括：
在漏区之上形成具有第一导电类型的外延层；
在外延层内形成具有第一导电类型的源区；
在外延层内形成沟槽；
在沟槽之下形成具有第二导电类型的阱区；
形成介电层；
移除沟槽底部和源区上表面的介电层，以界定场板介电层；
在沟槽内形成栅导电层；以及
在栅导电层和源区之上分别形成栅区接触和源区接触。
12.如权利要求11所述的制造方法，还包括：
将栅导电层回蚀至源区底部或源区上表面的下方。
13.如权利要求11所述的制造方法，其中阱区与栅导电层直接接触，场板沟槽FET作为常态导通器件。
14.一种场板沟槽FET的制造方法，包括：
在漏区之上形成具有第一导电类型的外延层；
在外延层内形成具有第一导电类型的源区；
在外延层内形成沟槽；
在沟槽之下形成具有第二导电类型的阱区；
形成介电层；
在源区底部之下或源区上表面的下方形成栅导电层；
移除源区上表面的介电层，以界定场板介电层；以及
在栅导电层、源区和阱区之上分别形成栅区接触、源区接触和阱区接触。
15.如权利要求14所述的制造方法，其中栅导电层通过场板介电层与阱区电隔离，场板沟槽FET作为常态关断器件。
16.如权利要求15所述的制造方法，还包括：
在阱区之上形成阱区接触，其中阱区接触与源区接触相连接或与源区接触电隔离。
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