WO2019159350A1 - 炭化珪素半導体装置 - Google Patents

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relaxation
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貴亮 富永
裕 福井
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三菱電機株式会社
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a silicon carbide semiconductor device.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the former discloses a vertical n-channel MOSFET using silicon carbide (SiC) as a semiconductor material.
  • a trench gate type MOSFET is disclosed in International Publication No. 2012/077617 (Patent Document 3) for the purpose of further reducing the on-voltage of a vertical n-channel MOSFET using silicon carbide.
  • the n-channel MOSFET has an n-type drift layer and a p-type well provided thereon.
  • the drain voltage of the MOSFET that is, the voltage of the drain electrode
  • a displacement current is generated via a parasitic capacitance existing between the p-type well and the n-type drift layer. Displacement current generated on the drain electrode side flows to the drain electrode, and displacement current generated on the source electrode side flows to the source electrode via the p-type well.
  • the vertical n-channel MOSFET typically, in addition to the p-type well constituting the MOSFET cell that actually functions as a MOSFET, another p-type well is provided in the outer peripheral region of the chip.
  • these other p-type wells are those located directly under the gate pad.
  • These p-type wells in the outer peripheral region usually have a very large cross-sectional area (area in a planar layout) as compared with the p-type well of the MOSFET cell. For this reason, in the p-type well in the outer peripheral region, the displacement current described above needs to flow through a long path before reaching the source electrode. Therefore, this p-type well has a high electric resistance as a current path for displacement current.
  • silicon carbide is less likely to reduce electrical resistance by doping than silicon, and therefore, when silicon carbide is used, the parasitic resistance of the p-type well tends to increase. This large parasitic resistance tends to lead to a large potential drop in the p-type well. From the above, when silicon carbide is used, the above-described fear of dielectric breakdown is further increased.
  • a low-resistance p-type semiconductor layer is provided, in whole or in part, on the upper surface of a p-type well located below the gate pad in the outer peripheral region.
  • Patent Document 4 a low-resistance n-type is entirely or partially formed on the upper surface of a p-type well located below the gate pad in the outer peripheral region. A semiconductor layer is provided.
  • the voltage distribution in the p-type well due to the potential drop when the displacement current flows in the p-type well located below the gate pad is further compared with the case where a low-resistance p-type semiconductor layer is provided. Can be suppressed. Thereby, the potential difference between the p-type well and the gate electrode is suppressed. Therefore, the gate insulating film is prevented from being broken.
  • the structure of the outer peripheral region (more generally speaking, the non-element region) is usually different between the planar type MOSFET and the trench type MOSFET.
  • the technologies of International Publication No. 2010/098294 and International Publication No. 2011/007387 relate to a planar type MOSFET, and are not necessarily suitable for a trench type.
  • the present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a trench type that can prevent element destruction during switching by suppressing a potential drop when a displacement current flows. It is providing the silicon carbide semiconductor device of this.
  • the silicon carbide semiconductor device of the present invention has an element region and a non-element region provided outside the element region in plan view.
  • a silicon carbide semiconductor device includes a silicon carbide semiconductor substrate, a drift layer, a base region, a source region, a first trench, a gate insulating film, a gate electrode, a first relaxation region, a source pad electrode, and a gate.
  • a pad electrode, at least one impurity region, at least one second trench, and at least one second relaxation region are included.
  • the silicon carbide semiconductor substrate extends over the element region and the non-element region.
  • the drift layer is provided on the silicon carbide semiconductor substrate, is made of silicon carbide, and has the first conductivity type.
  • the base region is disposed in the element region, is provided on the drift layer, and has a second conductivity type different from the first conductivity type.
  • the source region is disposed in the element region, is provided on the base region, and has the first conductivity type.
  • the first trench has a side surface that penetrates the source region and the base region, and a bottom surface.
  • the gate insulating film is provided on the side surface and the bottom surface of the first trench.
  • the gate electrode is provided in the first trench through a gate insulating film.
  • the first relaxation region is disposed below the first trench, is in contact with the drift layer, and has the second conductivity type.
  • the source pad electrode is electrically connected to the source region and the first relaxation region.
  • the gate pad electrode is disposed in the non-element region and is electrically connected to the gate electrode.
  • the impurity region is disposed at least in the non-element region, is provided on the drift layer, and has the first conductivity type.
  • the second trench has a side surface penetrating the impurity region and a bottom surface.
  • the second relaxation region is disposed below the second trench, is in contact with the drift layer, and has the second conductivity type.
  • the impurity region on the drift layer is included as a part of the path of the displacement current passing through the second relaxation region in the non-element region during high-speed switching of the silicon carbide semiconductor device. This reduces the effective sheet resistance for this displacement current. Therefore, the magnitude of the potential drop due to the displacement current is suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region and the gate potential due to this potential drop is suppressed. Therefore, dielectric breakdown between the second relaxation region and the region having the gate potential is prevented.
  • FIG. 2 is a schematic partial sectional view taken along line II-II in FIG.
  • FIG. 3 is a schematic partial sectional view taken along line III-III in FIG. 1.
  • FIG. 4 is a schematic partial sectional view taken along line IV-IV in FIG. 1.
  • FIG. 7 is a partial cross sectional view taken along line VV in FIG. 6 schematically showing a configuration of a silicon carbide device in a modification of the first embodiment of the present invention.
  • FIG. 7 is a partial cross-sectional perspective view schematically showing a configuration of a silicon carbide device in a modification of the first embodiment of the present invention, with a part of the configuration on the upper surface side being omitted.
  • FIG. 8 is a schematic partial sectional view taken along line VIII-VIII in FIG. 7.
  • FIG. 8 is a partial cross sectional view showing the configuration of the silicon carbide device in the third embodiment of the present invention in a cross section similar to that of line VIII-VIII in FIG. 7.
  • FIG. 8 is a partial cross sectional view showing a configuration of a silicon carbide device in a fourth embodiment of the present invention in a cross section similar to line VIII-VIII in FIG. 7. It is a fragmentary sectional view which shows the structure in the non-element area
  • FIG. 8 is a partial cross sectional view showing a configuration of a silicon carbide device in a sixth embodiment of the present invention in a cross section similar to line VIII-VIII in FIG. 7.
  • FIG. 8 is a partial cross sectional view showing a configuration of a silicon carbide device in a seventh embodiment of the present invention in a cross section similar to line VIII-VIII in FIG. 7. It is a fragmentary sectional view which shows the structure in the non-element area
  • FIG. 8 is a partial cross sectional view showing a configuration of a silicon carbide device in a ninth embodiment of the present invention in a cross section similar to that of line VIII-VIII in FIG. 7.
  • FIG. 8 is a partial cross sectional view showing a configuration of a silicon carbide device in a ninth embodiment of the present invention in a cross section similar to that of line VIII-VIII in FIG. 7.
  • FIG. 41 is a partial plan view showing a configuration of a silicon carbide semiconductor layer in a non-element region of a silicon carbide device in a tenth embodiment of the present invention.
  • FIG. 17 is a partial cross-sectional view taken along line XVII-XVII in FIG. 16.
  • FIG. 17 is a partial cross-sectional view taken along line XVIII-XVIII in FIG.
  • FIG. 17 is a partial plan view showing a configuration of a silicon carbide semiconductor layer in a non-element region of a silicon carbide device in an eleventh embodiment of the present invention, in the same visual field as FIG. FIG.
  • FIG. 17 is a partial plan view showing a configuration of a silicon carbide semiconductor layer in a non-element region of a silicon carbide device according to a twelfth embodiment of the present invention, in the same field of view as FIG.
  • FIG. 34 is a partial cross sectional view showing a configuration in a non-element region of a silicon carbide device in a thirteenth embodiment of the present invention.
  • FIG. 20 is a partial cross sectional view showing a configuration of a silicon carbide device in Embodiment 14 of the present invention in a cross section similar to that of line VIII-VIII in FIG. 7.
  • FIG. 1 is a plan view schematically showing a configuration of MOSFET 701 (silicon carbide semiconductor device) in the first embodiment.
  • MOSFET 701 has an element region RE and a non-element region RN in plan view.
  • the element region RE includes a region where a channel controlled by a gate electrode is disposed, and is typically a region where a MOSFET cell that actually functions as a MOSFET is disposed.
  • the non-element region RN is provided outside the element region RE, and includes a region where a gate pad electrode 14 for supplying a desired voltage from the outside to the gate electrode is disposed.
  • a wire made of a metal such as aluminum is connected to the gate pad electrode 14 by ultrasonic bonding or the like.
  • the non-element region RN may include a termination region of the MOSFET 701.
  • FIG. 2 and FIG. 3 schematically show different partial cross sections in the element region RE along the lines II-II and III-III in FIG. 1, respectively.
  • FIG. 4 schematically shows a partial cross section in the non-element region RN along the line IV-IV in FIG.
  • a dot pattern is given to a region having a p-type (second conductivity type).
  • MOSFET 701 includes substrate 11 (silicon carbide semiconductor substrate), epitaxial layer 30 (silicon carbide semiconductor layer), gate insulating film 2, gate electrode 1, gate pad electrode 14, source pad electrode 4, and drain electrode 104. And an interlayer insulating film 5 and an insulator region 102.
  • the epitaxial layer 30 includes the drift layer 10, the base region 7, the source region 8, the impurity region 108, the high concentration region 6, the first relaxation region 3, the second relaxation region 103, and the connection region 9. Have.
  • the epitaxial layer 30 is provided with a first trench 12 (FIGS. 2 and 3) and a second trench 112 (FIG. 4).
  • the substrate 11 extends over the element region RE and the non-element region RN.
  • the substrate 11 has n-type (first conductivity type).
  • the epitaxial layer 30 is provided by epitaxial growth on the substrate 11 and extends over the element region RE and the non-element region RN.
  • the drift layer 10 is provided on the substrate 11 across the element region RE and the non-element region RN.
  • Drift layer 10 is made of silicon carbide.
  • the drift layer 10 has n-type and has a donor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the donor concentration of the drift layer 10 is preferably lower than the donor concentration of the substrate 11.
  • the base region 7 is disposed in the element region RE and is provided on the drift layer 10.
  • Base region 7 has a p-type (second conductivity type different from the first conductivity type), and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 . .
  • the acceptor concentration and thickness of the base region 7 may not be uniform.
  • the source region 8 is disposed in the element region RE and is provided on the base region 7.
  • the source region 8 has an n-type and has a donor concentration higher than that of the drift layer 10, specifically, 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the high concentration region 6 is disposed in the element region RE, and reaches the base region 7 through the source region 8.
  • the high concentration region 6 has a p-type and has an acceptor concentration higher than that of the base region 7, specifically, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3. Acceptor concentration.
  • the plurality of first trenches 12 are arranged in the element region RE at intervals.
  • a plurality of first trenches 12 appearing in a certain cross section as shown in FIG. 2 may be connected to each other in a planar layout.
  • the first trench 12 has a side surface and a bottom surface.
  • a side surface of the first trench 12 passes through the source region 8 and the base region 7.
  • the side surface of the first trench 12 reaches the drift layer 10 in the cross section of FIG.
  • the channel of the MOSFET is configured in the cross section of FIG.
  • the first relaxation region 3 is disposed below the first trench 12 and is in contact with the drift layer 10. Typically, the first relaxation region 3 is in contact with the bottom surface of the first trench 12.
  • First relaxation region 3 has a p-type, and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the acceptor concentration and thickness of the first relaxation region 3 may not be uniform.
  • the gate insulating film 2 is provided on the side surface and the bottom surface of the first trench 12. At least a part of the gate electrode 1 is provided in the first trench 12 via the gate insulating film 2.
  • the source pad electrode 4 is electrically connected to the source region 8 and the high concentration region 6 by ohmic junction or Schottky junction. In order to obtain this electrical connection, the source pad electrode 4 is in contact with the source region 8 and the high concentration region 6. A portion of the source pad electrode 4 that contacts the source region 8 and the high concentration region 6 may be silicided. In other words, the source electrode 4 may include a silicide layer that contacts the source region 8 and the high concentration region 6. The source pad electrode 4 is separated from the gate electrode 1 by an interlayer insulating film 5.
  • the source pad electrode 4 is electrically connected to the first relaxation region 3.
  • the source pad electrode 4 is connected to the first relaxation region 3 having the p-type only through the semiconductor region having the p-type.
  • the source pad electrode 4 is connected to the first relaxation region 3 through the high concentration region 6, the base region 7, and the connection region 9.
  • the connection region 9 is adjacent to the side surface of the first trench 12 between the base region 7 and the bottom surface of the first trench 12.
  • the connection region 9 is p-type as described above, and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the acceptor concentration and thickness of the connection region 9 may not be uniform.
  • connection region 9 may be provided on both sides of the first trench 12 in FIG. 3, it may be provided only on one side. In addition, even if the arrangement of the connection region 9 provided on one side of the first trench 12 and the arrangement of the connection region 9 provided on the other side of the first trench 12 are different in the longitudinal direction of the first trench 12. Good.
  • the gate pad electrode 14 is disposed in the non-element region RN and is electrically connected to the gate electrode 1 through an ohmic junction or a Schottky junction.
  • the gate electrode 1 includes a portion extending from the element region RE to the non-element region RN, and this extended portion is in contact with the gate pad electrode 14 in the non-element region RN. Thereby, an ohmic connection or a Schottky connection is provided between the gate pad electrode 14 and the gate electrode 1.
  • Impurity region 108 is disposed at least in non-element region RN and is provided on drift layer 10.
  • the impurity region 108 has an n-type and has a donor concentration higher than that of the drift layer 10. Specifically, the donor concentration of the impurity region 108 is 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 , and may be the same as or different from the donor concentration of the source region 8.
  • Impurity region 108 is separated from gate pad electrode 14 by interlayer insulating film 5. Note that the impurity region 108 is preferably electrically connected to the source pad electrode 4 in the present embodiment, but may be insulated. Impurity region 108 is preferably electrically connected to first relaxation region 3, but may be insulated.
  • the displacement current that flows from the second relaxation region 103 to the impurity region 108 via the drift layer 10 is one of the electrodes described above via some capacitance. Or may flow again into the second relaxation region 103 via the pn junction capacitance.
  • the second trench 112 (FIG. 4) is disposed in the non-element region RN.
  • the second trench 112 has a side surface and a bottom surface.
  • the side surface of the second trench 112 penetrates the impurity region 108 and reaches the drift layer 10.
  • the second trench 112 may have the same depth as the first trench 12.
  • the plurality of second trenches 112 are arranged at intervals.
  • a plurality of second trenches 112 appearing in a certain cross section as shown in FIG. 4 may be connected to each other in a planar layout.
  • the second relaxation region 103 is disposed below the second trench 112 and is in contact with the drift layer 10. Typically, the second relaxation region 103 is in contact with the bottom surface of the second trench 112. Second relaxation region 103 has a p-type, and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 . The acceptor concentration and thickness of the second relaxation region 103 may not be uniform. Second relaxation region 103 may have the same acceptor concentration as that of first relaxation region 3.
  • the second relaxation region 103 is preferably electrically connected to the source pad electrode 4 in the present embodiment, but may be insulated.
  • the second relaxation region 103 is preferably electrically connected to the first relaxation region 3, but may be insulated.
  • the second relaxation region 103 may be directly connected to the first relaxation region 3.
  • the insulator region 102 is provided in the second trench 112 and fills the second trench 112.
  • the second trench 112 is filled only with an insulator.
  • the material of the insulator region 102 may not be uniform.
  • the portions facing the side and bottom surfaces of the second trench 112 are made of the same material as the material of the gate insulating film 12 (FIG. 2), and the second trench 112 is filled through the portion.
  • the formed portion is made of the same material as that of the interlayer insulating film 5.
  • the drain electrode 104 is provided on the surface of the substrate 11 opposite to the surface on which the drift layer 10 is provided (the lower surface in FIGS. 2 to 4). Thus, the drain electrode 104 is electrically connected to the drift layer 10 having the n type via the substrate 11 having the n type. Specifically, at least one interface (in the present embodiment, two) forming an ohmic junction or a Schottky junction is provided between the drain electrode 104 and the drift layer 10.
  • the drain electrode 104 may contain silicide at the junction with the drift layer 10.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • these conductivity types may be reversed.
  • the terms “donor concentration” and “acceptor concentration” in the above description of the impurity concentration are interchanged.
  • the planar layout shown in FIG. 1 is an example, and the arrangement of the non-element regions RN in the planar layout is arbitrary.
  • impurity region 108 on drift layer 10 is included as a path of displacement current passing through second relaxation region 103 in non-element region RN (FIG. 4) during high-speed switching of MOSFET 701. This reduces the effective sheet resistance for this displacement current. Therefore, the magnitude of the potential drop due to the displacement current is suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is suppressed. Therefore, dielectric breakdown between the second relaxing region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is prevented.
  • a displacement current flows from the second relaxation region 103 to the impurity region 108 mainly by a forward current at the pn junction between the second relaxation region 103 and the drift layer 10.
  • a displacement current flows from the impurity region 108 toward the second relaxation region 103 mainly through the pn junction capacitance between the second relaxation region 103 and the drift layer 10.
  • FIG. 5 is a partial cross-sectional view taken along line VV in FIG. 6 schematically showing a configuration of MOSFET 701V (silicon carbide device) in a modification of the first embodiment.
  • FIG. 6 is a partial cross-sectional perspective view schematically showing the configuration of the MOSFET 701 ⁇ / b> V with a part of the configuration on the upper surface side omitted.
  • the source pad electrode 4 In order to obtain an electrical connection between the source pad electrode 4 and the first relaxation region 3, in the MOSFET 701 (FIG. 3), there is a p between the source pad electrode 4 and the first relaxation region 3 such as the connection region 9. Although connected to each other by the type semiconductor region, the source pad electrode 4 is in contact with the first relaxation region 3 in the present modification (FIG. 5). By this contact, an ohmic junction or a Schottky junction is provided between the source pad electrode 4 and the first relaxation region 3. This contact is obtained by providing the source pad electrode 4 with a contact 15 extending through the interlayer insulating film 5 so as to reach the first relaxation region 3.
  • the contact 15 may be disposed in a trench provided in the epitaxial layer 30.
  • the trench may be disposed in the element region RE, and may be integrated with the first trench 12 as illustrated.
  • FIG. 7 is a plan view schematically showing a configuration of MOSFET 702 (silicon carbide semiconductor device) in the second embodiment.
  • MOSFET 702 has a contact region RC between element region RE and non-element region RN in plan view.
  • FIG. 8 is a schematic partial sectional view taken along line VIII-VIII in FIG.
  • third trench 212 is provided in epitaxial layer 30 in at least a part of contact region RC.
  • the third trench 212 has a side surface and a bottom surface.
  • the third trench 212 may have the same depth as the first trench 12.
  • the MOSFET 702 has a third relaxation region 203 arranged in the contact region RC. Specifically, the third relaxation region 203 is disposed below the third trench 212 and is in contact with the drift layer 10. Typically, the third relaxation region 203 is in contact with the bottom surface of the third trench 212. Third relaxation region 203 has a p-type. Third relaxation region 203 may have the same acceptor concentration as that of first relaxation region 3. Third relaxation region 203 is electrically connected to second relaxation region 103. Specifically, the third relaxation region 203 appears separately from the second relaxation region 103 in the cross section of FIG. 8, but is connected to the second relaxation region 103 in the planar layout. The third relaxation region 203 is preferably connected to the first relaxation region 3 in the planar layout, but may not be connected.
  • the third relaxation region 203 is electrically connected to the source pad electrode 4.
  • the source pad electrode 4 typically includes a contact 215 extending through the interlayer insulating film 5 to the third relaxation region 203 in the third trench 212.
  • the contact 215 contacts the third relaxation region 203 the source pad electrode 4 and the third relaxation region 203 are in ohmic junction or Schottky junction.
  • the source pad electrode 4 may contain silicide at the junction with the third relaxation region 203.
  • the second relaxation region 103 is electrically connected to the source pad electrode 4. Specifically, the second relaxation region 103 having p-type is connected to the source pad electrode 4 only through the third relaxation region 203 having p-type.
  • a part of the gate electrode 1 and a part of the gate pad electrode 14 may be arranged in contact with each other. Thereby, electrical connection between the gate electrode 1 and the gate pad electrode 14 is obtained.
  • the second relaxation region 103 is connected to the source pad electrode 4 through the third relaxation region 203.
  • the displacement current flowing through the second relaxation region 103 during high-speed switching can be sufficiently supplied to or from the source pad electrode 4. Therefore, the magnitude of the potential drop due to the displacement current is further suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is further suppressed. Therefore, the dielectric breakdown between the second relaxation region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is more reliably prevented.
  • planar layout shown in FIG. 7 is an example, and the arrangement of the non-element regions RN in the planar layout is arbitrary. Further, the configuration for obtaining the electrical connection between the source pad electrode 4 and the second relaxation region 103 is not limited to that shown in FIG. 8, and for example, they are in contact with each other. Also good.
  • FIG. 9 is a partial cross sectional view showing the configuration of MOSFET 703 (silicon carbide semiconductor device) according to the third embodiment in the same cross section as line VIII-VIII in FIG.
  • the MOSFET 703 has a contact region RC in which a part of the impurity region 108 (FIG. 9) is disposed between the element region RE and the non-element region RN in plan view (see FIG. 7).
  • Impurity region 108 and source pad electrode 4 are electrically connected in contact region RC.
  • the source pad electrode 4 typically includes a contact 115 extending through the interlayer insulating film 5 to the impurity region 108 in the contact region RC.
  • the contact 115 contacts the impurity region 108, an ohmic junction or a Schottky junction is provided between the source pad electrode 4 and the impurity region 108. Thereby, impurity region 108 and source pad electrode 4 are electrically connected in contact region RC.
  • the contact 215 (FIG. 8: Embodiment 2) is not provided.
  • the impurity region 108 is electrically connected to the source pad electrode 4.
  • the displacement current flowing through the impurity region 108 at the time of high-speed switching can be sufficiently supplied to or from the source pad electrode 4. Therefore, the magnitude of the potential drop due to the displacement current is further suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is further suppressed. Therefore, the dielectric breakdown between the second relaxation region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is more reliably prevented.
  • FIG. 10 is a partial cross sectional view showing the configuration of MOSFET 704 (silicon carbide semiconductor device) according to the fourth embodiment in the same cross section as line VIII-VIII in FIG.
  • the MOSFET 704 is provided with both the contact 215 described in the second embodiment and the contact 115 described in the third embodiment. Thereby, the effects of both Embodiments 2 and 3 can be obtained.
  • FIG. 11 is a partial cross sectional view showing a structure in non-element region RN of MOSFET 705 (silicon carbide semiconductor device) in the fifth embodiment.
  • MOSFET 705 has inner surface insulating film 202 and low resistance region 101 in place of insulator region 102 (FIG. 4: embodiment 1).
  • the inner surface insulating film 202 is provided on the side surface and the bottom surface of the second trench 112.
  • the material of the inner surface insulating film 202 may be the same as that of the gate insulating film 2 (FIG. 2: Embodiment 1).
  • the low resistance region 101 is provided in the second trench 112 via the inner surface insulating film 202.
  • the low resistance region 101 is electrically insulated from the gate pad electrode 14 by the interlayer insulating film 5.
  • the low resistance region 101 is made of a metal or a doped semiconductor. As a result, the low resistance region 101 has a low resistivity.
  • the material of the low resistance region 101 may be the same as that of the gate electrode 1 (FIG. 2: Embodiment 1).
  • FIG. 12 is a partial cross sectional view showing the configuration of MOSFET 706 (silicon carbide device) according to the sixth embodiment in the same cross section as line VIII-VIII in FIG.
  • MOSFET 706 has a contact 215 similar to that in the second embodiment (FIG. 8), and also has an inner surface insulating film 202 and a low resistance region 101 similar to those in the fifth embodiment (FIG. 11).
  • FIG. 13 is a partial cross sectional view showing the configuration of MOSFET 707 (silicon carbide device) according to the seventh embodiment in the same cross section as line VIII-VIII in FIG.
  • MOSFET 707 has contact 115 similar to that of the third embodiment (FIG. 9), and also has inner insulating film 202 and low resistance region 101 similar to those of the fifth embodiment (FIG. 11).
  • FIG. 14 is a partial cross sectional view showing a configuration in non-element region RN of MOSFET 708 (silicon carbide semiconductor device) according to the eighth embodiment.
  • the MOSFET 708 has a connection region 109.
  • the connection region 109 is adjacent to the side surface of the second trench 112 and is connected to the second relaxation region 103 and the impurity region 108.
  • Connection region 109 has a p-type, and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the MOSFET 708 may have a cross section where the connection region 109 is not provided, as shown in FIG. In addition, although the connection region 109 is provided on both sides of the second trench 112 in FIG.
  • connection region 109 may be provided only on one side. In addition, even if the arrangement of the connection region 109 provided on one side of the second trench 112 and the arrangement of the connection region 109 provided on the other side of the second trench 112 are different in the longitudinal direction of the second trench 112. Good. The acceptor concentration and thickness of the connection region 109 may not be uniform.
  • connection region 109 may be applied to the fifth to seventh embodiments (FIGS. 11 to 13) having the inner surface insulating film 202 and the low resistance region 101.
  • connection region 109 is provided between the second relaxation region 103 and the impurity region 108.
  • a displacement current at the time of high-speed switching of the MOSFET 708 can be effectively passed between the second relaxation region 103 and the impurity region 108.
  • a displacement current flows from the second relaxation region 103 to the impurity region 108 through the connection region 109 mainly by a forward current at the pn junction between the connection region 109 and the impurity region 108.
  • a displacement current flows from the impurity region 108 to the second relaxation region 103 through the connection region 109 mainly through the pn junction capacitance between the connection region 109 and the impurity region 108.
  • These displacement currents can flow with a low potential drop since the connection region 109 is provided.
  • FIG. 15 is a partial cross sectional view showing the configuration of MOSFET 709 (silicon carbide device) according to the ninth embodiment in the same cross section as line VIII-VIII in FIG.
  • MOSFET 709 has the same contact 115 and contact 215 as in the fourth embodiment (FIG. 10), and has the same inner surface insulating film 202 and low resistance region 101 as in the fifth embodiment (FIG. 11). ing.
  • FIG. 16 is a partial plan view showing a configuration of epitaxial layer 30 in non-element region RN of MOSFET 710 (silicon carbide device) in the tenth embodiment.
  • 17 and 18 are partial cross-sectional views taken along lines XVII-XVII and XVIII-XVIII in FIG.
  • a plurality of second trenches 112 are arranged at intervals. Specifically, in the figure, each of these extends in the vertical direction, and they are separated from each other in the horizontal direction. In the present embodiment, these plurality of portions are connected to the third trench 212 as shown in FIG. Accordingly, the second relaxation region 103 is connected to the third relaxation region 203.
  • Each impurity region 108 (FIG. 16) is arranged between the second trenches 112 in the non-element region RN.
  • the plurality of impurity regions 108 are separated from each other.
  • Each of these is electrically connected to the source pad electrode 4 by, for example, a contact 115 (FIG. 17).
  • the contact 115 may extend continuously along the lateral direction of FIG. 16 so as to straddle them, or may have a plurality of divided portions.
  • Each of the second relaxation regions 103 is disposed below the second trench 112, specifically on the bottom surface thereof.
  • the plurality of second relaxation regions 103 are separated from each other as shown in FIG. In FIG. 16, each of them extends in the vertical direction, and these are separated from each other by the drift layer 10 (not shown in FIG. 16) immediately below the impurity region 108 in the horizontal direction.
  • Each of the second relaxation regions 103 is electrically connected to the source pad electrode 4 through the third relaxation region 203, for example, by a contact 215 (FIG. 18).
  • the contact 215 may extend continuously along the lateral direction of FIG. 16 or may have a plurality of divided portions.
  • a simple planar layout can be used as the planar layout of the non-element region RN.
  • a line-and-space planar layout arranged in one direction (lateral direction in FIG. 16) can be used.
  • FIG. 19 is a partial plan view showing the configuration of epitaxial layer 30 in non-element region RN of MOSFET 711 (silicon carbide device) according to the eleventh embodiment, in the same field of view as FIG.
  • impurity region 108 includes a plurality of extended impurity regions 108X and at least one connection impurity region 108Y.
  • the plurality of extended impurity regions 108X are separated from each other, and each of them extends in one direction (vertical direction in the drawing).
  • the connection impurity region 108Y connects adjacent ones of the plurality of extended impurity regions 108X to each other. Note that the connection impurity region 108Y may be provided in at least a part of a pair adjacent to each other in the extended impurity region 108X.
  • connection impurity region 108Y is provided in the impurity region 108 that constitutes the path of the displacement current together with the second relaxation region 103.
  • FIG. 20 is a partial plan view showing the configuration of epitaxial layer 30 in non-element region RN of MOSFET 712 (silicon carbide device) in the twelfth embodiment, in the same field of view as FIG.
  • second relaxation region 103 includes a plurality of extended relaxation regions 103X and at least one connection relaxation region 103Y.
  • the plurality of extended relaxation regions 103X are separated from each other, and each of them extends in one direction (vertical direction in the figure).
  • the connection relaxation region 103Y connects adjacent ones of the plurality of extension relaxation regions 103X to each other.
  • the connection relaxation region 103Y may be provided in at least a part of a pair adjacent to each other in the extended relaxation region 103X.
  • connection relaxation region 103Y is provided in the second relaxation region 103.
  • non-uniform distribution of the displacement current flowing in the second relaxation region 103 during high-speed switching in the non-element region RN is suppressed. Therefore, nonuniformity in the distribution of the magnitude of the potential drop along the second relaxation region 103 is suppressed. Therefore, the local increase in the voltage between second relaxation region 103 and gate pad electrode 14 due to this potential drop is suppressed. Therefore, the dielectric breakdown between the second relaxation region 103 and the gate pad electrode 14 can be prevented more reliably.
  • FIG. 21 is a partial cross sectional view showing a structure in non-element region RN of MOSFET 713 (silicon carbide device) in the thirteenth embodiment.
  • MOSFET 713 has a configuration in which p-type impurity region 107 is added to the configuration of the eighth embodiment (FIG. 14).
  • Impurity region 107 is arranged on drift layer 10 immediately below impurity region 108.
  • impurity region 108 is arranged on drift layer 10 with impurity region 107 interposed therebetween.
  • the connection region 109 connects between the second relaxation region 103 and the impurity region 107.
  • Impurity region 107 preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 . Note that the acceptor concentration and thickness of the impurity region 107 may not be uniform.
  • the impurity region 107 may be applied to the fifth to seventh embodiments (FIGS. 11 to 13) having the inner surface insulating film 202 and the low resistance region 101 in place of the insulator region 102.
  • a displacement current during high-speed switching of the MOSFET 713 can be effectively passed between the second relaxation region 103 and the impurity region.
  • a displacement current flows from the second relaxation region 103 to the impurity region 108 through the connection region 109 and the impurity region 107 mainly by a forward current at the pn junction between the impurity region 107 and the impurity region 108.
  • a displacement current flows from the impurity region 108 to the second relaxation region 103 through the impurity region 107 and the connection region 109 mainly through the pn junction capacitance between the impurity region 107 and the impurity region 108.
  • These displacement currents can flow with a low potential drop because the impurity region 107 is provided.
  • FIG. 22 is a partial cross sectional view showing the configuration of MOSFET 714 (silicon carbide device) in the fourteenth embodiment in the same cross section as line VIII-VIII in FIG.
  • the impurity region 108 has a partial region 108N disposed in the non-element region RN and a partial region 108C disposed in the contact region RC.
  • the partial region 108N and the partial region 108C appear separately in the cross section of FIG. 22, but are connected to each other in the planar layout.
  • Impurity region 107 has a partial region 107N arranged in non-element region RN and a partial region 107C arranged in contact region RC. Partial region 107N and partial region 107C appear separately in the cross section of FIG. 22, but are connected to each other in the planar layout.
  • the epitaxial layer 30 has a high concentration region 106.
  • the high concentration region 106 penetrates through the partial region 108C and reaches the partial region 107C.
  • the high concentration region 106 has a p-type and has an acceptor concentration higher than that of the impurity region 107, specifically, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3. Acceptor concentration.
  • the acceptor concentration in the high concentration region 106 may be the same as the acceptor concentration in the high concentration region 6.
  • the partial region 108 ⁇ / b> C is electrically connected to the source pad electrode 4.
  • the source pad electrode 4 typically includes a contact 315 extending through the interlayer insulating film 5 to the partial region 108C in the contact region RC.
  • an ohmic junction or a Schottky junction is provided between the source pad electrode 4 and the partial region 108C.
  • the source pad electrode 4 is connected to the partial region 108N through the partial region 108C.
  • the entire impurity region 108 is electrically connected to the source pad electrode 4.
  • the high concentration region 106 is electrically connected to the source pad electrode 4.
  • the source pad electrode 4 typically includes a contact 315 extending through the interlayer insulating film 5 to the high concentration region 106 in the contact region RC.
  • an ohmic junction or a Schottky junction is provided between the source pad electrode 4 and the high concentration region 106.
  • the source pad electrode 4 is connected to the second relaxation region 103 having the p-type through the high-concentration region 106 having the p-type, the partial region 107C, and the connection region 109 in common.
  • the second relaxation region 103 is electrically connected to the source pad electrode 4.
  • source pad electrode 4 is electrically connected to impurity region 108 and second relaxation region 103.
  • the displacement current flowing through the second relaxation region 103 during high-speed switching can be sufficiently supplied to or from the source pad electrode 4. Therefore, the magnitude of the potential drop due to the displacement current is further suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is further suppressed. Therefore, the dielectric breakdown between the second relaxation region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is more reliably prevented.
  • the impurity region 108 is electrically connected to the source pad electrode 4, the displacement current generated in the impurity region 108 at the time of high-speed switching can be easily transferred to or from the source pad electrode 4. Can flow into.
  • the second relaxation region 103 is electrically connected to the source pad electrode 4, the displacement current generated in the second relaxation region 103 during high-speed switching can be easily generated from the source pad electrode 4 or from the source pad electrode 4. Can flow into.
  • RC contact region RE element region, RN non-element region, 1 gate electrode, 2 gate insulating film, 1st relaxation region, 4 source pad electrode, 5 interlayer insulating film, 6,106 high concentration region, 7 base region, 8 Source region, 109 connection region, 10 drift layer, 11 substrate (silicon carbide semiconductor substrate), 12 first trench, 14 gate pad electrode, 30 epitaxial layer, 101 low resistance region, 102 insulator region, 103 second relaxation region, 104 drain electrode, 107 impurity region, 112 second trench, 202 inner surface insulating film, 203 third relaxation region, 212 third trench, 701-714, 701V MOSFET (silicon carbide semiconductor device).

Abstract

ドリフト層（１０）およびソース領域（８）は第１導電型を有している。ベース領域（７）は第２導電型を有している。第１トレンチ（１２）はソース領域（８）およびベース領域（７）を貫通している。ゲート電極（１）は第１トレンチ（１２）内にゲート絶縁膜（２）を介して設けられている。第１緩和領域（３）は、第１トレンチ（１２）の下方に配置されており、第２導電型を有している。ソースパッド電極（４）は第１緩和領域（３）に電気的に接続されている。ゲートパッド電極（１４）は非素子領域（ＲＮ）に配置されている。不純物領域（１０８）は、非素子領域（ＲＮ）に配置されており、ドリフト層（１０）上に設けられており、第１導電型を有している。第２トレンチ（１１２）は不純物領域（１０８）を貫通している。第２緩和領域（１０３）は、第２トレンチ（１１２）の下方に配置されており、第２導電型を有している。

Description

炭化珪素半導体装置
　本発明は、炭化珪素半導体装置に関するものである。
　インバータ回路などに用いられるスイッチング素子として、縦型の電力用半導体装置が広く用いられており、特に、金属－酸化物－半導体（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）構造を有するものが広く用いられている。典型的には、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、および、金属－酸化物－半導体電界効果型トランジスタ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）が用いられている。たとえば、国際公開第２０１０/０９８２９４号（特許文献１）にＭＯＳＦＥＴが開示されており、特開２００４－２７３６４７号公報（特許文献２）にＩＧＢＴが開示されている。特に前者は、半導体材料として炭化珪素（ＳｉＣ）を用いた縦型ｎチャネルＭＯＳＦＥＴを開示している。また、炭化珪素を用いた縦型ｎチャネルＭＯＳＦＥＴのオン電圧をさらに低減することを目的に、トレンチゲート型のＭＯＳＦＥＴが国際公開第２０１２/０７７６１７号（特許文献３）に開示されている。
　ｎチャネルＭＯＳＦＥＴは、ｎ型ドリフト層と、その上に設けられたｐ型ウェルとを有している。ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわちドレイン電極の電圧、が、略０Ｖから数百Ｖへ急激に上昇する。そのとき、ｐ型ウェルとｎ型ドリフト層との間に存在する寄生容量を介して変位電流が発生する。ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はｐ型ウェルを経由してソース電極へと流れる。
　ここで、縦型ｎチャネルＭＯＳＦＥＴには、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルを構成するｐ型ウェルに加えて、チップの外周領域に他のｐ型ウェルが設けられている。これら他のｐ型ウェルとしては、たとえば、ゲートパッドの直下に位置するものがある。これら、外周領域のｐ型ウェルは、ＭＯＳＦＥＴセルのｐ型ウェルに比して、通常、非常に大きな横断面積（平面レイアウトにおける面積）を有している。このため、外周領域のｐ型ウェル中において、上述した変位電流は、ソース電極に達するまでに長い経路を流れる必要がある。よってこのｐ型ウェルは、変位電流の電流経路として、高い電気抵抗を有している。その結果、このｐ型ウェル中においては、無視し得ない程度に大きな電位降下が発生し得る。よってこのｐ型ウェルのうち、ソース電極に接続された箇所から、面内方向において遠い箇所では、ソース電位に対して比較的大きな電位差が生じる。よって、この電位差に起因した絶縁破壊の発生が懸念される。
　昨今では、最も一般的な半導体材料であるシリコンのバンドギャップに比して約３倍大きなバンドギャップを有する炭化珪素を用いる半導体装置がインバータ回路のスイッチング素子として適用され始めており、特にｎチャネルＭＯＳＦＥＴが適用されている。ワイドバンドギャップを有する半導体を用いることによってインバータ回路の損失を低減することができる。損失をより一層低減するためには、スイッチング素子をより高速で駆動することが求められる。換言すれば、損失を低減するために、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔをより一層大きくすることが求められる。その場合、寄生容量を介してｐ型ウェル内に流れ込む変位電流も大きくなる。さらに、シリコンに比して炭化珪素へは、ドーピングによる電気抵抗の低減を施しにくく、よって、炭化珪素が用いられる場合は、ｐ型ウェルの寄生抵抗が大きくなりやすい。この大きな寄生抵抗は、ｐ型ウェル中における大きな電位降下につながりやすい。以上から、炭化珪素が用いられる場合、前述した絶縁破壊の懸念がより一層大きくなる。
　上記国際公開第２０１０/０９８２９４号の技術においては、外周領域において、ゲートパッドの下方に位置するｐ型ウェルの上面上に、全面的または部分的に、低抵抗のｐ型半導体層が設けられる。これにより、ゲートパッドの下方に位置するｐ型ウェル内を変位電流が流れる際の電位降下による当該ｐ型ウェル内での電圧分布が抑制される。よって、ｐ型ウェルとゲート電極との間の電位差が抑制される。よって、ゲート絶縁膜の破壊が防止される。
　一方、国際公開第２０１１/００７３８７号（特許文献４）の技術においては、外周領域において、ゲートパッドの下方に位置するｐ型ウェルの上面上に、全面的または部分的に、低抵抗のｎ型半導体層が設けられる。これにより、ゲートパッドの下方に位置するｐ型ウェル内を変位電流が流れる際の電位降下による当該ｐ型ウェル内での電圧分布を、低抵抗のｐ型半導体層が設けられる場合に比べてさらに抑制し得る。これにより、ｐ型ウェルとゲート電極との間の電位差が抑制される。よって、ゲート絶縁膜の破壊が防止される。
国際公開第２０１０/０９８２９４号 特開２００４－２７３６４７号公報 国際公開第２０１２/０７７６１７号 国際公開第２０１１/００７３８７号
　プレーナ型のＭＯＳＦＥＴと、トレンチ型のＭＯＳＦＥＴとでは、通常、外周領域（より一般的に言えば、非素子領域）の構成が異なる。上記国際公開第２０１０/０９８２９４号および国際公開第２０１１/００７３８７号の技術はプレーナ型のＭＯＳＦＥＴに関するものであり、必ずしもトレンチ型に適したものではない。
　本発明は以上のような課題を解決するためになされたものであり、その目的は、変位電流が流れる際の電位降下を抑制することによってスイッチング時の素子破壊を防止することができる、トレンチ型の炭化珪素半導体装置を提供することである。
　本発明の炭化珪素半導体装置は、平面視において素子領域および素子領域の外側に設けられた非素子領域を有するものである。炭化珪素半導体装置は、炭化珪素半導体基板と、ドリフト層と、ベース領域と、ソース領域と、第１トレンチと、ゲート絶縁膜と、ゲート電極と、第１緩和領域と、ソースパッド電極と、ゲートパッド電極と、少なくとも１つの不純物領域と、少なくとも１つの第２トレンチと、少なくとも１つの第２緩和領域とを有している。炭化珪素半導体基板は素子領域および非素子領域にまたがっている。ドリフト層は、炭化珪素半導体基板上に設けられており、炭化珪素からなり、第１導電型を有している。ベース領域は、素子領域に配置されており、ドリフト層上に設けられており、第１導電型と異なる第２導電型を有している。ソース領域は、素子領域に配置されており、ベース領域上に設けられており、第１導電型を有している。第１トレンチは、ソース領域およびベース領域を貫通する側面と、底面とを有している。ゲート絶縁膜は第１トレンチの側面上および底面上に設けられている。ゲート電極は第１トレンチ内にゲート絶縁膜を介して設けられている。第１緩和領域は、第１トレンチの下方に配置されており、ドリフト層に接しており、第２導電型を有している。ソースパッド電極はソース領域および第１緩和領域に電気的に接続されている。ゲートパッド電極は、非素子領域に配置されており、ゲート電極に電気的に接続されている。不純物領域は、少なくとも非素子領域に配置されており、ドリフト層上に設けられており、第１導電型を有している。第２トレンチは、不純物領域を貫通する側面と、底面とを有している。第２緩和領域は、第２トレンチの下方に配置されており、ドリフト層に接しており、第２導電型を有している。
　本発明によれば、炭化珪素半導体装置の高速スイッチング時に、非素子領域において、第２緩和領域を通過する変位電流の経路の一部として、ドリフト層上の不純物領域が含まれる。これにより、この変位電流にとっての実効的なシート抵抗が低減される。よって、変位電流に起因しての電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域と、ゲート電位を有する領域との間での絶縁破壊が防止される。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における炭化珪素装置の構成を概略的に示す平面図である。 図１の線ＩＩ－ＩＩに沿う概略的な部分断面図である。 図１の線ＩＩＩ－ＩＩＩに沿う概略的な部分断面図である。 図１の線ＩＶ－ＩＶに沿う概略的な部分断面図である。 本発明の実施の形態１の変形例における炭化珪素装置の構成を概略的示す、図６の線Ｖ－Ｖに沿う部分断面図である。 本発明の実施の形態１の変形例における炭化珪素装置の構成を、上面側の構成を一部省略して概略的に示す部分断面斜視図である。 本発明の実施の形態２における炭化珪素装置の構成を概略的に示す平面図である。 図７の線ＶＩＩＩ－ＶＩＩＩに沿う概略的な部分断面図である。 本発明の実施の形態３における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態４における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態５における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態６における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態７における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態８における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態９における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態１０における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。 図１６の線ＸＶＩＩ－ＸＶＩＩに沿う部分断面図である。 図１６の線ＸＶＩＩＩ－ＸＶＩＩＩに沿う部分断面図である。 本発明の実施の形態１１における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を、図１６と同様の視野で示す部分平面図である。 本発明の実施の形態１２における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を、図１６と同様の視野で示す部分平面図である。 本発明の実施の形態１３における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態１４における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　＜実施の形態１＞
　（構成）
　図１は、本実施の形態１におけるＭＯＳＦＥＴ７０１（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＭＯＳＦＥＴ７０１は、平面視において素子領域ＲＥおよび非素子領域ＲＮを有するものである。素子領域ＲＥは、ゲート電極によって制御されるチャネルが配置されている領域を含み、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルが配置された領域である。非素子領域ＲＮは、素子領域ＲＥの外側に設けられており、ゲート電極へ所望の電圧を外部から供給するためのゲートパッド電極１４が配置されている領域を含む。ゲートパッド電極１４には超音波接合などによってアルミニウムなどの金属からなるワイヤが接続される。非素子領域ＲＮは、ＭＯＳＦＥＴ７０１の終端領域を含んでもよい。
　図２および図３のそれぞれは、図１の線ＩＩ－ＩＩおよび線ＩＩＩ－ＩＩＩに沿って、素子領域ＲＥにおける異なる部分断面を概略的に示している。図４は、図１の線ＩＶ－ＩＶに沿って、非素子領域ＲＮにおける部分断面を概略的に示している。なお、これらの断面図および後述する他の断面図において、ｐ型（第２導電型）を有する領域にはドット模様が付されている。
　ＭＯＳＦＥＴ７０１は、基板１１（炭化珪素半導体基板）と、エピタキシャル層３０（炭化珪素半導体層）と、ゲート絶縁膜２と、ゲート電極１と、ゲートパッド電極１４と、ソースパッド電極４と、ドレイン電極１０４と、層間絶縁膜５と、絶縁体領域１０２とを有している。エピタキシャル層３０は、ドリフト層１０と、ベース領域７と、ソース領域８と、不純物領域１０８と、高濃度領域６と、第１緩和領域３と、第２緩和領域１０３と、接続領域９とを有している。エピタキシャル層３０には、第１トレンチ１２（図２および図３）と、第２トレンチ１１２（図４）とが設けられている。
　基板１１は素子領域ＲＥおよび非素子領域ＲＮにまたがっている。基板１１はｎ型（第１導電型）を有している。エピタキシャル層３０は、基板１１上でのエピタキシャル成長によって設けられており、素子領域ＲＥおよび非素子領域ＲＮにまたがっている。
　ドリフト層１０は、素子領域ＲＥおよび非素子領域ＲＮにまたがって基板１１上に設けられている。ドリフト層１０は炭化珪素からなる。ドリフト層１０は、ｎ型を有しており、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３のドナー濃度を有している。ドリフト層１０のドナー濃度は、基板１１のドナー濃度よりも低いことが好ましい。
　ベース領域７は、素子領域ＲＥに配置されており、ドリフト層１０上に設けられている。ベース領域７は、ｐ型（第１導電型と異なる第２導電型）を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なおベース領域７のアクセプタ濃度および厚みは均一でなくてもよい。ソース領域８は、素子領域ＲＥに配置されており、ベース領域７上に設けられている。ソース領域８は、ｎ型を有しており、ドリフト層１０のドナー濃度よりも高いドナー濃度を有しており、具体的には１×１０１８ｃｍ－３～１×１０２０ｃｍ－３のドナー濃度を有している。高濃度領域６は、素子領域ＲＥに配置されており、ソース領域８を貫通してベース領域７に達している。高濃度領域６は、ｐ型を有しており、ベース領域７のアクセプタ濃度よりも高いアクセプタ濃度を有しており、具体的には１×１０１９ｃｍ－３～１×１０２１ｃｍ－３のアクセプタ濃度を有している。
　本実施の形態においては、図２に示されているように、複数の第１トレンチ１２が間隔を空けて、素子領域ＲＥに配置されている。なお図２に示されているような、ある断面において現れる複数の第１トレンチ１２は、平面レイアウトにおいて互いにつながっていてもよい。第１トレンチ１２は側面および底面を有している。第１トレンチ１２の側面はソース領域８およびベース領域７を貫通している。第１トレンチ１２の側面は、図２の断面においては、ドリフト層１０に達している。これにより、図２の断面において、ＭＯＳＦＥＴのチャネルが構成されている。第１緩和領域３は、第１トレンチ１２の下方に配置されており、ドリフト層１０に接している。典型的には、第１緩和領域３は第１トレンチ１２の底面に接している。第１緩和領域３は、ｐ型を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なお第１緩和領域３のアクセプタ濃度および厚みは均一でなくてもよい。ゲート絶縁膜２は第１トレンチ１２の側面上および底面上に設けられている。ゲート電極１の少なくとも一部は、第１トレンチ１２内にゲート絶縁膜２を介して設けられている。
　ソースパッド電極４は、ソース領域８および高濃度領域６に、オーミック接合またはショットキー接合によって電気的に接続されている。この電気的接続を得るために、ソースパッド電極４はソース領域８および高濃度領域６に接触している。なおソースパッド電極４のうち、ソース領域８および高濃度領域６に接触する部分は、シリサイド化されていてもよい。言い換えれば、ソース電極４は、ソース領域８および高濃度領域６に接触するシリサイド層を含んでいてよい。ソースパッド電極４は層間絶縁膜５によってゲート電極１から隔てられている。
　ソースパッド電極４は第１緩和領域３に電気的に接続されている。本実施の形態においては、ソースパッド電極４は、ｐ型を有する第１緩和領域３に、ｐ型を有する半導体領域のみを介して接続されている。具体的には、図３に示されているように、ソースパッド電極４は第１緩和領域３に、高濃度領域６とベース領域７と接続領域９とを介して接続されている。このような電気的接続を得るために、接続領域９は、ベース領域７と第１トレンチ１２の底面との間において、第１トレンチ１２の側面に隣接している。接続領域９は、上述したようにｐ型を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なお接続領域９のアクセプタ濃度および厚みは均一でなくてもよい。平面レイアウトにおいて互いに離れた複数の接続領域９が設けられていてよい。また接続領域９は、図３においては第１トレンチ１２の両側に設けられているが、片側にのみ設けられていてもよい。また第１トレンチ１２の一方側に設けられた接続領域９の配置と、第１トレンチ１２の他方側に設けられた接続領域９の配置とが、第１トレンチ１２の長手方向において異なっていてもよい。
　ゲートパッド電極１４は、非素子領域ＲＮに配置されており、オーミック接合またはショットキー接合によってゲート電極１に電気的に接続されている。この電気的接続を得るために、例えば、ゲート電極１は素子領域ＲＥから非素子領域ＲＮまで延びた部分を含み、この延びた部分が非素子領域ＲＮにおいてゲートパッド電極１４と接触している。これによりゲートパッド電極１４とゲート電極１との間にオーミック接続またはショットキー接続が設けられる。
　不純物領域１０８は、少なくとも非素子領域ＲＮに配置されており、ドリフト層１０上に設けられている。不純物領域１０８は、ｎ型を有しており、ドリフト層１０のドナー濃度よりも高いドナー濃度を有している。具体的には、不純物領域１０８のドナー濃度は、１×１０１８ｃｍ－３～１×１０２０ｃｍ－３であり、ソース領域８のドナー濃度と同じであっても異なってもよい。不純物領域１０８は、層間絶縁膜５によってゲートパッド電極１４から隔てられている。なお不純物領域１０８は、本実施の形態においては、ソースパッド電極４と電気的に接続されていることが好ましいが、絶縁されていてもよい。また不純物領域１０８は、第１緩和領域３と電気的に接続されていることが好ましいが、絶縁されていてもよい。なお、不純物領域１０８がソースパッド電極４と絶縁されている場合、第２緩和領域１０３からドリフト層１０を介して不純物領域１０８に流れた変位電流は、何らかの容量を介して上述したいずれかの電極に流れてもよく、あるいは、ｐｎ接合容量を介して第２緩和領域１０３に再び流れてもよい。
　第２トレンチ１１２（図４）は非素子領域ＲＮに配置されている。第２トレンチ１１２は側面および底面を有している。第２トレンチ１１２の側面は、不純物領域１０８を貫通してドリフト層１０に達している。第２トレンチ１１２は、第１トレンチ１２の深さと同じ深さを有していてよい。本実施の形態においては、図４に示されているように、複数の第２トレンチ１１２が間隔を空けて配置されている。なお図４に示されているような、ある断面において現れる複数の第２トレンチ１１２は、平面レイアウトにおいて互いにつながっていてもよい。
　第２緩和領域１０３は、第２トレンチ１１２の下方に配置されており、ドリフト層１０に接している。典型的には、第２緩和領域１０３は第２トレンチ１１２の底面に接している。第２緩和領域１０３は、ｐ型を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なお第２緩和領域１０３のアクセプタ濃度および厚みは均一でなくてもよい。第２緩和領域１０３は、第１緩和領域３のアクセプタ濃度と同じアクセプタ濃度を有していてよい。なお第２緩和領域１０３は、本実施の形態においては、ソースパッド電極４と電気的に接続されていることが好ましいが、絶縁されていてもよい。また第２緩和領域１０３は、第１緩和領域３と電気的に接続されていることが好ましいが、絶縁されていてもよい。また第２緩和領域１０３は第１緩和領域３に直接接続されていてもよい。
　絶縁体領域１０２は、第２トレンチ１１２内に設けられており、第２トレンチ１１２を充填している。本実施の形態においては、第２トレンチ１１２内が絶縁体のみによって充填されている。絶縁体領域１０２の材料は均一でなくてよい。例えば、絶縁体領域１０２のうち、第２トレンチ１１２の側面および底面に面する部分がゲート絶縁膜１２（図２）の材料と同じ材料からなり、当該部分を介して第２トレンチ１１２内に充填された部分が層間絶縁膜５の材料と同じ材料からなる。
　ドレイン電極１０４は、基板１１の、ドリフト層１０が設けられた面とは反対の面（図２～図４における下面）上に設けられている。これによりドレイン電極１０４は、ｎ型を有する基板１１を介して、ｎ型を有するドリフト層１０と電気的に接続されている。具体的には、ドレイン電極１０４とドリフト層１０との間に、オーミック接合をなす界面またはショットキー接合をなす界面が少なくとも１つ（本実施の形態においては２つ）設けられている。なお、ドレイン電極１０４はドリフト層１０との接合部にシリサイドを含んでいてよい。
　なお、本実施の形態においては、第１導電型がｎ型であり第２導電型がｐ型であるが、変形例として、これらの導電型が逆にされてもよい。その場合、不純物濃度についての上記説明における「ドナー濃度」および「アクセプタ濃度」の文言は互いに入れ替えられる。また図１に示された平面レイアウトは例示であり、平面レイアウトにおける非素子領域ＲＮの配置は任意である。
　（効果）
　本実施の形態によれば、ＭＯＳＦＥＴ７０１の高速スイッチング時に、非素子領域ＲＮ（図４）において、第２緩和領域１０３を通過する変位電流の経路として、ドリフト層１０上の不純物領域１０８が含まれる。これにより、この変位電流にとっての実効的なシート抵抗が低減される。よって、変位電流に起因しての電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が防止される。
　具体的には、オフスイッチング時には、第２緩和領域１０３から不純物領域１０８の方向へ、主に、第２緩和領域１０３とドリフト層１０とのｐｎ接合における順方向電流によって変位電流が流れる。オンスイッチング時には、不純物領域１０８から第２緩和領域１０３の方向へ、主に、第２緩和領域１０３とドリフト層１０との間のｐｎ接合容量を介して変位電流が流れる。これら変位電流は、不純物領域１０８が高い不純物濃度を有することによって低いシート抵抗を有していることによって、不純物領域１０８中を低い電位降下で流れることができる。
　（変形例）
　図５は、本実施の形態１の変形例におけるＭＯＳＦＥＴ７０１Ｖ（炭化珪素装置）の構成を概略的示す、図６の線Ｖ－Ｖに沿う部分断面図である。図６は、ＭＯＳＦＥＴ７０１Ｖの構成を、上面側の構成を一部省略して概略的に示す部分断面斜視図である。
　ソースパッド電極４と第１緩和領域３との間の電気的接続を得るために、ＭＯＳＦＥＴ７０１（図３）においては、ソースパッド電極４と第１緩和領域３との間が接続領域９などのｐ型の半導体領域によって互いにつながれているが、本変形例（図５）においては、ソースパッド電極４が第１緩和領域３に接触している。この接触によりソースパッド電極４と第１緩和領域３との間でオーミック接合またはショットキー接合が設けられている。この接触は、第１緩和領域３に達するように層間絶縁膜５中を延びるコンタクト１５がソースパッド電極４に設けられることによって得られる。コンタクト１５は、エピタキシャル層３０に設けられたトレンチ中に配置されてよい。当該トレンチは、素子領域ＲＥに配置されていてよく、図示されているように第１トレンチ１２と一体化されていてよい。
　なお、図５に示された断面においては、互いに分離した複数の第１緩和領域３が現れているが、これらは平面レイアウトにおいては互いにつながっている。
　＜実施の形態２＞
　図７は、本実施の形態２におけるＭＯＳＦＥＴ７０２（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＭＯＳＦＥＴ７０２は平面視において素子領域ＲＥと非素子領域ＲＮとの間にコンタクト領域ＲＣを有している。
　図８は、図７の線ＶＩＩＩ－ＶＩＩＩに沿う概略的な部分断面図である。本実施の形態においては、コンタクト領域ＲＣの少なくとも一部においてエピタキシャル層３０に第３トレンチ２１２が設けられている。第３トレンチ２１２は側面および底面を有している。第３トレンチ２１２は、第１トレンチ１２の深さと同じ深さを有していてよい。
　ＭＯＳＦＥＴ７０２は、コンタクト領域ＲＣに配置された第３緩和領域２０３を有している。具体的には、第３緩和領域２０３は、第３トレンチ２１２の下方に配置されており、ドリフト層１０に接している。典型的には、第３緩和領域２０３は第３トレンチ２１２の底面に接している。第３緩和領域２０３はｐ型を有している。第３緩和領域２０３は、第１緩和領域３のアクセプタ濃度と同じアクセプタ濃度を有していてよい。第３緩和領域２０３は、第２緩和領域１０３に電気的に接続されている。具体的には、第３緩和領域２０３は、図８の断面においては第２緩和領域１０３から分離して現れているが、平面レイアウトにおいては第２緩和領域１０３とつながっている。なお第３緩和領域２０３は平面レイアウトにおいて、第１緩和領域３とつながっていることが好ましいが、つながっていなくてもよい。
　第３緩和領域２０３はソースパッド電極４に電気的に接続されている。この電気的接続を得るために、典型的には、第３トレンチ２１２においてソースパッド電極４は、層間絶縁膜５中を第３緩和領域２０３まで延びるコンタクト２１５を含む。コンタクト２１５が第３緩和領域２０３に接触することにより、ソースパッド電極４と第３緩和領域２０３とは、オーミック接合またはショットキー接合されている。なお、ソースパッド電極４は第３緩和領域２０３との接合部にシリサイドを含んでいてよい。
　上記構成により、第２緩和領域１０３はソースパッド電極４に電気的に接続されている。具体的には、ｐ型を有する第２緩和領域１０３が、ｐ型を有する第３緩和領域２０３のみを介してソースパッド電極４につながれている。
　なお第３トレンチ２１２内には、ゲート電極１の一部と、ゲートパッド電極１４の一部とが互いに接するように配置されていてよい。これによりゲート電極１とゲートパッド電極１４との間の電気的接続が得られる。
　上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、第２緩和領域１０３が第３緩和領域２０３を介してソースパッド電極４につながっている。これにより、高速スイッチング時に第２緩和領域１０３を流れる変位電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
　なお図７に示された平面レイアウトは例示であり、平面レイアウトにおける非素子領域ＲＮの配置は任意である。また、ソースパッド電極４と第２緩和領域１０３との間の電気的接続を得るための構成は、図８に示されているものに限定されるわけではなく、例えばこれらが互いに接触していてもよい。
　＜実施の形態３＞
　図９は、本実施の形態３におけるＭＯＳＦＥＴ７０３（炭化珪素半導体装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０３は平面視（図７参照）において素子領域ＲＥと非素子領域ＲＮとの間に、不純物領域１０８（図９）の一部が配置されたコンタクト領域ＲＣを有している。コンタクト領域ＲＣにおいて不純物領域１０８とソースパッド電極４とが電気的に接続されている。この電気的接続を得るために、典型的には、ソースパッド電極４は、コンタクト領域ＲＣにおいて層間絶縁膜５中を不純物領域１０８へ延びるコンタクト１１５を含む。コンタクト１１５が不純物領域１０８に接触することにより、ソースパッド電極４と不純物領域１０８との間でオーミック接合またはショットキー接合が設けられている。これにより、コンタクト領域ＲＣにおいて不純物領域１０８とソースパッド電極４とが電気的に接続されている。なお本実施の形態においては、コンタクト２１５（図８：実施の形態２）は設けられていない。
　上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、不純物領域１０８がソースパッド電極４に電気的に接続されている。これにより、高速スイッチング時に不純物領域１０８を流れる変位電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
　＜実施の形態４＞
　図１０は、本実施の形態４におけるＭＯＳＦＥＴ７０４（炭化珪素半導体装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０４には、実施の形態２で説明されたコンタクト２１５と、実施の形態３で説明されたコンタクト１１５との両方が設けられている。これにより、実施の形態２および３の両方の効果が得られる。
　＜実施の形態５＞
　図１１は、本実施の形態５におけるＭＯＳＦＥＴ７０５（炭化珪素半導体装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０５は、絶縁体領域１０２（図４：実施の形態１）に代わって、内面絶縁膜２０２および低抵抗領域１０１を有している。
　内面絶縁膜２０２は第２トレンチ１１２の側面上および底面上に設けられている。内面絶縁膜２０２の材料は、ゲート絶縁膜２（図２：実施の形態１）と同じであってもよい。
　低抵抗領域１０１は、第２トレンチ１１２内に内面絶縁膜２０２を介して設けられている。低抵抗領域１０１は、層間絶縁膜５によってゲートパッド電極１４から電気的に絶縁されている。低抵抗領域１０１は、金属またはドープされた半導体からなる。これにより低抵抗領域１０１は、低い抵抗率を有している。低抵抗領域１０１の材料は、ゲート電極１（図２：実施の形態１）と同じであってもよい。
　なお、上記以外の構成については、上述した実施の形態１～４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、上述した実施の形態１～４とほぼ同様の効果が得られる。
　＜実施の形態６＞
　図１２は、本実施の形態６におけるＭＯＳＦＥＴ７０６（炭化珪素装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０６は、実施の形態２（図８）と同様のコンタクト２１５を有しており、かつ、実施の形態５（図１１）と同様の内面絶縁膜２０２および低抵抗領域１０１を有している。
　上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、上述した実施の形態２および５とほぼ同様の効果が得られる。
　＜実施の形態７＞
　図１３は、本実施の形態７におけるＭＯＳＦＥＴ７０７（炭化珪素装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０７は、実施の形態３（図９）と同様のコンタクト１１５を有しており、かつ、実施の形態５（図１１）と同様の内面絶縁膜２０２および低抵抗領域１０１を有している。
　上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、上述した実施の形態３および５とほぼ同様の効果が得られる。
　＜実施の形態８＞
　図１４は、本実施の形態８におけるＭＯＳＦＥＴ７０８（炭化珪素半導体装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０８は接続領域１０９を有している。接続領域１０９は、第２トレンチ１１２の側面に隣接しており、第２緩和領域１０３と不純物領域１０８とに接続されている。接続領域１０９は、ｐ型を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なお、ＭＯＳＦＥＴ７０８中に、図１１に示されているように、接続領域１０９が設けられない断面が存在していてよい。また接続領域１０９は、図１４においては第２トレンチ１１２の両側に設けられているが、片側にのみ設けられていてもよい。また第２トレンチ１１２の一方側に設けられた接続領域１０９の配置と、第２トレンチ１１２の他方側に設けられた接続領域１０９の配置とが、第２トレンチ１１２の長手方向において異なっていてもよい。接続領域１０９のアクセプタ濃度および厚みは均一でなくてもよい。
　なお、上記以外の構成については、上述した実施の形態１～４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また変形例として、接続領域１０９（図１４）が、内面絶縁膜２０２および低抵抗領域１０１を有する実施の形態５～７（図１１～図１３）に適用されてもよい。
　本実施の形態によれば、第２緩和領域１０３と不純物領域１０８との間に接続領域１０９が設けられる。これにより、ＭＯＳＦＥＴ７０８の高速スイッチング時の変位電流を、第２緩和領域１０３と不純物領域１０８との間で効果的に流すことができる。オフスイッチング時には、第２緩和領域１０３から不純物領域１０８へ接続領域１０９を通じて、主に接続領域１０９と不純物領域１０８とのｐｎ接合における順方向電流によって変位電流が流れる。オンスイッチング時には、不純物領域１０８から第２緩和領域１０３へ接続領域１０９を通じて、主に接続領域１０９と不純物領域１０８との間のｐｎ接合容量を介して変位電流が流れる。これら変位電流は、接続領域１０９が設けられていることから、低い電位降下で流れることができる。
　＜実施の形態９＞
　図１５は、本実施の形態９におけるＭＯＳＦＥＴ７０９（炭化珪素装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０９は、実施の形態４（図１０）と同様のコンタクト１１５およびコンタクト２１５を有しており、かつ、実施の形態５（図１１）と同様の内面絶縁膜２０２および低抵抗領域１０１を有している。
　上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、上述した実施の形態４および５とほぼ同様の効果が得られる。
　＜実施の形態１０＞
　図１６は、本実施の形態１０におけるＭＯＳＦＥＴ７１０（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を示す部分平面図である。図１７および図１８のそれぞれは、図１６の線ＸＶＩＩ－ＸＶＩＩおよび線ＸＶＩＩＩ－ＸＶＩＩＩに沿う部分断面図である。
　本実施の形態においては、複数の第２トレンチ１１２が間隔を空けて配置されている。具体的には、図中において、これらの各々が縦方向に延びており、これらは横方向において互いに分離されている。本実施の形態においては、これら複数の部分は、図１８に示されているように、第３トレンチ２１２につながっている。これにともなって第２緩和領域１０３が第３緩和領域２０３につながっている。
　非素子領域ＲＮにおいて各不純物領域１０８（図１６）が第２トレンチ１１２の間に配置されている。複数の不純物領域１０８は、互いに分離されている。これらの各々は、例えばコンタクト１１５（図１７）によって、ソースパッド電極４と電気的に接続されている。コンタクト１１５は、これらにまたがるように、図１６の横方向に沿って連続的に延びていてもよく、あるいは、分断された複数の部分を有していてもよい。
　第２緩和領域１０３のそれぞれは、第２トレンチ１１２の下方、具体的にはその底面上、に配置されている。これにより複数の第２緩和領域１０３は、図１６に示されているように、互いに分離されている。図１６においては、これらの各々が縦方向に延びており、これらは横方向において、不純物領域１０８の直下でドリフト層１０（図１６において図示せず）によって、互いに分離されている。第２緩和領域１０３の各々は、第３緩和領域２０３を介して、例えばコンタクト２１５（図１８）によって、ソースパッド電極４と電気的に接続されている。コンタクト２１５は、図１６の横方向に沿って連続的に延びていてもよく、あるいは、分断された複数の部分を有していてもよい。
　なお、上記以外の構成については、上述した実施の形態１～４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また変形例として、本実施の形態で示された構成が、絶縁体領域１０２に代わって内面絶縁膜２０２および低抵抗領域１０１を有する実施の形態５～７（図１１～図１３）に適用されてもよい。
　本実施の形態によれば、図１６に示されているように、非素子領域ＲＮの平面レイアウトとして、シンプルな平面レイアウトを用いることができる。具体的には、一の方向（図１６における横方向）に配列されたラインアンドスペースの平面レイアウトを用いることができる。これにより、ＭＯＳＦＥＴの信頼性を高めることができる。
　＜実施の形態１１＞
　図１９は、本実施の形態１１におけるＭＯＳＦＥＴ７１１（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を、図１６と同様の視野で示す部分平面図である。ＭＯＳＦＥＴ７１１においては、不純物領域１０８は、複数の延在不純物領域１０８Ｘと、少なくとも１つの接続不純物領域１０８Ｙとを含む。複数の延在不純物領域１０８Ｘは互いに分離されており、その各々は一の方向（図中、縦方向）に延在している。接続不純物領域１０８Ｙは、複数の延在不純物領域１０８Ｘのうち隣り合うものを互いに接続している。なお、接続不純物領域１０８Ｙは、延在不純物領域１０８Ｘのうち互いに隣り合う対の少なくとも一部に設けられればよい。
　上記以外の構成については、上述した実施の形態１０またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、第２緩和領域１０３とともに変位電流の経路を構成する不純物領域１０８に接続不純物領域１０８Ｙが設けられている。これにより、高速スイッチング時に第２緩和領域１０３に流れる変位電流の非素子領域ＲＮ内における分布の不均一性が抑制される。よって、第２緩和領域１０３に沿った電位降下の大きさの分布の不均一性が抑制される。よって、この電位降下に起因しての第２緩和領域１０３とゲートパッド電極１４との間の電圧が局所的に増大することが抑制される。よって、第２緩和領域１０３とゲートパッド電極１４との間での絶縁破壊がより確実に防止される。
　＜実施の形態１２＞
　図２０は、本実施の形態１２におけるＭＯＳＦＥＴ７１２（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を、図１６と同様の視野で示す部分平面図である。ＭＯＳＦＥＴ７１２においては、第２緩和領域１０３は、複数の延在緩和領域１０３Ｘと、少なくとも１つの接続緩和領域１０３Ｙとを含む。複数の延在緩和領域１０３Ｘは互いに分離されており、その各々は一の方向（図中、縦方向）に延在している。接続緩和領域１０３Ｙは、複数の延在緩和領域１０３Ｘのうち隣り合うものを互いに接続している。なお、接続緩和領域１０３Ｙは、延在緩和領域１０３Ｘのうち互いに隣り合う対の少なくとも一部に設けられればよい。
　上記以外の構成については、上述した実施の形態１０またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、第２緩和領域１０３に接続緩和領域１０３Ｙが設けられている。これにより、高速スイッチング時に第２緩和領域１０３に流れる変位電流の非素子領域ＲＮ内における分布の不均一性が抑制される。よって、第２緩和領域１０３に沿った電位降下の大きさの分布の不均一性が抑制される。よって、この電位降下に起因しての第２緩和領域１０３とゲートパッド電極１４との間の電圧が局所的に増大することが抑制される。よって、第２緩和領域１０３とゲートパッド電極１４との間での絶縁破壊がより確実に防止される。
　＜実施の形態１３＞
　図２１は、本実施の形態１３におけるＭＯＳＦＥＴ７１３（炭化珪素装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７１３は、実施の形態８（図１４）の構成に、ｐ型を有する不純物領域１０７が付加された構成を有している。不純物領域１０７は、不純物領域１０８の直下において、ドリフト層１０上に配置されている。言い換えれば、本実施の形態においては、不純物領域１０８は、不純物領域１０７を介してドリフト層１０上に配置されている。接続領域１０９は、第２緩和領域１０３と不純物領域１０７との間をつないでいる。不純物領域１０７は、１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有していることが好ましい。なお不純物領域１０７のアクセプタ濃度および厚みは均一でなくてもよい。
　上記以外の構成については、上述した実施の形態１～４または１０～１２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また変形例として、不純物領域１０７が、絶縁体領域１０２に代わって内面絶縁膜２０２および低抵抗領域１０１を有する実施の形態５～７（図１１～図１３）に適用されてもよい。
　本実施の形態によれば、不純物領域１０７が設けられることにより、ＭＯＳＦＥＴ７１３の高速スイッチング時の変位電流を、第２緩和領域１０３と不純物領域１０８との間で効果的に流すことができる。オフスイッチング時には、第２緩和領域１０３から不純物領域１０８へ接続領域１０９および不純物領域１０７を通じて、主に不純物領域１０７と不純物領域１０８とのｐｎ接合における順方向電流によって変位電流が流れる。オンスイッチング時には、不純物領域１０８から第２緩和領域１０３へ不純物領域１０７および接続領域１０９を通じて、主に不純物領域１０７と不純物領域１０８との間のｐｎ接合容量を介して変位電流が流れる。これら変位電流は、不純物領域１０７が設けられていることから、低い電位降下で流れることができる。
　＜実施の形態１４＞
　（構成）
　図２２は、本実施の形態１４におけるＭＯＳＦＥＴ７１４（炭化珪素装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。
　ＭＯＳＦＥＴ７１４においては、不純物領域１０８は、非素子領域ＲＮに配置された部分領域１０８Ｎと、コンタクト領域ＲＣに配置された部分領域１０８Ｃとを有している。部分領域１０８Ｎおよび部分領域１０８Ｃは、図２２の断面においては分離して現れているが、平面レイアウトにおいては互いにつながっている。不純物領域１０７は、非素子領域ＲＮに配置された部分領域１０７Ｎと、コンタクト領域ＲＣに配置された部分領域１０７Ｃとを有している。部分領域１０７Ｎおよび部分領域１０７Ｃは、図２２の断面においては分離して現れているが、平面レイアウトにおいて互いにつながっている。
　コンタクト領域ＲＣにおいてエピタキシャル層３０は高濃度領域１０６を有している。高濃度領域１０６は、部分領域１０８Ｃを貫通して部分領域１０７Ｃに達している。高濃度領域１０６は、ｐ型を有しており、不純物領域１０７のアクセプタ濃度よりも高いアクセプタ濃度を有しており、具体的には１×１０１９ｃｍ－３～１×１０２１ｃｍ－３のアクセプタ濃度を有している。高濃度領域１０６のアクセプタ濃度は、高濃度領域６のアクセプタ濃度と同じであってもよい。
　部分領域１０８Ｃはソースパッド電極４に電気的に接続されている。この電気的接続を得るために、典型的には、コンタクト領域ＲＣにおいてソースパッド電極４は、層間絶縁膜５中を部分領域１０８Ｃまで延びるコンタクト３１５を含む。コンタクト３１５が部分領域１０８Ｃに接触することにより、ソースパッド電極４と部分領域１０８Ｃとの間でオーミック接合またはショットキー接合が設けられている。この構造により、部分領域１０８Ｃを介して部分領域１０８Ｎへ、ソースパッド電極４がつながれている。これにより不純物領域１０８の全体はソースパッド電極４に電気的に接続されている。
　高濃度領域１０６はソースパッド電極４に電気的に接続されている。この電気的接続を得るために、典型的には、コンタクト領域ＲＣにおいてソースパッド電極４は、層間絶縁膜５中を高濃度領域１０６まで延びるコンタクト３１５を含む。コンタクト３１５が高濃度領域１０６に接触することにより、ソースパッド電極４と高濃度領域１０６との間でオーミック接合またはショットキー接合が設けられている。この構造により、共通してｐ型を有する高濃度領域１０６と部分領域１０７Ｃと接続領域１０９とを介して、ｐ型を有する第２緩和領域１０３へ、ソースパッド電極４がつながれている。これにより第２緩和領域１０３はソースパッド電極４に電気的に接続されている。
　なお、上記以外の構成については、上述した実施の形態１３またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（効果）
　本実施の形態によれば、ソースパッド電極４が不純物領域１０８および第２緩和領域１０３に電気的に接続されている。これにより、高速スイッチング時に第２緩和領域１０３を流れる変位電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
　具体的には、不純物領域１０８がソースパッド電極４と電気的に接続していることから、高速スイッチング時に不純物領域１０８に生じる変位電流が、ソースパッド電極４へ、またはソースパッド電極４から、容易に流れることができる。また第２緩和領域１０３がソースパッド電極４と電気的に接続していることから、高速スイッチング時に第２緩和領域１０３に生じる変位電流が、ソースパッド電極４へ、またはソースパッド電極４から、容易に流れることができる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　ＲＣ　コンタクト領域、ＲＥ　素子領域、ＲＮ　非素子領域、１　ゲート電極、２　ゲート絶縁膜、３　第１緩和領域、４　ソースパッド電極、５　層間絶縁膜、６，１０６　高濃度領域、７　ベース領域、８　ソース領域、１０９　接続領域、１０　ドリフト層、１１　基板（炭化珪素半導体基板）、１２　第１トレンチ、１４　ゲートパッド電極、３０　エピタキシャル層、１０１　低抵抗領域、１０２　絶縁体領域、１０３　第２緩和領域、１０４　ドレイン電極、１０７　不純物領域、１１２　第２トレンチ、２０２　内面絶縁膜、２０３　第３緩和領域、２１２　第３トレンチ、７０１～７１４，７０１Ｖ　ＭＯＳＦＥＴ（炭化珪素半導体装置）。

Claims (12)

  1. 　平面視において素子領域（ＲＥ）および前記素子領域（ＲＥ）の外側に設けられた非素子領域（ＲＮ）を有する炭化珪素半導体装置（７０１～７１４、７０１Ｖ）であって、
    　前記素子領域（ＲＥ）および前記非素子領域（ＲＮ）にまたがる炭化珪素半導体基板（１１）と、
    　前記炭化珪素半導体基板（１１）上に設けられ、炭化珪素からなり、第１導電型を有するドリフト層（１０）と、
    　前記素子領域（ＲＥ）に配置され、前記ドリフト層（１０）上に設けられ、前記第１導電型と異なる第２導電型を有するベース領域（７）と、
    　前記素子領域（ＲＥ）に配置され、前記ベース領域（７）上に設けられ、前記第１導電型を有するソース領域（８）と、
    　前記ソース領域（８）および前記ベース領域（７）を貫通する側面と、底面とを有する第１トレンチ（１２）と、
    　前記第１トレンチ（１２）の前記側面上および前記底面上に設けられたゲート絶縁膜（２）と、
    　前記第１トレンチ（１２）内に前記ゲート絶縁膜（２）を介して設けられたゲート電極（１）と、
    　前記第１トレンチ（１２）の下方に配置され、前記ドリフト層（１０）に接し、前記第２導電型を有する第１緩和領域（３）と、
    　前記ソース領域（８）および前記第１緩和領域（３）に電気的に接続されたソースパッド電極（４）と、
    　前記非素子領域（ＲＮ）に配置され、前記ゲート電極（１）に電気的に接続されたゲートパッド電極（１４）と、
    　少なくとも前記非素子領域（ＲＮ）に配置され、前記ドリフト層（１０）上に設けられ、前記第１導電型を有する少なくとも１つの不純物領域（１０８）と、
    　前記不純物領域（１０８）を貫通する側面と、底面とを有する少なくとも１つの第２トレンチ（１１２）と、
    　前記第２トレンチ（１１２）の下方に配置され、前記ドリフト層（１０）に接し、前記第２導電型を有する少なくとも１つの第２緩和領域（１０３）と、
    を備える、炭化珪素半導体装置（７０１～７１４、７０１Ｖ）。
  2. 　前記炭化珪素半導体装置（７０２、７０４、７０６、７０９、７１０）は平面視において前記素子領域（ＲＥ）と前記非素子領域（ＲＮ）との間に、第３トレンチ（２１２）が設けられたコンタクト領域（ＲＣ）を有しており、
    　前記炭化珪素半導体装置（７０２、７０４、７０６、７０９、７１０）は、前記第３トレンチ（２１２）の下方に配置され、前記ソースパッド電極（４）および前記第２緩和領域（１０３）の各々に電気的に接続され、前記第２導電型を有する第３緩和領域（２０３）をさらに備える、
    請求項１に記載の炭化珪素半導体装置（７０２、７０４、７０６、７０９、７１０）。
  3. 　前記炭化珪素半導体装置（７０３、７０４、７０７、７０９、７１０、７１４）は平面視において前記素子領域（ＲＥ）と前記非素子領域（ＲＮ）との間に、前記不純物領域（１０８）の一部が配置されたコンタクト領域（ＲＣ）を有しており、前記コンタクト領域（ＲＣ）において前記不純物領域（１０８）と前記ソースパッド電極（４）とが直接接続されている、請求項１に記載の炭化珪素半導体装置（７０３、７０４、７０７、７０９、７１０、７１４）。
  4. 　前記炭化珪素半導体装置（７０４、７０９、７１０）は平面視において前記素子領域（ＲＥ）と前記非素子領域（ＲＮ）との間に、前記不純物領域（１０８）の一部が配置され第３トレンチ（２１２）が設けられたたコンタクト領域（ＲＣ）を有しており、前記コンタクト領域（ＲＣ）において前記不純物領域（１０８）と前記ソースパッド電極（４）とが電気的に接続されており、
    　前記炭化珪素半導体装置（７０４、７０９、７１０）は、前記第３トレンチ（２１２）の下方に配置され、前記ソースパッド電極（４）および前記第２緩和領域（１０３）の各々に電気的に接続され、前記第２導電型を有する第３緩和領域（２０３）をさらに備える、
    請求項１に記載の炭化珪素半導体装置（７０４、７０９、７１０）。
  5. 　前記第２トレンチ（１１２）は絶縁体によって充填されている、請求項１から４のいずれか１項に記載の炭化珪素半導体装置（７０１～７０４、７０１Ｖ、７０８、７１０、７１３、７１４）。
  6. 　前記第２トレンチ（１１２）の前記側面上および前記底面上に設けられた内面絶縁膜（２０２）と、
    　前記第２トレンチ（１１２）内に前記内面絶縁膜（２０２）を介して設けられ、前記ゲートパッド電極（１４）から電気的に絶縁され、金属またはドープされた半導体からなる低抵抗領域（１０１）と、
    をさらに備える、請求項１から４のいずれか１項に記載の炭化珪素半導体装置（７０５～７０７、７０９）。
  7. 　前記第２トレンチ（１１２）の前記側面に設けられ、前記第２導電型を有し、前記第２緩和領域（１０３）と前記不純物領域（１０８）とを互いにつなぐ接続領域（１０９）をさらに備える、請求項１から６のいずれか１項に記載の炭化珪素半導体装置（７０８、７１３、７１４）。
  8. 　前記第２緩和領域（１０３）は、互いに分離されて複数設けられており、
    　前記不純物領域（１０８）は、互いに分離されて複数設けられている、
    請求項１から７のいずれか１項に記載の炭化珪素半導体装置（７１０）。
  9. 　前記第２緩和領域（１０３）は、互いに分離されて複数設けられており、
    　前記不純物領域（１０８）は、互いに分離された複数の延在不純物領域（１０８Ｘ）と、前記複数の延在不純物領域（１０８Ｘ）のうち隣り合うものを互いに接続する接続不純物領域（１０８Ｙ）とを含む、
    請求項１から７のいずれか１項に記載の炭化珪素半導体装置（７１１）。
  10. 　前記不純物領域（１０８）は、互いに分離されて複数設けられており、
    　前記第２緩和領域（１０３）は、互いに分離された複数の延在緩和領域（１０３Ｘ）と、前記複数の延在緩和領域（１０３Ｘ）のうち隣り合うものを互いに接続する接続緩和領域（１０３Ｙ）とを含む、
    請求項１から７のいずれか１項に記載の炭化珪素半導体装置（７１２）。
  11. 　前記第１トレンチ（１２）および前記第２トレンチ（１１２）は、同じ深さを有している、請求項１から１０のいずれか１項に記載の炭化珪素半導体装置（７０１～７１４、７０１Ｖ）。
  12. 　前記第２トレンチ（１１２）は前記非素子領域（ＲＮ）に複数設けられている、請求項１から１１のいずれか１項に記載の炭化珪素半導体装置（７１０）。
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