JP6906676B2 - 炭化珪素半導体装置 - Google Patents

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Description

本発明は、炭化珪素半導体装置に関するものである。
インバータ回路などに用いられるスイッチング素子として、縦型の電力用半導体装置が広く用いられており、特に、金属−酸化物−半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）構造を有するものが広く用いられている。典型的には、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、および、金属−酸化物−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）が用いられている。たとえば、国際公開第２０１０/０９８２９４号（特許文献１）にＭＯＳＦＥＴが開示されており、特開２００４−２７３６４７号公報（特許文献２）にＩＧＢＴが開示されている。特に前者は、半導体材料として炭化珪素（ＳｉＣ）を用いた縦型ｎチャネルＭＯＳＦＥＴを開示している。また、炭化珪素を用いた縦型ｎチャネルＭＯＳＦＥＴのオン電圧をさらに低減することを目的に、トレンチゲート型のＭＯＳＦＥＴが国際公開第２０１２/０７７６１７号（特許文献３）に開示されている。
ｎチャネルＭＯＳＦＥＴは、ｎ型ドリフト層と、その上に設けられたｐ型ウェルとを有している。ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわちドレイン電極の電圧、が、略０Ｖから数百Ｖへ急激に上昇する。そのとき、ｐ型ウェルとｎ型ドリフト層との間に存在する寄生容量を介して変位電流が発生する。ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はｐ型ウェルを経由してソース電極へと流れる。
ここで、縦型ｎチャネルＭＯＳＦＥＴには、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルを構成するｐ型ウェルに加えて、チップの外周領域に他のｐ型ウェルが設けられている。これら他のｐ型ウェルとしては、たとえば、ゲートパッドの直下に位置するものがある。これら、外周領域のｐ型ウェルは、ＭＯＳＦＥＴセルのｐ型ウェルに比して、通常、非常に大きな横断面積（平面レイアウトにおける面積）を有している。このため、外周領域のｐ型ウェル中において、上述した変位電流は、ソース電極に達するまでに長い経路を流れる必要がある。よってこのｐ型ウェルは、変位電流の電流経路として、高い電気抵抗を有している。その結果、このｐ型ウェル中においては、無視し得ない程度に大きな電位降下が発生し得る。よってこのｐ型ウェルのうち、ソース電極に接続された箇所から、面内方向において遠い箇所では、ソース電位に対して比較的大きな電位差が生じる。よって、この電位差に起因した絶縁破壊の発生が懸念される。
昨今では、最も一般的な半導体材料であるシリコンのバンドギャップに比して約３倍大きなバンドギャップを有する炭化珪素を用いる半導体装置がインバータ回路のスイッチング素子として適用され始めており、特にｎチャネルＭＯＳＦＥＴが適用されている。ワイドバンドギャップを有する半導体を用いることによってインバータ回路の損失を低減することができる。損失をより一層低減するためには、スイッチング素子をより高速で駆動することが求められる。換言すれば、損失を低減するために、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔをより一層大きくすることが求められる。その場合、寄生容量を介してｐ型ウェル内に流れ込む変位電流も大きくなる。さらに、シリコンに比して炭化珪素へは、ドーピングによる電気抵抗の低減を施しにくく、よって、炭化珪素が用いられる場合は、ｐ型ウェルの寄生抵抗が大きくなりやすい。この大きな寄生抵抗は、ｐ型ウェル中における大きな電位降下につながりやすい。以上から、炭化珪素が用いられる場合、前述した絶縁破壊の懸念がより一層大きくなる。
上記国際公開第２０１０/０９８２９４号の技術においては、外周領域において、ゲートパッドの下方に位置するｐ型ウェルの上面上に、全面的または部分的に、低抵抗のｐ型半導体層が設けられる。これにより、ゲートパッドの下方に位置するｐ型ウェル内を変位電流が流れる際の電位降下による当該ｐ型ウェル内での電圧分布が抑制される。よって、ｐ型ウェルとゲート電極との間の電位差が抑制される。よって、ゲート絶縁膜の破壊が防止される。
一方、国際公開第２０１１/００７３８７号（特許文献４）の技術においては、外周領域において、ゲートパッドの下方に位置するｐ型ウェルの上面上に、全面的または部分的に、低抵抗のｎ型半導体層が設けられる。これにより、ゲートパッドの下方に位置するｐ型ウェル内を変位電流が流れる際の電位降下による当該ｐ型ウェル内での電圧分布を、低抵抗のｐ型半導体層が設けられる場合に比べてさらに抑制し得る。これにより、ｐ型ウェルとゲート電極との間の電位差が抑制される。よって、ゲート絶縁膜の破壊が防止される。
国際公開第２０１０/０９８２９４号 特開２００４−２７３６４７号公報 国際公開第２０１２/０７７６１７号 国際公開第２０１１/００７３８７号
プレーナ型のＭＯＳＦＥＴと、トレンチ型のＭＯＳＦＥＴとでは、通常、外周領域（より一般的に言えば、非素子領域）の構成が異なる。上記国際公開第２０１０/０９８２９４号および国際公開第２０１１/００７３８７号の技術はプレーナ型のＭＯＳＦＥＴに関するものであり、必ずしもトレンチ型に適したものではない。
本発明は以上のような課題を解決するためになされたものであり、その目的は、変位電流が流れる際の電位降下を抑制することによってスイッチング時の素子破壊を防止することができる、トレンチ型の炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、平面視において素子領域および素子領域の外側に設けられた非素子領域を有するものである。炭化珪素半導体装置は、炭化珪素半導体基板と、ドリフト層と、ベース領域と、ソース領域と、第１トレンチと、ゲート絶縁膜と、ゲート電極と、第１緩和領域と、ソースパッド電極と、ゲートパッド電極と、少なくとも１つの不純物領域と、少なくとも１つの第２トレンチと、少なくとも１つの第２緩和領域とを有している。炭化珪素半導体基板は素子領域および非素子領域にまたがっている。ドリフト層は、炭化珪素半導体基板上に設けられており、炭化珪素からなり、第１導電型を有している。ベース領域は、素子領域に配置されており、ドリフト層上に設けられており、第１導電型と異なる第２導電型を有している。ソース領域は、素子領域に配置されており、ベース領域上に設けられており、第１導電型を有している。第１トレンチは、ソース領域およびベース領域を貫通する側面と、底面とを有している。ゲート絶縁膜は第１トレンチの側面上および底面上に設けられている。ゲート電極は第１トレンチ内にゲート絶縁膜を介して設けられている。第１緩和領域は、第１トレンチの下方に配置されており、ドリフト層に接しており、第２導電型を有している。ソースパッド電極はソース領域および第１緩和領域に電気的に接続されている。ゲートパッド電極は、非素子領域に配置されており、ゲート電極に電気的に接続されている。不純物領域は、少なくとも非素子領域に配置されており、ドリフト層上に設けられており、第１導電型を有している。第２トレンチは、不純物領域を貫通する側面と、底面とを有している。第２緩和領域は、第２トレンチの下方に配置されており、ドリフト層に接しており、第２導電型を有している。炭化珪素半導体装置は平面視において素子領域と非素子領域との間に、不純物領域の一部が配置され第３トレンチが設けられたコンタクト領域を有しており、コンタクト領域において不純物領域とソースパッド電極とが電気的に接続されている。炭化珪素半導体装置は、第３トレンチの下方に配置され、ソースパッド電極および第２緩和領域の各々に電気的に接続され、第２導電型を有する第３緩和領域をさらに備える。
本発明によれば、炭化珪素半導体装置の高速スイッチング時に、非素子領域において、第２緩和領域を通過する変位電流の経路の一部として、ドリフト層上の不純物領域が含まれる。これにより、この変位電流にとっての実効的なシート抵抗が低減される。よって、変位電流に起因しての電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域と、ゲート電位を有する領域との間での絶縁破壊が防止される。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における炭化珪素装置の構成を概略的に示す平面図である。 図１の線ＩＩ−ＩＩに沿う概略的な部分断面図である。 図１の線ＩＩＩ−ＩＩＩに沿う概略的な部分断面図である。 図１の線ＩＶ−ＩＶに沿う概略的な部分断面図である。 本発明の実施の形態１の変形例における炭化珪素装置の構成を概略的示す、図６の線Ｖ−Ｖに沿う部分断面図である。 本発明の実施の形態１の変形例における炭化珪素装置の構成を、上面側の構成を一部省略して概略的に示す部分断面斜視図である。 本発明の実施の形態２における炭化珪素装置の構成を概略的に示す平面図である。 図７の線ＶＩＩＩ−ＶＩＩＩに沿う概略的な部分断面図である。 本発明の実施の形態３における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態４における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態５における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態６における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態７における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態８における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態９における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態１０における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。 図１６の線ＸＶＩＩ−ＸＶＩＩに沿う部分断面図である。 図１６の線ＸＶＩＩＩ−ＸＶＩＩＩに沿う部分断面図である。 本発明の実施の形態１１における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を、図１６と同様の視野で示す部分平面図である。 本発明の実施の形態１２における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を、図１６と同様の視野で示す部分平面図である。 本発明の実施の形態１３における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態１４における炭化珪素装置の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
（構成）
図１は、本実施の形態１におけるＭＯＳＦＥＴ７０１（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＭＯＳＦＥＴ７０１は、平面視において素子領域ＲＥおよび非素子領域ＲＮを有するものである。素子領域ＲＥは、ゲート電極によって制御されるチャネルが配置されている領域を含み、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルが配置された領域である。非素子領域ＲＮは、素子領域ＲＥの外側に設けられており、ゲート電極へ所望の電圧を外部から供給するためのゲートパッド電極１４が配置されている領域を含む。ゲートパッド電極１４には超音波接合などによってアルミニウムなどの金属からなるワイヤが接続される。非素子領域ＲＮは、ＭＯＳＦＥＴ７０１の終端領域を含んでもよい。
図２および図３のそれぞれは、図１の線ＩＩ−ＩＩおよび線ＩＩＩ−ＩＩＩに沿って、素子領域ＲＥにおける異なる部分断面を概略的に示している。図４は、図１の線ＩＶ−ＩＶに沿って、非素子領域ＲＮにおける部分断面を概略的に示している。なお、これらの断面図および後述する他の断面図において、ｐ型（第２導電型）を有する領域にはドット模様が付されている。
ＭＯＳＦＥＴ７０１は、基板１１（炭化珪素半導体基板）と、エピタキシャル層３０（炭化珪素半導体層）と、ゲート絶縁膜２と、ゲート電極１と、ゲートパッド電極１４と、ソースパッド電極４と、ドレイン電極１０４と、層間絶縁膜５と、絶縁体領域１０２とを有している。エピタキシャル層３０は、ドリフト層１０と、ベース領域７と、ソース領域８と、不純物領域１０８と、高濃度領域６と、第１緩和領域３と、第２緩和領域１０３と、接続領域９とを有している。エピタキシャル層３０には、第１トレンチ１２（図２および図３）と、第２トレンチ１１２（図４）とが設けられている。
基板１１は素子領域ＲＥおよび非素子領域ＲＮにまたがっている。基板１１はｎ型（第１導電型）を有している。エピタキシャル層３０は、基板１１上でのエピタキシャル成長によって設けられており、素子領域ＲＥおよび非素子領域ＲＮにまたがっている。
ドリフト層１０は、素子領域ＲＥおよび非素子領域ＲＮにまたがって基板１１上に設けられている。ドリフト層１０は炭化珪素からなる。ドリフト層１０は、ｎ型を有しており、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３のドナー濃度を有している。ドリフト層１０のドナー濃度は、基板１１のドナー濃度よりも低いことが好ましい。
ベース領域７は、素子領域ＲＥに配置されており、ドリフト層１０上に設けられている。ベース領域７は、ｐ型（第１導電型と異なる第２導電型）を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なおベース領域７のアクセプタ濃度および厚みは均一でなくてもよい。ソース領域８は、素子領域ＲＥに配置されており、ベース領域７上に設けられている。ソース領域８は、ｎ型を有しており、ドリフト層１０のドナー濃度よりも高いドナー濃度を有しており、具体的には１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３のドナー濃度を有している。高濃度領域６は、素子領域ＲＥに配置されており、ソース領域８を貫通してベース領域７に達している。高濃度領域６は、ｐ型を有しており、ベース領域７のアクセプタ濃度よりも高いアクセプタ濃度を有しており、具体的には１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３のアクセプタ濃度を有している。
本実施の形態においては、図２に示されているように、複数の第１トレンチ１２が間隔を空けて、素子領域ＲＥに配置されている。なお図２に示されているような、ある断面において現れる複数の第１トレンチ１２は、平面レイアウトにおいて互いにつながっていてもよい。第１トレンチ１２は側面および底面を有している。第１トレンチ１２の側面はソース領域８およびベース領域７を貫通している。第１トレンチ１２の側面は、図２の断面においては、ドリフト層１０に達している。これにより、図２の断面において、ＭＯＳＦＥＴのチャネルが構成されている。第１緩和領域３は、第１トレンチ１２の下方に配置されており、ドリフト層１０に接している。典型的には、第１緩和領域３は第１トレンチ１２の底面に接している。第１緩和領域３は、ｐ型を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なお第１緩和領域３のアクセプタ濃度および厚みは均一でなくてもよい。ゲート絶縁膜２は第１トレンチ１２の側面上および底面上に設けられている。ゲート電極１の少なくとも一部は、第１トレンチ１２内にゲート絶縁膜２を介して設けられている。
ソースパッド電極４は、ソース領域８および高濃度領域６に、オーミック接合またはショットキー接合によって電気的に接続されている。この電気的接続を得るために、ソースパッド電極４はソース領域８および高濃度領域６に接触している。なおソースパッド電極４のうち、ソース領域８および高濃度領域６に接触する部分は、シリサイド化されていてもよい。言い換えれば、ソース電極４は、ソース領域８および高濃度領域６に接触するシリサイド層を含んでいてよい。ソースパッド電極４は層間絶縁膜５によってゲート電極１から隔てられている。
ソースパッド電極４は第１緩和領域３に電気的に接続されている。本実施の形態においては、ソースパッド電極４は、ｐ型を有する第１緩和領域３に、ｐ型を有する半導体領域のみを介して接続されている。具体的には、図３に示されているように、ソースパッド電極４は第１緩和領域３に、高濃度領域６とベース領域７と接続領域９とを介して接続されている。このような電気的接続を得るために、接続領域９は、ベース領域７と第１トレンチ１２の底面との間において、第１トレンチ１２の側面に隣接している。接続領域９は、上述したようにｐ型を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なお接続領域９のアクセプタ濃度および厚みは均一でなくてもよい。平面レイアウトにおいて互いに離れた複数の接続領域９が設けられていてよい。また接続領域９は、図３においては第１トレンチ１２の両側に設けられているが、片側にのみ設けられていてもよい。また第１トレンチ１２の一方側に設けられた接続領域９の配置と、第１トレンチ１２の他方側に設けられた接続領域９の配置とが、第１トレンチ１２の長手方向において異なっていてもよい。
ゲートパッド電極１４は、非素子領域ＲＮに配置されており、オーミック接合またはショットキー接合によってゲート電極１に電気的に接続されている。この電気的接続を得るために、例えば、ゲート電極１は素子領域ＲＥから非素子領域ＲＮまで延びた部分を含み、この延びた部分が非素子領域ＲＮにおいてゲートパッド電極１４と接触している。これによりゲートパッド電極１４とゲート電極１との間にオーミック接続またはショットキー接続が設けられる。
不純物領域１０８は、少なくとも非素子領域ＲＮに配置されており、ドリフト層１０上に設けられている。不純物領域１０８は、ｎ型を有しており、ドリフト層１０のドナー濃度よりも高いドナー濃度を有している。具体的には、不純物領域１０８のドナー濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３であり、ソース領域８のドナー濃度と同じであっても異なってもよい。不純物領域１０８は、層間絶縁膜５によってゲートパッド電極１４から隔てられている。なお不純物領域１０８は、本実施の形態においては、ソースパッド電極４と電気的に接続されていることが好ましいが、絶縁されていてもよい。また不純物領域１０８は、第１緩和領域３と電気的に接続されていることが好ましいが、絶縁されていてもよい。なお、不純物領域１０８がソースパッド電極４と絶縁されている場合、第２緩和領域１０３からドリフト層１０を介して不純物領域１０８に流れた変位電流は、何らかの容量を介して上述したいずれかの電極に流れてもよく、あるいは、ｐｎ接合容量を介して第２緩和領域１０３に再び流れてもよい。
第２トレンチ１１２（図４）は非素子領域ＲＮに配置されている。第２トレンチ１１２は側面および底面を有している。第２トレンチ１１２の側面は、不純物領域１０８を貫通してドリフト層１０に達している。第２トレンチ１１２は、第１トレンチ１２の深さと同じ深さを有していてよい。本実施の形態においては、図４に示されているように、複数の第２トレンチ１１２が間隔を空けて配置されている。なお図４に示されているような、ある断面において現れる複数の第２トレンチ１１２は、平面レイアウトにおいて互いにつながっていてもよい。
第２緩和領域１０３は、第２トレンチ１１２の下方に配置されており、ドリフト層１０に接している。典型的には、第２緩和領域１０３は第２トレンチ１１２の底面に接している。第２緩和領域１０３は、ｐ型を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なお第２緩和領域１０３のアクセプタ濃度および厚みは均一でなくてもよい。第２緩和領域１０３は、第１緩和領域３のアクセプタ濃度と同じアクセプタ濃度を有していてよい。なお第２緩和領域１０３は、本実施の形態においては、ソースパッド電極４と電気的に接続されていることが好ましいが、絶縁されていてもよい。また第２緩和領域１０３は、第１緩和領域３と電気的に接続されていることが好ましいが、絶縁されていてもよい。また第２緩和領域１０３は第１緩和領域３に直接接続されていてもよい。
絶縁体領域１０２は、第２トレンチ１１２内に設けられており、第２トレンチ１１２を充填している。本実施の形態においては、第２トレンチ１１２内が絶縁体のみによって充填されている。絶縁体領域１０２の材料は均一でなくてよい。例えば、絶縁体領域１０２のうち、第２トレンチ１１２の側面および底面に面する部分がゲート絶縁膜１２（図２）の材料と同じ材料からなり、当該部分を介して第２トレンチ１１２内に充填された部分が層間絶縁膜５の材料と同じ材料からなる。
ドレイン電極１０４は、基板１１の、ドリフト層１０が設けられた面とは反対の面（図２〜図４における下面）上に設けられている。これによりドレイン電極１０４は、ｎ型を有する基板１１を介して、ｎ型を有するドリフト層１０と電気的に接続されている。具体的には、ドレイン電極１０４とドリフト層１０との間に、オーミック接合をなす界面またはショットキー接合をなす界面が少なくとも１つ（本実施の形態においては２つ）設けられている。なお、ドレイン電極１０４はドリフト層１０との接合部にシリサイドを含んでいてよい。
なお、本実施の形態においては、第１導電型がｎ型であり第２導電型がｐ型であるが、変形例として、これらの導電型が逆にされてもよい。その場合、不純物濃度についての上記説明における「ドナー濃度」および「アクセプタ濃度」の文言は互いに入れ替えられる。また図１に示された平面レイアウトは例示であり、平面レイアウトにおける非素子領域ＲＮの配置は任意である。
（効果）
本実施の形態によれば、ＭＯＳＦＥＴ７０１の高速スイッチング時に、非素子領域ＲＮ（図４）において、第２緩和領域１０３を通過する変位電流の経路として、ドリフト層１０上の不純物領域１０８が含まれる。これにより、この変位電流にとっての実効的なシート抵抗が低減される。よって、変位電流に起因しての電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が防止される。
具体的には、オフスイッチング時には、第２緩和領域１０３から不純物領域１０８の方向へ、主に、第２緩和領域１０３とドリフト層１０とのｐｎ接合における順方向電流によって変位電流が流れる。オンスイッチング時には、不純物領域１０８から第２緩和領域１０３の方向へ、主に、第２緩和領域１０３とドリフト層１０との間のｐｎ接合容量を介して変位電流が流れる。これら変位電流は、不純物領域１０８が高い不純物濃度を有することによって低いシート抵抗を有していることによって、不純物領域１０８中を低い電位降下で流れることができる。
（変形例）
図５は、本実施の形態１の変形例におけるＭＯＳＦＥＴ７０１Ｖ（炭化珪素装置）の構成を概略的示す、図６の線Ｖ−Ｖに沿う部分断面図である。図６は、ＭＯＳＦＥＴ７０１Ｖの構成を、上面側の構成を一部省略して概略的に示す部分断面斜視図である。
ソースパッド電極４と第１緩和領域３との間の電気的接続を得るために、ＭＯＳＦＥＴ７０１（図３）においては、ソースパッド電極４と第１緩和領域３との間が接続領域９などのｐ型の半導体領域によって互いにつながれているが、本変形例（図５）においては、ソースパッド電極４が第１緩和領域３に接触している。この接触によりソースパッド電極４と第１緩和領域３との間でオーミック接合またはショットキー接合が設けられている。この接触は、第１緩和領域３に達するように層間絶縁膜５中を延びるコンタクト１５がソースパッド電極４に設けられることによって得られる。コンタクト１５は、エピタキシャル層３０に設けられたトレンチ中に配置されてよい。当該トレンチは、素子領域ＲＥに配置されていてよく、図示されているように第１トレンチ１２と一体化されていてよい。
なお、図５に示された断面においては、互いに分離した複数の第１緩和領域３が現れているが、これらは平面レイアウトにおいては互いにつながっている。
＜実施の形態２＞
図７は、本実施の形態２におけるＭＯＳＦＥＴ７０２（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＭＯＳＦＥＴ７０２は平面視において素子領域ＲＥと非素子領域ＲＮとの間にコンタクト領域ＲＣを有している。
図８は、図７の線ＶＩＩＩ−ＶＩＩＩに沿う概略的な部分断面図である。本実施の形態においては、コンタクト領域ＲＣの少なくとも一部においてエピタキシャル層３０に第３トレンチ２１２が設けられている。第３トレンチ２１２は側面および底面を有している。第３トレンチ２１２は、第１トレンチ１２の深さと同じ深さを有していてよい。
ＭＯＳＦＥＴ７０２は、コンタクト領域ＲＣに配置された第３緩和領域２０３を有している。具体的には、第３緩和領域２０３は、第３トレンチ２１２の下方に配置されており、ドリフト層１０に接している。典型的には、第３緩和領域２０３は第３トレンチ２１２の底面に接している。第３緩和領域２０３はｐ型を有している。第３緩和領域２０３は、第１緩和領域３のアクセプタ濃度と同じアクセプタ濃度を有していてよい。第３緩和領域２０３は、第２緩和領域１０３に電気的に接続されている。具体的には、第３緩和領域２０３は、図８の断面においては第２緩和領域１０３から分離して現れているが、平面レイアウトにおいては第２緩和領域１０３とつながっている。なお第３緩和領域２０３は平面レイアウトにおいて、第１緩和領域３とつながっていることが好ましいが、つながっていなくてもよい。
第３緩和領域２０３はソースパッド電極４に電気的に接続されている。この電気的接続を得るために、典型的には、第３トレンチ２１２においてソースパッド電極４は、層間絶縁膜５中を第３緩和領域２０３まで延びるコンタクト２１５を含む。コンタクト２１５が第３緩和領域２０３に接触することにより、ソースパッド電極４と第３緩和領域２０３とは、オーミック接合またはショットキー接合されている。なお、ソースパッド電極４は第３緩和領域２０３との接合部にシリサイドを含んでいてよい。
上記構成により、第２緩和領域１０３はソースパッド電極４に電気的に接続されている。具体的には、ｐ型を有する第２緩和領域１０３が、ｐ型を有する第３緩和領域２０３のみを介してソースパッド電極４につながれている。
なお第３トレンチ２１２内には、ゲート電極１の一部と、ゲートパッド電極１４の一部とが互いに接するように配置されていてよい。これによりゲート電極１とゲートパッド電極１４との間の電気的接続が得られる。
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、第２緩和領域１０３が第３緩和領域２０３を介してソースパッド電極４につながっている。これにより、高速スイッチング時に第２緩和領域１０３を流れる変位電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
なお図７に示された平面レイアウトは例示であり、平面レイアウトにおける非素子領域ＲＮの配置は任意である。また、ソースパッド電極４と第２緩和領域１０３との間の電気的接続を得るための構成は、図８に示されているものに限定されるわけではなく、例えばこれらが互いに接触していてもよい。
＜実施の形態３＞
図９は、本実施の形態３におけるＭＯＳＦＥＴ７０３（炭化珪素半導体装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０３は平面視（図７参照）において素子領域ＲＥと非素子領域ＲＮとの間に、不純物領域１０８（図９）の一部が配置されたコンタクト領域ＲＣを有している。コンタクト領域ＲＣにおいて不純物領域１０８とソースパッド電極４とが電気的に接続されている。この電気的接続を得るために、典型的には、ソースパッド電極４は、コンタクト領域ＲＣにおいて層間絶縁膜５中を不純物領域１０８へ延びるコンタクト１１５を含む。コンタクト１１５が不純物領域１０８に接触することにより、ソースパッド電極４と不純物領域１０８との間でオーミック接合またはショットキー接合が設けられている。これにより、コンタクト領域ＲＣにおいて不純物領域１０８とソースパッド電極４とが電気的に接続されている。なお本実施の形態においては、コンタクト２１５（図８：実施の形態２）は設けられていない。
上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、不純物領域１０８がソースパッド電極４に電気的に接続されている。これにより、高速スイッチング時に不純物領域１０８を流れる変位電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
＜実施の形態４＞
図１０は、本実施の形態４におけるＭＯＳＦＥＴ７０４（炭化珪素半導体装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０４には、実施の形態２で説明されたコンタクト２１５と、実施の形態３で説明されたコンタクト１１５との両方が設けられている。これにより、実施の形態２および３の両方の効果が得られる。
＜実施の形態５＞
図１１は、本実施の形態５におけるＭＯＳＦＥＴ７０５（炭化珪素半導体装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０５は、絶縁体領域１０２（図４：実施の形態１）に代わって、内面絶縁膜２０２および低抵抗領域１０１を有している。
内面絶縁膜２０２は第２トレンチ１１２の側面上および底面上に設けられている。内面絶縁膜２０２の材料は、ゲート絶縁膜２（図２：実施の形態１）と同じであってもよい。
低抵抗領域１０１は、第２トレンチ１１２内に内面絶縁膜２０２を介して設けられている。低抵抗領域１０１は、層間絶縁膜５によってゲートパッド電極１４から電気的に絶縁されている。低抵抗領域１０１は、金属またはドープされた半導体からなる。これにより低抵抗領域１０１は、低い抵抗率を有している。低抵抗領域１０１の材料は、ゲート電極１（図２：実施の形態１）と同じであってもよい。
なお、上記以外の構成については、上述した実施の形態１〜４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、上述した実施の形態１〜４とほぼ同様の効果が得られる。
＜実施の形態６＞
図１２は、本実施の形態６におけるＭＯＳＦＥＴ７０６（炭化珪素装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０６は、実施の形態２（図８）と同様のコンタクト２１５を有しており、かつ、実施の形態５（図１１）と同様の内面絶縁膜２０２および低抵抗領域１０１を有している。
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、上述した実施の形態２および５とほぼ同様の効果が得られる。
＜実施の形態７＞
図１３は、本実施の形態７におけるＭＯＳＦＥＴ７０７（炭化珪素装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０７は、実施の形態３（図９）と同様のコンタクト１１５を有しており、かつ、実施の形態５（図１１）と同様の内面絶縁膜２０２および低抵抗領域１０１を有している。
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、上述した実施の形態３および５とほぼ同様の効果が得られる。
＜実施の形態８＞
図１４は、本実施の形態８におけるＭＯＳＦＥＴ７０８（炭化珪素半導体装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０８は接続領域１０９を有している。接続領域１０９は、第２トレンチ１１２の側面に隣接しており、第２緩和領域１０３と不純物領域１０８とに接続されている。接続領域１０９は、ｐ型を有しており、好ましくは１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有している。なお、ＭＯＳＦＥＴ７０８中に、図１１に示されているように、接続領域１０９が設けられない断面が存在していてよい。また接続領域１０９は、図１４においては第２トレンチ１１２の両側に設けられているが、片側にのみ設けられていてもよい。また第２トレンチ１１２の一方側に設けられた接続領域１０９の配置と、第２トレンチ１１２の他方側に設けられた接続領域１０９の配置とが、第２トレンチ１１２の長手方向において異なっていてもよい。接続領域１０９のアクセプタ濃度および厚みは均一でなくてもよい。
なお、上記以外の構成については、上述した実施の形態１〜４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また変形例として、接続領域１０９（図１４）が、内面絶縁膜２０２および低抵抗領域１０１を有する実施の形態５〜７（図１１〜図１３）に適用されてもよい。
本実施の形態によれば、第２緩和領域１０３と不純物領域１０８との間に接続領域１０９が設けられる。これにより、ＭＯＳＦＥＴ７０８の高速スイッチング時の変位電流を、第２緩和領域１０３と不純物領域１０８との間で効果的に流すことができる。オフスイッチング時には、第２緩和領域１０３から不純物領域１０８へ接続領域１０９を通じて、主に接続領域１０９と不純物領域１０８とのｐｎ接合における順方向電流によって変位電流が流れる。オンスイッチング時には、不純物領域１０８から第２緩和領域１０３へ接続領域１０９を通じて、主に接続領域１０９と不純物領域１０８との間のｐｎ接合容量を介して変位電流が流れる。これら変位電流は、接続領域１０９が設けられていることから、低い電位降下で流れることができる。
＜実施の形態９＞
図１５は、本実施の形態９におけるＭＯＳＦＥＴ７０９（炭化珪素装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０９は、実施の形態４（図１０）と同様のコンタクト１１５およびコンタクト２１５を有しており、かつ、実施の形態５（図１１）と同様の内面絶縁膜２０２および低抵抗領域１０１を有している。
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、上述した実施の形態４および５とほぼ同様の効果が得られる。
＜実施の形態１０＞
図１６は、本実施の形態１０におけるＭＯＳＦＥＴ７１０（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を示す部分平面図である。図１７および図１８のそれぞれは、図１６の線ＸＶＩＩ−ＸＶＩＩおよび線ＸＶＩＩＩ−ＸＶＩＩＩに沿う部分断面図である。
本実施の形態においては、複数の第２トレンチ１１２が間隔を空けて配置されている。具体的には、図中において、これらの各々が縦方向に延びており、これらは横方向において互いに分離されている。本実施の形態においては、これら複数の部分は、図１８に示されているように、第３トレンチ２１２につながっている。これにともなって第２緩和領域１０３が第３緩和領域２０３につながっている。
非素子領域ＲＮにおいて各不純物領域１０８（図１６）が第２トレンチ１１２の間に配置されている。複数の不純物領域１０８は、互いに分離されている。これらの各々は、例えばコンタクト１１５（図１７）によって、ソースパッド電極４と電気的に接続されている。コンタクト１１５は、これらにまたがるように、図１６の横方向に沿って連続的に延びていてもよく、あるいは、分断された複数の部分を有していてもよい。
第２緩和領域１０３のそれぞれは、第２トレンチ１１２の下方、具体的にはその底面上、に配置されている。これにより複数の第２緩和領域１０３は、図１６に示されているように、互いに分離されている。図１６においては、これらの各々が縦方向に延びており、これらは横方向において、不純物領域１０８の直下でドリフト層１０（図１６において図示せず）によって、互いに分離されている。第２緩和領域１０３の各々は、第３緩和領域２０３を介して、例えばコンタクト２１５（図１８）によって、ソースパッド電極４と電気的に接続されている。コンタクト２１５は、図１６の横方向に沿って連続的に延びていてもよく、あるいは、分断された複数の部分を有していてもよい。
なお、上記以外の構成については、上述した実施の形態１〜４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また変形例として、本実施の形態で示された構成が、絶縁体領域１０２に代わって内面絶縁膜２０２および低抵抗領域１０１を有する実施の形態５〜７（図１１〜図１３）に適用されてもよい。
本実施の形態によれば、図１６に示されているように、非素子領域ＲＮの平面レイアウトとして、シンプルな平面レイアウトを用いることができる。具体的には、一の方向（図１６における横方向）に配列されたラインアンドスペースの平面レイアウトを用いることができる。これにより、ＭＯＳＦＥＴの信頼性を高めることができる。
＜実施の形態１１＞
図１９は、本実施の形態１１におけるＭＯＳＦＥＴ７１１（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を、図１６と同様の視野で示す部分平面図である。ＭＯＳＦＥＴ７１１においては、不純物領域１０８は、複数の延在不純物領域１０８Ｘと、少なくとも１つの接続不純物領域１０８Ｙとを含む。複数の延在不純物領域１０８Ｘは互いに分離されており、その各々は一の方向（図中、縦方向）に延在している。接続不純物領域１０８Ｙは、複数の延在不純物領域１０８Ｘのうち隣り合うものを互いに接続している。なお、接続不純物領域１０８Ｙは、延在不純物領域１０８Ｘのうち互いに隣り合う対の少なくとも一部に設けられればよい。
上記以外の構成については、上述した実施の形態１０またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、第２緩和領域１０３とともに変位電流の経路を構成する不純物領域１０８に接続不純物領域１０８Ｙが設けられている。これにより、高速スイッチング時に第２緩和領域１０３に流れる変位電流の非素子領域ＲＮ内における分布の不均一性が抑制される。よって、第２緩和領域１０３に沿った電位降下の大きさの分布の不均一性が抑制される。よって、この電位降下に起因しての第２緩和領域１０３とゲートパッド電極１４との間の電圧が局所的に増大することが抑制される。よって、第２緩和領域１０３とゲートパッド電極１４との間での絶縁破壊がより確実に防止される。
＜実施の形態１２＞
図２０は、本実施の形態１２におけるＭＯＳＦＥＴ７１２（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を、図１６と同様の視野で示す部分平面図である。ＭＯＳＦＥＴ７１２においては、第２緩和領域１０３は、複数の延在緩和領域１０３Ｘと、少なくとも１つの接続緩和領域１０３Ｙとを含む。複数の延在緩和領域１０３Ｘは互いに分離されており、その各々は一の方向（図中、縦方向）に延在している。接続緩和領域１０３Ｙは、複数の延在緩和領域１０３Ｘのうち隣り合うものを互いに接続している。なお、接続緩和領域１０３Ｙは、延在緩和領域１０３Ｘのうち互いに隣り合う対の少なくとも一部に設けられればよい。
上記以外の構成については、上述した実施の形態１０またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、第２緩和領域１０３に接続緩和領域１０３Ｙが設けられている。これにより、高速スイッチング時に第２緩和領域１０３に流れる変位電流の非素子領域ＲＮ内における分布の不均一性が抑制される。よって、第２緩和領域１０３に沿った電位降下の大きさの分布の不均一性が抑制される。よって、この電位降下に起因しての第２緩和領域１０３とゲートパッド電極１４との間の電圧が局所的に増大することが抑制される。よって、第２緩和領域１０３とゲートパッド電極１４との間での絶縁破壊がより確実に防止される。
＜実施の形態１３＞
図２１は、本実施の形態１３におけるＭＯＳＦＥＴ７１３（炭化珪素装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７１３は、実施の形態８（図１４）の構成に、ｐ型を有する不純物領域１０７が付加された構成を有している。不純物領域１０７は、不純物領域１０８の直下において、ドリフト層１０上に配置されている。言い換えれば、本実施の形態においては、不純物領域１０８は、不純物領域１０７を介してドリフト層１０上に配置されている。接続領域１０９は、第２緩和領域１０３と不純物領域１０７との間をつないでいる。不純物領域１０７は、１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３のアクセプタ濃度を有していることが好ましい。なお不純物領域１０７のアクセプタ濃度および厚みは均一でなくてもよい。
上記以外の構成については、上述した実施の形態１〜４または１０〜１２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また変形例として、不純物領域１０７が、絶縁体領域１０２に代わって内面絶縁膜２０２および低抵抗領域１０１を有する実施の形態５〜７（図１１〜図１３）に適用されてもよい。
本実施の形態によれば、不純物領域１０７が設けられることにより、ＭＯＳＦＥＴ７１３の高速スイッチング時の変位電流を、第２緩和領域１０３と不純物領域１０８との間で効果的に流すことができる。オフスイッチング時には、第２緩和領域１０３から不純物領域１０８へ接続領域１０９および不純物領域１０７を通じて、主に不純物領域１０７と不純物領域１０８とのｐｎ接合における順方向電流によって変位電流が流れる。オンスイッチング時には、不純物領域１０８から第２緩和領域１０３へ不純物領域１０７および接続領域１０９を通じて、主に不純物領域１０７と不純物領域１０８との間のｐｎ接合容量を介して変位電流が流れる。これら変位電流は、不純物領域１０７が設けられていることから、低い電位降下で流れることができる。
＜実施の形態１４＞
（構成）
図２２は、本実施の形態１４におけるＭＯＳＦＥＴ７１４（炭化珪素装置）の構成を図７の線ＶＩＩＩ−ＶＩＩＩと同様の断面で示す部分断面図である。
ＭＯＳＦＥＴ７１４においては、不純物領域１０８は、非素子領域ＲＮに配置された部分領域１０８Ｎと、コンタクト領域ＲＣに配置された部分領域１０８Ｃとを有している。部分領域１０８Ｎおよび部分領域１０８Ｃは、図２２の断面においては分離して現れているが、平面レイアウトにおいては互いにつながっている。不純物領域１０７は、非素子領域ＲＮに配置された部分領域１０７Ｎと、コンタクト領域ＲＣに配置された部分領域１０７Ｃとを有している。部分領域１０７Ｎおよび部分領域１０７Ｃは、図２２の断面においては分離して現れているが、平面レイアウトにおいて互いにつながっている。
コンタクト領域ＲＣにおいてエピタキシャル層３０は高濃度領域１０６を有している。高濃度領域１０６は、部分領域１０８Ｃを貫通して部分領域１０７Ｃに達している。高濃度領域１０６は、ｐ型を有しており、不純物領域１０７のアクセプタ濃度よりも高いアクセプタ濃度を有しており、具体的には１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３のアクセプタ濃度を有している。高濃度領域１０６のアクセプタ濃度は、高濃度領域６のアクセプタ濃度と同じであってもよい。
部分領域１０８Ｃはソースパッド電極４に電気的に接続されている。この電気的接続を得るために、典型的には、コンタクト領域ＲＣにおいてソースパッド電極４は、層間絶縁膜５中を部分領域１０８Ｃまで延びるコンタクト３１５を含む。コンタクト３１５が部分領域１０８Ｃに接触することにより、ソースパッド電極４と部分領域１０８Ｃとの間でオーミック接合またはショットキー接合が設けられている。この構造により、部分領域１０８Ｃを介して部分領域１０８Ｎへ、ソースパッド電極４がつながれている。これにより不純物領域１０８の全体はソースパッド電極４に電気的に接続されている。
高濃度領域１０６はソースパッド電極４に電気的に接続されている。この電気的接続を得るために、典型的には、コンタクト領域ＲＣにおいてソースパッド電極４は、層間絶縁膜５中を高濃度領域１０６まで延びるコンタクト３１５を含む。コンタクト３１５が高濃度領域１０６に接触することにより、ソースパッド電極４と高濃度領域１０６との間でオーミック接合またはショットキー接合が設けられている。この構造により、共通してｐ型を有する高濃度領域１０６と部分領域１０７Ｃと接続領域１０９とを介して、ｐ型を有する第２緩和領域１０３へ、ソースパッド電極４がつながれている。これにより第２緩和領域１０３はソースパッド電極４に電気的に接続されている。
なお、上記以外の構成については、上述した実施の形態１３またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（効果）
本実施の形態によれば、ソースパッド電極４が不純物領域１０８および第２緩和領域１０３に電気的に接続されている。これにより、高速スイッチング時に第２緩和領域１０３を流れる変位電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
具体的には、不純物領域１０８がソースパッド電極４と電気的に接続していることから、高速スイッチング時に不純物領域１０８に生じる変位電流が、ソースパッド電極４へ、またはソースパッド電極４から、容易に流れることができる。また第２緩和領域１０３がソースパッド電極４と電気的に接続していることから、高速スイッチング時に第２緩和領域１０３に生じる変位電流が、ソースパッド電極４へ、またはソースパッド電極４から、容易に流れることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
ＲＣ コンタクト領域、ＲＥ 素子領域、ＲＮ 非素子領域、１ ゲート電極、２ ゲート絶縁膜、３ 第１緩和領域、４ ソースパッド電極、５ 層間絶縁膜、６，１０６ 高濃度領域、７ ベース領域、８ ソース領域、１０９ 接続領域、１０ ドリフト層、１１ 基板（炭化珪素半導体基板）、１２ 第１トレンチ、１４ ゲートパッド電極、３０ エピタキシャル層、１０１ 低抵抗領域、１０２ 絶縁体領域、１０３ 第２緩和領域、１０４ ドレイン電極、１０７ 不純物領域、１１２ 第２トレンチ、２０２ 内面絶縁膜、２０３ 第３緩和領域、２１２ 第３トレンチ、７０１〜７１４，７０１Ｖ ＭＯＳＦＥＴ（炭化珪素半導体装置）。

Claims (9)

  1. 平面視において素子領域および前記素子領域の外側に設けられた非素子領域を有する炭化珪素半導体装置であって、
    前記素子領域および前記非素子領域にまたがる炭化珪素半導体基板と、
    前記炭化珪素半導体基板上に設けられ、炭化珪素からなり、第１導電型を有するドリフト層と、
    前記素子領域に配置され、前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有するベース領域と、
    前記素子領域に配置され、前記ベース領域上に設けられ、前記第１導電型を有するソース領域と、
    前記ソース領域および前記ベース領域を貫通する側面と、底面とを有する第１トレンチと、
    前記第１トレンチの前記側面上および前記底面上に設けられたゲート絶縁膜と、
    前記第１トレンチ内に前記ゲート絶縁膜を介して設けられたゲート電極と、
    前記第１トレンチの下方に配置され、前記ドリフト層に接し、前記第２導電型を有する第１緩和領域と、
    前記ソース領域および前記第１緩和領域に電気的に接続されたソースパッド電極と、
    前記非素子領域に配置され、前記ゲート電極に電気的に接続されたゲートパッド電極と、
    少なくとも前記非素子領域に配置され、前記ドリフト層上に設けられ、前記第１導電型を有する少なくとも１つの不純物領域と、
    前記不純物領域を貫通する側面と、底面とを有する少なくとも１つの第２トレンチと、
    前記第２トレンチの下方に配置され、前記ドリフト層に接し、前記第２導電型を有する少なくとも１つの第２緩和領域と、
    を備え、
    前記炭化珪素半導体装置は平面視において前記素子領域と前記非素子領域との間に、前記不純物領域の一部が配置され第３トレンチが設けられたコンタクト領域を有しており、前記コンタクト領域において前記不純物領域と前記ソースパッド電極とが電気的に接続されており、
    前記炭化珪素半導体装置は、前記第３トレンチの下方に配置され、前記ソースパッド電極および前記第２緩和領域の各々に電気的に接続され、前記第２導電型を有する第３緩和領域をさらに備える、炭化珪素半導体装置。
  2. 前記第２トレンチは絶縁体によって充填されている、請求項１に記載の炭化珪素半導体装置。
  3. 前記第２トレンチの前記側面上および前記底面上に設けられた内面絶縁膜と、
    前記第２トレンチ内に前記内面絶縁膜を介して設けられ、前記ゲートパッド電極から電気的に絶縁され、金属またはドープされた半導体からなる低抵抗領域と、
    をさらに備える、請求項１に記載の炭化珪素半導体装置。
  4. 前記第２トレンチの前記側面に設けられ、前記第２導電型を有し、前記第２緩和領域と前記不純物領域とを互いにつなぐ接続領域をさらに備える、請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第２緩和領域は、互いに分離されて複数設けられており、
    前記不純物領域は、互いに分離されて複数設けられている、
    請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記第２緩和領域は、互いに分離されて複数設けられており、
    前記不純物領域は、互いに分離された複数の延在不純物領域と、前記複数の延在不純物領域のうち隣り合うものを互いに接続する接続不純物領域とを含む、
    請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記不純物領域は、互いに分離されて複数設けられており、
    前記第２緩和領域は、互いに分離された複数の延在緩和領域と、前記複数の延在緩和領域のうち隣り合うものを互いに接続する接続緩和領域とを含む、
    請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第１トレンチおよび前記第２トレンチは、同じ深さを有している、請求項１から７のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記第２トレンチは前記非素子領域に複数設けられている、請求項１から８のいずれか１項に記載の炭化珪素半導体装置。
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