KR102176701B1 - 전력 반도체 소자 - Google Patents

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이주환
박태영
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현대오트론 주식회사
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Abstract

본 발명의 일 관점에 의한 전력 반도체 소자는, 센서 영역을 포함하는 반도체층과, 상기 센서 영역 내 센서 셀 영역에 형성된 복수의 전류 센서 트랜지스터들과, 상기 센서 영역 내 상기 센서 셀 영역을 둘러싸는 센서 더미 영역의 적어도 일부에 형성되어 상기 복수의 전류 센서 트랜지스터들과 게이트 커패시턴스를 공유하는 복수의 더미 트랜지스터들을 포함한다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 인버터 소자에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(Power MOSFET) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다. 하지만, 고속 스위칭 동작을 위해서는 온 저항을 낮춰야 하지만 이 경우 내압 특성을 저하시키고 있어서 문제가 되고 있다.
이러한 전력 반도체 소자는 동작 전류를 모니터링 하기 위하여 메인 동작 셀에 비해서 소정 미러링(mirroring) 비로 센서 영역에 전류 센서 셀을 형성하여 메인 동작 셀의 전류를 모니터링하고 있다. 하지만, 이러한 전류 센서 셀의 면적은 메인 동작 셀에 비해서 매우 작기 때문에 센서 영역에서 적정 규모의 ESD 정전 용량을 확보하기 어려운 문제가 있다.
대한민국 공개공보 제20140057630호(2014.05.13. 공개)
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 센서 영역의 정전 용량을 늘릴 수 있는 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는, 센서 영역을 포함하는 반도체층과, 상기 센서 영역 내 센서 셀 영역에 형성된 복수의 전류 센서 트랜지스터들과, 상기 센서 영역 내 상기 센서 셀 영역을 둘러싸는 센서 더미 영역의 적어도 일부에 형성되어 상기 복수의 전류 센서 트랜지스터들과 게이트 커패시턴스를 공유하는 복수의 더미 트랜지스터들을 포함한다.
상기 전력 반도체 소자에 있어서, 상기 복수의 전류 센서 트랜지스터들의 적어도 일부와 상기 복수의 더미 트랜지스터들의 적어도 일부는 서로 게이트 전극을 공유할 수 있다.
상기 전력 반도체 소자에 있어서, 동일 라인에 배치된 상기 복수의 전류 센서 트랜지스터들 및 상기 복수의 더미 트랜지스터들은 서로 게이트 전극을 공유할 수 있다.
상기 전력 반도체 소자에 있어서, 상기 복수의 더미 트랜지스터들의 게이트 커패시턴스는 상기 복수의 전류 센서 트랜지스터들의 게이트 커패시턴스보다 클 수 있다.
상기 전력 반도체 소자에 있어서, 상기 복수의 더미 트랜지스터들의 게이트 전극의 밀도는 상기 복수의 전류 센서 트랜지스터들의 게이트 전극의 밀도보다 크게 배치될 수 있다.
상기 전력 반도체 소자에 있어서, 상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 스트라이프 타입으로 배치되고, 상기 복수의 더미 트랜지스터들의 게이트 전극은 래더 타입으로 배치될 수 있다.
상기 전력 반도체 소자에 있어서, 상기 더미 트랜지스터들은 웰 영역 내에 소오스 영역이 형성되지 않는 비동작 트랜지스터 구조를 가질 수 있다.
상기 전력 반도체 소자에 있어서, 상기 센서 영역 상에 상기 전류 센서 트랜지스터들의 출력 단자로 기능하는 전류 센서 패드가 형성될 수 있다.
본 발명의 다른 관점에 의한 전력 반도체 소자는, 메인 셀 영역 및 센서 영역을 포함하는 반도체층과, 상기 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들과, 상기 센서 영역 내 센서 셀 영역에 상기 복수의 전력 반도체 트랜지스터들과 병렬적으로 배치된 복수의 전류 센서 트랜지스터들과, 상기 센서 영역 내 상기 센서 셀 영역을 둘러싸는 센서 더미 영역의 적어도 일부에 형성되어 상기 복수의 전류 센서 트랜지스터들과 게이트 커패시턴스를 공유하는 복수의 더미 트랜지스터들을 포함할 수 있다.
본 발명의 또 다른 관점에 의한 전력 반도체 소자는, 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들의 에미터 전극과 연결되는 에미터 단자 및 켈빈 에미터 단자와, 상기 전력 반도체 트랜지스터들의 게이트 전극과 연결되는 게이트 단자와, 상기 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해 센서 영역에 형성된 전류 센서와 연결되는 전류 센서 단자를 포함한다. 상기 전류 센서는, 상기 센서 영역 내 센서 셀 영역에 형성된 복수의 전류 센서 트랜지스터들과, 상기 센서 영역 내 상기 센서 셀 영역을 둘러싸는 센서 더미 영역의 적어도 일부에 형성되어 상기 복수의 전류 센서 트랜지스터들과 게이트 커패시턴스를 공유하는 복수의 더미 트랜지스터들을 포함한다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자에 의하면, 센서 영역 내에 전류 센서 트랜지스터들 주위에 게이트 커패시턴스를 공유하는 더미 트랜지스터들을 배치하여 센서 영역의 정전 용량을 키울 수 있다. 물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인평면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 회로도이다.
도 3은 도 2의 전력 반도체 소자의 일부를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 센서 영역을 보여주는 개략적인 평면도이다.
도 5는 도 4의 센서 영역의 센서 셀 영역과 센서 더미 영역을 보여주는 개략적인 평면도이다.
도 6은 도 5의 VI-VI선에 절취한 단면도이다.
도 7은 도 5의 VII-VII선에 절취한 단면도이다.
도 8은 도 5의 VIII-VIII선에 절취한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. 동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 개략적인 평면도이고, 도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 회로도이고, 도 3은 도 2의 전력 반도체 소자의 일부를 보여주는 회로도이다.
도 1을 참조하면, 전력 반도체 소자(100)는 메인 셀 영역(MC) 및 센서 영역(도 4의 SA)을 포함하는 반도체층(105)을 이용하여 구현될 수 있다. 이러한 전력 반도체 소자(100)는 웨이퍼(wafer), 칩(chip) 또는 다이(die) 구조를 포함할 수 있다.
예를 들어, 메인 셀 영역(MC)에는 도 3에 도시된 바와 같이 복수의 전력 반도체 트랜지스터들(power semiconductor transistors, PT)이 형성될 수 있다. 예를 들어, 전력 반도체 트랜지스터(PT)는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT) 또는 전력 모스펫(power MOSFET)을 포함할 수 있다. IGBT는 게이트 전극, 에미터 전극 및 컬렉터 전극을 포함할 수 있다. 도 2 내지 도 3에서는 전력 반도체 소자(100)로 IGBT를 예로 설명한다.
도 1 내지 도 3을 같이 참조하면, 전력 반도체 소자(100)는 외부와 연결을 위한 복수의 단자들을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 반도체 트랜지스터들(PT)의 에미터 전극에 연결되는 에미터 단자(69) 및 켈빈 에미터 단자(66), 전력 반도체 트랜지스터들(PT)의 게이트 전극과 연결되는 게이트 단자(62), 전류를 모니터링하기 위한 전류 센서(ST)와 연결되는 전류 센서 단자(64), 온도를 모니터링하기 위한 온도 센서(TC)와 연결되는 온도 센서 단자들(67, 68) 및/또는 전력 반도체 트랜지스터들(PT)의 컬렉터 전극과 연결되는 컬렉터 단자(61)를 포함할 수 있다. 도 2에서 컬렉터 단자(61)는 도 1에서 전력 반도체 소자(100)의 후면 상에 있다.
온도 센서(TC)는 온도 센서 단자들(67, 68)과 연결된 정션 다이오드(junction diode)를 포함할 수 있다. 정션 다이오드는 적어도 하나의 n형 불순물 영역과 적어도 하나의 p형 불순물 영역의 접합 구조, 예컨대 P-N 접합 구조, P-N-P 접합 구조, N-P-N 접합 구조 등을 포함할 수 있다. 본 구조는 전력 반도체 소자(100) 내에 온도 센서(TC)가 내장된 구조를 예시적으로 설명하고 있으나, 이 실시예의 변형된 예에서 온도 센서(TC)가 생략될 수도 있다.
전력 반도체 트랜지스터(PT)는 에미터 단자(69)와 컬렉터 단자(61) 사이에 접속되고, 전류 센서(ST)는 전류 센서 단자(64)와 컬렉터 단자(61) 사이에 전력 반도체 트랜지스터(PT)와 병렬적으로 접속된다. 전류 센서(ST)의 게이트 전극과 전력 반도체 트랜지스터(PT)의 게이트 전극은 소정의 저항을 개재하여 게이트 단자(62)에 공유로 연결된다.
전류 센서(ST)는 전력 반도체 트랜지스터(PT)와 실질적으로 같은 구조로 형성되며, 다만 소정의 비로 축소되어 형성될 수 있다. 이에 따라, 전류 센서(ST)의 출력 전류를 모니터링함으로써 전력 반도체 트랜지스터(PT)의 출력 전류를 간접적으로 모니터링할 수 있게 된다.
이 실시예에서, 전력 반도체 트랜지스터들(PT)은 메인 셀 영역(MC)에 형성되고, 전류 센서(ST)는 전류 센서 단자(64) 하부에 형성될 수 있다. 따라서, 전류 센서 단자(64) 하부의 반도체층(105)에는 센서 영역(도 4의 SA)이 한정될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 센서 영역(SA)을 보여주는 개략적인 평면도이다.
도 4를 참조하면, 센서 영역(SA)은 센서 셀 영역(SC), 센서 더미 영역(SD) 및/또는 센서 주변 영역(SP)를 포함할 수 있다.
예를 들어, 센서 영역(SA) 내 센서 셀 영역(SC)에는 복수의 전류 센서 트랜지스터들(도 6의 CT)이 형성될 수 있다. 전류 센서 트랜지스터들(CT)은 전류 센서 단자(64)와 컬렉터 단자(61) 사이에서 실질적으로 전류가 흐르도록 동작하는 트랜지스터들로서 전술한 바와 같이 전력 반도체 트랜지스터들(PT)을 미러링하도록 소정 비의 크기로 형성될 수 있다. 따라서, 정전 용량을 크게 하기 위하여 임의로 전류 센서 트랜지스터들(CT)의 크기를 변경하기 어렵다.
센서 더미 영역(SD)은 센서 영역(SA)에 인접하게 배치될 수 있고, 예컨대 센서 셀 영역(SC)을 둘러싸도록 배치될 수 있다. 센서 더미 영역(SD)의 적어도 일부에는 복수의 더미 트랜지스터들(도 7의 DT)이 형성될 수 있다. 더미 트랜지스터들(DT)은 전류 센서 단자(64)와 컬렉터 단자(61) 사이의 전류 흐름에 기여하지 않는, 즉 전류가 실질적으로 출력되지 않는 비동작 트랜지스터들이다.
나아가, 센서 주변 영역(SP)에는 절연 구조가 형성될 수 있다.
이러한 구조에 따르면, 센서 영역(SA) 상에 전류 센서 트랜지스터들(CT)의 출력 단자로 기능하는 전류 센서 단자(64)가 형성될 수 있다.
이 실시예에서, 전류 센서(도 3의 ST)는 센서 셀 영역(SC)에 형성된 복수의 전류 센서 트랜지스터들(도 6의 CT)과 센서 더미 영역(SD)에 형성된 복수의 더미 트랜지스터들(도 7의 DT)을 포함할 수 있다.
복수의 전류 센서 트랜지스터들(CT)과 복수의 더미 트랜지스터들(DT)은 서로 게이트 커패시턴스(gate capacitance)를 공유할 수 있다. 이에 따라, 센서 영역(SA) 내 전류 센서(ST)의 전체적인 정전 용량은 전류 센서 트랜지스터들(CT)의 정전 용량에 더미 트랜지스터들(DT)의 정전 용량이 더해진 값을 가질 수 있다.
따라서, 전류 센서 트랜지스터들(CT)의 크기를 키우지 않으면서도 더미 트랜지스터들(DT)을 부가함으로써, 전류 센서(ST)의 전체적인 게이트 커패시턴스를 크게 할 수 있고, 이에 따라서 전류 센서(ST)의 전체적인 정전 용량을 크게 할 수 있다. 나아가, 더미 트랜지스터들(DT)의 크기를 조절함으로써, 전류 센서(ST)의 전체적인 게이트 커패시턴스를 조절할 수 있고, 이에 따라서 전류 센서(ST)의 전체적인 정전 용량을 조절할 수 있게 된다.
예를 들어, 더미 트랜지스터들(DT)의 면적을 전류 센서 트랜지스터들(CT)의 면적보다 크게 함으로써, 더미 트랜지스터들(DT)의 게이트 커패시턴스를 전류 센서 트랜지스터들(CT)의 게이트 커패시턴스보다 크게 할 수 있다.
도 5는 도 4의 센서 영역의 센서 셀 영역과 센서 더미 영역을 보여주는 개략적인 평면도이고, 도 6은 도 5의 VI-VI선에 절취한 단면도이고, 도 7은 도 5의 VII-VII선에 절취한 단면도이고, 도 8은 도 5의 VIII-VIII선에 절취한 단면도이다.
도 5 내지 도 8을 참조하면, 반도체층(105)은 센서 영역(SA)을 포함하고, 전류 센서 트랜지스터들(CT)은 센서 영역(SA) 내 센서 셀 영역(SC)에 형성될 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 반도체 기판의 일부 및/또는 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 예컨대, 반도체층(105)은 드리프트 영역(107) 및 웰 영역(110)을 포함할 수 있다.
나아가, 반도체층(105)은 웰 영역(110) 내 소오스 영역(112)을 더 포함할 수 있다. 여기에서 소오스 영역(112)은 에미터 영역으로 불릴 수도 있다.
나아가, 반도체층(105)은 게이트 전극(120) 사이에서 게이트 전극(120) 하부로 이어지는 부분에 플로팅 영역(125)을 더 포함할 수 있다.
드리프트 영역(107) 및 소오스 영역(112)은 제 1 도전형을 갖고, 웰 영역(110) 및 플로팅 영역(125)은 제 2 도전형을 가질 수 있다. 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.
드리프트 영역(107)은 제 1 도전형의 에피택셜층으로 제공될 수 있고, 웰 영역(110)은 이러한 에피택셜층에 제 2 도전형의 불순물을 도핑하거나 또는 제 2 도전형의 에피택셜층으로 형성할 수 있다. 소오스 영역은 웰 영역(110) 내에 제 1 도전형의 불순물을 도핑하거나 또는 제 1 도전형의 에피택셜층을 부가적으로 형성하여 형성할 수 있다.
컬렉터 영역(128)은 드리프트 영역(107) 아래에 제공되고, 컬렉터 전극(155)은 컬렉터 영역(128)에 연결되도록 컬렉터 영역(128) 아래에 제공될 수 있다. 예를 들어, 드리프트 영역(107)은 반도체 기판(미도시) 상에 제공될 수 있고, 반도체 기판은 제 2 도전형을 갖는 컬렉터 영역(128)의 적어도 일부 또는 전부를 한정하고, 컬렉터 전극(155)은 반도체 기판의 하면 상에 제공될 수 있다. 다른 예로, 컬렉터 영역(128)은 드리프트 영역(107) 아래에 제 2 도전형을 갖는 에피택셜층으로 제공될 수도 있다.
게이트 전극(120)은 반도체층(105)에 형성된 적어도 하나의 트렌치를 매립하도록 반도체층(105) 내로 리세스되어 형성될 수 있다. 트렌치는 반도체층(105)의 표면으로부터 소정 깊이로 형성될 수 있고, 예컨대 소오스 영역(112)과 웰 영역(110)을 뚫고 드리프트 영역(107)의 일부까지 신장되도록 형성될 수 있다. 트렌치는 전계가 집중되는 것을 억제하기 위하여 그 모서리, 예컨대 하단 모서리가 라운딩 처리될 수 있다.
게이트 절연층(118)은 게이트 전극(120) 및 트렌치 내 반도체층(105) 사이에 개재될 수 있다. 게이트 전극(120) 상에는 절연층(130)이 형성될 수 있다. 게이트 전극(120)의 수는 하나 또는 다수로 요구되는 동작 사양에 따라서 적절하게 선택될 수 있고 이 실시예의 범위를 제한하지 않는다.
더미 트랜지스터들(DT)은 반도체층(105)의 센서영역(SA) 내 센서 더미 영역(SD)에 형성될 수 있다. 더미 트랜지스터들(DT)은 전술한 전류 센서 트랜지스터들(CT)과 일부 부분을 제외하고는 실질적으로 동일한 단면 구조를 가질 수 있다. 더미 트랜지스터들(DT)은 비동작 트랜지스터이기 때문에 전류 센서 트랜지스터들(CT)과 달리 소오스 영역(112)이 형성되어 있지 않다. 따라서, 더미 트랜지스터들(DT)을 통해서 전류 센서(ST)의 출력 전류가 흐르지는 않는다.
이 실시예에서, 전류 센서 트랜지스터들(CT)의 적어도 일부와 더미 트랜지스터들(DT)의 적어도 일부는 서로 게이트 전극(120)을 공유할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 동일 라인에 배치된 전류 센서 트랜지스터들(CT)과 더미 트랜지스터들(DT)은 서로 게이트 전극(120)을 공유할 수 있다. 즉, 동일 라인에 배치된 전류 센서 트랜지스터들(CT)의 게이트 전극(120)과 더미 트랜지스터들(DT)의 게이트 전극(120)은 서로 연결될 수 있다. 나아가, 동일 라인 외에 인접 라인의 전류 센서 트랜지스터들(CT)과 더미 트랜지스터들(DT)이 전체적으로 서로 게이트 전극(120)을 공유할 수도 있다.
이 실시예에 따르면, 센서 영역(SA) 내 전류 센서(ST)의 정전 용량을 소정 크기 이상으로 확보하기 위해서, 전류 센서 트랜지스터들(CT)의 게이트 커패시턴스는 고정한 채로, 더미 트랜지스터들(DT)의 게이트 커패시턴스를 더 크게 할 수 있다. 예를 들어, 센서 더미 영역(SD)의 면적을 크게 하여 더미 트랜지스터들(DT)의 게이트 커패시턴스를 크게 할 수 있다.
다른 예로, 센서 더미 영역(SD)의 크기를 키우지 않더라도 더미 트랜지스터들(DT)의 게이트 전극(120)의 밀도를 크게 함으로써 더미 트랜지스터들(DT)의 게이트 커패시턴스를 키울 수 있다. 이 경우, 더미 트랜지스터들(DT)의 게이트 전극(120)의 밀도가 전류 센서 트랜지스터들(CT)의 게이트 전극(120)의 밀도보다 크게 배치될 수 있다.
예를 들어, 전류 센서 트랜지스터들(CT)의 게이트 전극(120)은 스트라이프 타입으로 배치되고, 더미 트랜지스터들(DT)의 게이트 전극(120)은 래더(ladder) 타입으로 배치될 수 있다.
전술한 설명은 전력 반도체 소자가 IGBT인 경우를 상정하여 설명하였지만, 전력 모스펫에도 그대로 적용될 수 있다. 예를 들어, 전력 모스펫에서는 컬렉터 영역(128)이 없고 컬렉터 전극 대신에 드레인 전극이 배치될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
61: 컬렉터 단자
62: 게이트 단자
64: 전류 센서 단자
66: 켈빈 에미터 단자
67, 68: 온도 센서 단자
69: 에미터 단자
100: 전력 반도체 소자
105: 반도체층
120: 게이트 전극
125: 플로팅 영역
PT: 전력 반도체 트랜지스터
CT: 전류 센서 트랜지스터
DT: 더미 트랜지스터

Claims (11)

  1. 센서 영역을 포함하는 반도체층;
    상기 센서 영역 내 센서 셀 영역에 형성된 복수의 전류 센서 트랜지스터들; 및
    상기 센서 영역 내 상기 센서 셀 영역을 둘러싸는 센서 더미 영역의 적어도 일부에 형성되어 상기 복수의 전류 센서 트랜지스터들과 게이트 커패시턴스를 공유하고, 더미 트랜지스터들의 크기를 조절함으로써 전류 센서(ST)의 전체적인 정전 용량을 조절 할 수 있는 복수의 더미 트랜지스터들;을 포함하는
    전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 복수의 전류 센서 트랜지스터들의 적어도 일부와 상기 복수의 더미 트랜지스터들의 적어도 일부는 서로 게이트 전극을 공유하는,
    전력 반도체 소자.
  3. 제 1 항에 있어서,
    동일 라인에 배치된 상기 복수의 전류 센서 트랜지스터들 및 상기 복수의 더미 트랜지스터들은 서로 게이트 전극을 공유하는,
    전력 반도체 소자.
  4. 제 1 항에 있어서,
    상기 복수의 더미 트랜지스터들의 게이트 커패시턴스는 상기 복수의 전류 센서 트랜지스터들의 게이트 커패시턴스보다 큰,
    전력 반도체 소자.
  5. 제 4 항에 있어서,
    상기 복수의 더미 트랜지스터들의 게이트 전극의 밀도는 상기 복수의 전류 센서 트랜지스터들의 게이트 전극의 밀도보다 크게 배치된,
    전력 반도체 소자.
  6. 제 5 항에 있어서,
    상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 스트라이프 타입으로 배치되고,
    상기 복수의 더미 트랜지스터들의 게이트 전극은 래더 타입으로 배치된,
    전력 반도체 소자.
  7. 제 1 항에 있어서,
    상기 더미 트랜지스터들은 웰 영역 내에 소오스 영역이 형성되지 않는 비동작 트랜지스터 구조를 갖는,
    전력 반도체 소자.
  8. 제 1 항에 있어서,
    상기 센서 영역 상에 상기 전류 센서 트랜지스터들의 출력 단자로 기능하는 전류 센서 단자가 형성되는,
    전력 반도체 소자.
  9. 메인 셀 영역 및 센서 영역을 포함하는 반도체층;
    상기 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들;
    상기 센서 영역 내 센서 셀 영역에 상기 복수의 전력 반도체 트랜지스터들과 병렬적으로 배치된 복수의 전류 센서 트랜지스터들; 및
    상기 센서 영역 내 상기 센서 셀 영역을 둘러싸는 센서 더미 영역의 적어도 일부에 형성되어 상기 복수의 전류 센서 트랜지스터들과 게이트 커패시턴스를 공유하고, 더미 트랜지스터들의 크기를 조절함으로써 전류 센서(ST)의 전체적인 정전 용량을 조절 할 수 있는 복수의 더미 트랜지스터들;을 포함하는
    전력 반도체 소자.
  10. 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들의 에미터 전극과 연결되는 에미터 단자 및 켈빈 에미터 단자;
    상기 전력 반도체 트랜지스터들의 게이트 전극과 연결되는 게이트 단자; 및
    상기 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해 센서 영역에 형성된 전류 센서와 연결되는 전류 센서 단자;를 포함하고,
    상기 전류 센서는,
    상기 센서 영역 내 센서 셀 영역에 형성된 복수의 전류 센서 트랜지스터들; 및
    상기 센서 영역 내 상기 센서 셀 영역을 둘러싸는 센서 더미 영역의 적어도 일부에 형성되어 상기 복수의 전류 센서 트랜지스터들과 게이트 커패시턴스를 공유하고, 더미 트랜지스터들의 크기를 조절함으로써 전류 센서(ST)의 전체적인 정전 용량을 조절 할 수 있는 복수의 더미 트랜지스터들;을 포함하는,
    전력 반도체 소자.
  11. 제 10 항에 있어서,
    상기 센서 영역은 상기 전류 센서 단자 하부에 한정되는,
    전력 반도체 소자.
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