TWI631707B - 半導體裝置 - Google Patents

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TWI631707B
TWI631707B TW103134401A TW103134401A TWI631707B TW I631707 B TWI631707 B TW I631707B TW 103134401 A TW103134401 A TW 103134401A TW 103134401 A TW103134401 A TW 103134401A TW I631707 B TWI631707 B TW I631707B
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辻內幹夫
新田哲也
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瑞薩電子股份有限公司
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Abstract

本發明係一種半導體裝置，其課題為提供：抑制在元件全體之電流能力的降低同時，可提升短路容量之半導體裝置。
解決手段係在半導體裝置中，各於半導體基板SUB之主表面，加以排列配置於一方向之複數個IGBT係包含：在一方向中加以配置於最端部之IGBTED，和較加以配置於最端部之元件為配置於中央側之IGBTCD。加以配置於最端部之IGBTED的電流能力係較加以配置於中央側之IGBTCD的電流能力為大。

Description

半導體裝置
本發明係有關半導體裝置。
橫向(橫型)之IGBT(Insulated Gate Bipolar Transistor)係從以往所知道的，例如，揭示於日本特開平5-29614號(專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]
日本特開平5-29614號公報
橫向之IGBT等高耐壓元件係經由防止根據折返同一間隙的元件而對稱地佈局而造成偏向動作之電流集中等，謀求元件特性之安定化。在如此之高耐壓元件中， 對於為了使元件之短路容量提升，係必須使元件全體的電流能力降低。因此，短路容量之提升與電流能力之提升的並存係為困難。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
在一實施形態之半導體裝置中，具有各於半導體基板之主表面，加以排列配置於一方向之複數個之絕緣閘極型電晶體部的元件，係包含在一方向加以配置於最端部之元件，和較加以配置於最端部之元件而配置於中央側之元件。加以配置於最端部之元件的電流能力係較加以配置於中央側之元件的電流能力為大。
如根據前述一實施形態之半導體裝置，加以配置於最端部之元件的電流能力係較加以配置於中央側之元件的電流能力為大之故，可抑制在元件全體之電流能力的下降同時，提升短路容量。
BCR‧‧‧基極接觸範圍
BR‧‧‧p型範圍
CD‧‧‧加以配置於中央側的元件
CH1、CH2‧‧‧凹部
CL‧‧‧通道長度
CR‧‧‧p+集極範圍
DN‧‧‧n+汲極範圍
DRI‧‧‧n-漂移範圍
ER‧‧‧n+射極範圍
ED‧‧‧加以配置於最端部的元件
ES‧‧‧元件分離構造
GE‧‧‧閘極電極
GE1~GE3‧‧‧第1~第3閘極電極
GI‧‧‧閘極絕緣膜
IGBT‧‧‧縱型
II‧‧‧層間絕緣膜
LC‧‧‧邏輯電路部
LS‧‧‧準位移位器部
NR‧‧‧n型範圍
OC‧‧‧輸出電路部
PC‧‧‧保護電路部
PR1、PR2‧‧‧插塞層
SE‧‧‧源極範圍
SUB‧‧‧半導體基板
TP1、TP2‧‧‧第1，第2絕緣閘極型電晶體部
圖1顯示適用實施形態1之半導體裝置於PDP(Plasma Display Panel)掃描驅動器情況之電路的圖。
圖2顯示適用實施形態1之半導體裝置於PDP掃描驅動器情況之晶片全體的平面佈局的圖像圖(A)，和(A)之1bit之平面佈局的圖像圖(B)。
圖3概略性地顯示圖1及圖2之High Side之IGBT與Low Side之IGBT之構成的平面圖。
圖4顯示加以配置於圖1及圖2之IGBT的中央側之元件與加以配置於最端部之元件的平面圖。
圖5沿著圖4之V-V線的概略剖面圖。
圖6沿著圖4之VI-VI線的概略剖面圖。
圖7擴大圖5之P1部而顯示的圖(A)與擴大P2部而顯示的圖(B)。
圖8顯示沿著圖7(A)及(B)之X-X’線之摻雜曲線圖。
圖9顯示使用圖5所示之構成而模擬之結果的溫度分布圖。
圖10 為了說明擴大圖5之P3部而顯示之寄生雙極的圖。
圖11為了說明加以配置於中央側之IGBTCD的射極附近之短路容量的圖。
圖12顯示對應於在比較例之圖5的P1部之部分的圖(A)與顯示對應於P2部之部分的圖(B)。
圖13顯示實施例及比較例之短路容量比與飽和電流比之關係的圖。
圖14顯示加以配置於實施形態2之半導體裝置的中央側之元件與加以配置於最端部之元件的剖面圖。
圖15顯示沿著圖14之X-X’線之摻雜曲線圖。
圖16顯示加以配置於實施形態3之半導體裝置的中央側之元件與加以配置於最端部之元件的剖面圖。
圖17顯示沿著圖16之Y-Y’線之摻雜曲線圖。
圖18顯示在使基極注入條件變化情況之短路容量與飽和電流之關係圖。
圖19 顯示加以配置於實施形態4之中央側之元件與加以配置於最端部之元件的平面圖。
圖20沿著圖19之XX-XX線的概略剖面圖。
圖21顯示加以配置於實施形態5之中央側之元件與加以配置於最端部之元件的平面圖。
圖22沿著圖21之XXII-XXII線的概略剖面圖。
圖23顯示加以配置於實施形態6之中央側之元件與加以配置於最端部之元件的平面圖。
圖24沿著圖23之XXIV-XXIV線的概略剖面圖。
圖25顯示加以配置於實施形態7之中央側之元件與加以配置於最端部之元件的平面圖。
圖26沿著圖25之XXVI-XXVI線的概略剖面圖。
圖27顯示加以配置於實施形態8之中央側之元件與加以配置於最端部之元件的平面圖。
圖28沿著圖27之XXVIII-XXVIII線的概略剖面圖。
圖29顯示加以配置於實施形態9之中央側之元件與加以配置於最端部之元件的平面圖。
圖30沿著圖29之XXX-XXX線的概略剖面圖。
以下，對於實施形態，依據圖面加以說明。
(實施形態1)
首先，對於在實施形態1之半導體裝置之構成加以說明。
參照圖1，PDP掃描驅動器的電路係具有：輸出電路部OC，和準位移位器部LS，和邏輯電路部LC，和保護電路部PC。輸出電路部OC係包含作為Low Side及High Side之主開關元件而使用2個IGBT之推拉輸出電路。此推拉輸出電路係加以連接於供給第1驅動電壓(VH)之端子與供給第2驅動電壓(GND)之端子之間，且呈從輸出端子，供給直流輸出Vout於負荷地加以構成。對於Low Side及High Side之各IGBT，係於射極．集極間，加以逆連接有二極體。
邏輯電路部LC係加以連接於輸出電路部OC之Low Side之IGBT的閘極電極。另外，邏輯電路部LC係介入存在準位移位器部LS與保護電路部PC而加以連 接於High Side之IGBT的閘極電極。
參照圖2(A)，在上述PDP掃描驅動器之半導 體晶片中，對應於bit數之輸出段則呈夾持保護電路部與邏輯電路部地加以配置於圖中左右兩側。另外，呈夾持輸出段與邏輯電路部地，於圖中上下兩側，加以配置有I/O(Input/Output)電路部。
參照圖2(B)，對於輸出段，係對於各1bit， 加以配置有準位移位器部，和High Side之IGBT，和Low Side之IGBT，和二極體，和輸出襯墊。
參照圖3，High Side之IGBT係例如為重視 耐壓的元件，而Low Side之IGBT係例如為重視電流之元件。High Side之IGBT係經由較Low Side之IGBT，加以低設定漂移範圍之不純物濃度，以及加大設定漂移範圍之集極．射極間的長度等之時，而耐壓則變高地加以構成。 另外，Low Side之IGBT係經由較High Side之IGBT，加大設定通道寬度，以及縮小設定通道長度，以及縮小設定通道阻抗等之時，而電流驅動能力則變高地加以構成。
參照圖4~圖6，半導體裝置係具有各於半導 體基板SUB之主表面，具有加以排列設置於一方向之複數個之絕緣閘極型電晶體部之元件的IGBT。在上述一方向，於最端部加以配置有2個之IGBTED，ED。另外，較加以配置於此等最端部之IGBTED，ED，而於中央側，加以配置有2個之IGBTCD，CD。並且，加以配置於此等最端部及中央側之IGBTCD，CD係對於加以配置於2個之 中央側之IGBTED，ED鄰接之假想的中心線而言，加以配置成線對稱。另外，加以配置於最端部之IGBTED的電流能力係成為較加以配置於中央側之IGBTCD的電流能力為大。
各IGBT係主要具有n-漂移範圍DRI，和n型 範圍NR，和p+集極範圍(第1導電型之集極範圍)CR，和p型基極範圍(第1導電型之基極範圍)BR，BCR，和n+射極範圍(第1導電型之源極範圍)ER，和閘極絕緣膜GI，和閘極電極GE。
n-漂移範圍DRI係加以形成於半導體基板SUB 內。n型範圍NR係呈與n-漂移範圍DRI接觸地，加以形成於半導體基板SUB內。p+集極範圍CR係呈與n型範圍NR構成pn接合地在半導體基板SUB內，加以形成於半導體基板SUB之主表面。
p型基極範圍BR，BCR係分成n-漂移範圍 DRI與呈構成pn接合地p+集極範圍CR，在半導體基板SUB內，加以形成於半導體基板SUB之主表面。此p型基極範圍BR，BCR係具有與n-漂移範圍DRI構成pn接合之p型範圍BR，和位置於p型範圍BR內之半導體基板SUB主表面的p+型基極接觸範圍BCR。p+型基極接觸範圍BCR係具有較p型範圍BR為高之p型不純物濃度。 n+射極範圍ER係呈與p型基極範圍BR，BCR構成pn接合地，加以形成於p型基極範圍BR，BCR內之半導體基板SUB主表面。
對於夾持於p+集極範圍CR與p型基極範圍 BR，BCR之半導體基板SUB主表面，係加以形成有元件分離構造ES。元件離構造ES係例如，可由LOCOS(Local Oxidation of Silicon)所形成之矽氧化膜亦可，另外，亦可為STI(Shallow Trench Isolation)。
閘極電極GE係至少於夾持於n+射極範圍ER 與n-漂移範圍DRI之p型範圍BR上，介入存在閘極絕緣膜GI而加以形成。閘極電極GE之一方端部係經由載置於元件分離構造ES上之時，將元件分離構造ES夾持於其間而與n-漂移範圍DRI對向。
於形成有各IGBT之半導體基板SUB的主面 上，呈被覆各IGBT地加以形成層間絕緣膜II。對於此層間絕緣膜II係加以形成有接點用之凹部CH1、CH2。接點用之凹部CH1係呈從層間絕緣膜II之上面到達至p+集極範圍CR地加以形成。接點用之凹部CH2係呈從層間絕緣膜II之上面到達至n+射極範圍ER及p+型基極接觸範圍BCR雙方地加以形成。
呈埋入接點用之凹部CH1之內部地加以形成 導電性之材料所成之插塞層(集極用導電層)PR1。另外，呈埋入接點用之凹部CH2之內部地加以形成導電性之材料所成之插塞層(射極用導電層)PR2。然而，呈接觸於此各插塞層PR1、PR2地，加以形成未圖示之金屬配線於層間絕緣膜II上。
如圖4所示，接點用之凹部CH1、CH2之雙 方係例如，具有線接觸(縫隙接觸)構造。此線接觸構造係指在平面視中具有略矩形(包含有角部之程度作為圓角之構成)之形狀，且其略矩形狀之接點用之凹部的一方的邊長度則為另一方的邊長度之2倍以上長度構造。
接點用之凹部CH1係呈到達至p+集極範圍 CR地加以形成之故，埋入接點用之凹部CH1內之插塞層PR1，係加以連接於p+集極範圍CR。
複數之n+射極範圍ER與複數之p+型基極接 觸範圍BCR係在1個IGBT內中，沿著閘極寬度方向(圖中上下方向)相互交互加以配置。射極側之接點用之凹部CH2係呈到達至各複數之n+射極範圍ER與複數之p+型基極接觸範圍BCR地加以形成。因此，埋入接點用之凹部CH2內之插塞層PR2，係加以連接於各複數之n+射極範圍ER與複數之p+型基極接觸範圍BCR。
加以配置於中央側之2個IGBTCD，CD係共 有插塞層PR2。另外，加以配置於中央側之2個IGBTCD，CD係如圖5所示，共有n+射極範圍ER，如圖6所示，具有p+型基極接觸範圍BCR。較2個IGBTCD，CD為配置於外側之2個IGBTED，ED係共有各鄰接之IGBTCD與p+集極範圍CR及插塞層PR2。
參照圖7(A)及(B)，加以配置於圖7(A)所示之 中央側之IGBTCD的通道長度CL係成為較加以配置於圖7(B)所示之最端部之IGBTED的通道長度CL為長。
參照圖7及圖8，各加以配置中央側之 IGBTCD及加以配置於最端部之IGBTED之各通道長度CL係各為閘極電極GE下之p型基極範圍BR之上述的一方向之長度。圖8所示之X-X’間之摻雜曲線圖係顯示從n-漂移範圍通過p型基極範圍BR而至n+射極範圍ER之不純物濃度之變化。加以配置於中央側之IGBTCD及加以配置於最端部之IGBTED的通道長度CL係各為圖8所示之P型不純物濃度之高範圍。並且，加以配置於中央側之IGBTCD之P型不純物濃度高之範圍的長度係成為較加以配置於最端部之IGBTED之P型不純物濃度高之範圍的長度為長。
接著，關於短路容量與電流能力之關係，對 於本發明者所進行之檢討加以說明。首先，使用具有圖5所示之半導體裝置而進行模擬。在此模擬中，各n+射極範圍ER係具有1×1021台、p+集極範圍CR係具有1×1021台、p型範圍BR係具有1×1018台、n型範圍NR係具有1×1015台、n-漂移範圍DRI係具有1×1015台之不純物濃度。
參照圖9，在加以配置於中央側之IGBTCD的 射極附近中，溫度則變高。並且，加以配置於中央側之IGBTCD的射極附近的溫度係成為較加以配置於最端部之IGBTED的射極附近的溫度為高。此係因加以配置於2個中央側之IGBTCD則各具有電流通道之故，經由加以配置於中央側之IGBTCD之本身發熱量變多之構成。
參照圖10，在加以配置於中央側之IGBTCD 的射極附近中，溫度變高之故，經由熱而經由n+射極範圍ER與p型範圍BR與n-漂移範圍DRI之寄生NPN(寄生雙極)則開啟。
參照圖11，由寄生雙極開啟者而流動有過電 流。並且，經由根據持續流動有此過電流之急遽的溫度上升，元件係導致破壞。在此從開始流動有過電流至元件導致破壞為之止之間，定義為短路容量。經由以上，本發明者們係發現加以配置於中央側之IGBTCD則對於短路容量而言支配性地影響。
接著，參照圖12及圖13，將本實施形態之實 施例A及B，和比較例C~G之短路容量及飽和電流作為對比。實施例A及B係具有圖7(A)，(B)所示之構造。具體而言，實施例A係將加以配置於中央側之IGBTCD的通道長度，以0.2μm的尺寸加長，而將加以配置於最端部之IGBTED的通道長度，以0.1μm的尺寸縮短。另外，實施例B係將加以配置於中央側之IGBTCD的通道長度，以0.2μm的尺寸加長，而將加以配置於最端部之IGBTED的通道長度，以0.2μm的尺寸縮短。比較例C~G係如圖12(A)，(B)所示，加以配置於最端部之IGBTED及加以配置於中央側之IGBTCD之通道長度CL則具有相同尺寸之構造。
實測比較例及實施例A，B之短路容量及飽和 電流，而檢討對於比較例而言之實施例A，B之短路容量及飽和電流的比。在實施例A中，對於比較例而言，飽和 電流幾乎未下降，而可提升約16%短路容量。另外，在實施例B中，對於比較例而言，可提升約1%飽和電流，而可提升約15%短路容量。經由以上，發明者們係由將加以配置於最端部之元件的電流能力，作為較加以配置於中央側之元件的電流能力為大者，得到得知可抑制在元件全體之電流能力下降同時，可謀求短路容量之提升者。
接著，對於本實施形態之作用效果加以說明。
如上述，在本實施形態中，加以配置於最端部之IGBTED的電流能力係較加以配置於中央側之IGBTCD的電流能力為大。經由此，經由抑制加以配置於中央側之IGBTCD的本身發熱量而可抑制溫度上升者。因此，可抑制經由寄生雙極開啟之過電流者。由抑制此過電流者，可抑制經由急遽之溫度上升而破壞元件之情況者。由如此作為，抑制在元件全體之電流能力之下降同時，可提升短路容量。
另外，在本實施形態中，加以配置於中央側之IGBTCD之通道長度CL係成為較加以配置於最端部之IGBT之通道長度CL為長。因此，可將加以配置於中央側之IGBTCD之電流，作為較加以配置於最端部之IGBTED的電流為小者、也就是，可將加以配置於最端部之IGBT的電流能力，作為較加以配置於中央側之IGBT的電流能力為大者。
(實施形態2)
參照圖14及圖15，本實施形態之構成係與實施形態1之構成作比較，在加以配置於中央側之元件之通道長度CL及p型基極範圍BR，BCR之不純物濃度中為不同。也就是，在本實施形態中，加以配置於中央側之IGBTCD之通道長度CL係具有與加以配置於最端部之IGBTED通道長度CL相同長度尺寸。另外，如圖15所示，加以配置於中央側之IGBTCD之p型範圍BR之不純物濃度係成為較加以配置於最端部之IGBTED之p型基極範圍BR，BCR之不純物濃度為高。
然而，上述以外之本實施形態的構成係與上述之實施形態1之構成略相同之故，而對同一要素係附上同一符號，不重複其說明。
如上述，在本實施形態中，加以配置於中央側之IGBTCD之p型範圍BR之不純物濃度係成為較加以配置於最端部之IGBTED之p型基極範圍BR，BCR之不純物濃度為高。因此，可將加以配置於中央側之IGBTCD之電流，作為較加以配置於最端部之IGBTED的電流為小者。也就是，可將加以配置於最端部之IGBT的電流能力，作為較加以配置於中央側之IGBT的電流能力為大者。
另外，參照圖10，可將p型基極範圍BR，BCR之阻抗Rwell，作為低阻抗化者。經由此，可抑制寄生雙極之動作者。因而，可抑制經由寄生雙極開啟之過電 流者。
(實施形態3)
參照圖16及圖17，本實施形態之構成係與實施形態1之構成作比較，在加以配置於中央側之元件之通道長度CL及p型基極範圍BR，BCR之不純物曲線的深度中為不同。也就是，在本實施形態中，加以配置於中央側之IGBTCD之通道長度CL係具有與加以配置於最端部之IGBTED通道長度CL相同長度尺寸。
另外，如圖17所示，加以配置於中央側之IGBTCD之p型基極範圍BR，BCR係較加以配置於最端部之IGBT之p型基極範圍BR，BCR，從主表面加以形成至深的位置為止。圖17所示之Y-Y’間之摻雜曲線圖係顯示從n+射極範圍ER通過p型基極範圍BR而至n-漂移範圍之不純物濃度之變化。加以配置於中央側之IGBTCD及加以配置於最端部之IGBTED之基極範圍深度BD係各具有從主表面至圖8所示之P型不純物濃度高之範圍端部為止之長度。並且，加以配置於中央側之IGBTCD之基極範圍深度BD係成為較加以配置於最端部之IGBTED之基極範圍深度BD為深。
然而，上述以外之本實施形態的構成係與上述之實施形態1之構成略相同之故，而對同一要素係附上同一符號，不重複其說明。
參照圖18，改變基極注入條件而檢討短路容 量與飽和電流之關係。然而，摻雜量係設定為相同。基極注入條件高者則短路容量係提升。經由此，此基極注入條件高者則基極範圍深度係變深之故，本發明者們發現基極範圍深度深者係短路容量係提升者。
如上述，在本實施形態中，加以配置於中央 側之IGBTCD之p型基極範圍BR，BCR係較加以配置於最端部之IGBT之p型基極範圍BR，BCR，從主表面加以形成至深的位置為止。因此，參照圖10，可將p型基極範圍BR，BCR之阻抗Rwell，作為低阻抗化者。經由此，可抑制寄生雙極之動作者。因而，可抑制經由寄生雙極開啟之過電流者。
(實施形態4)
參照圖19及圖20，本實施形態之構成係與實施形態1之構成作比較，在加以配置於中央側之元件之通道長度CL及n-漂移範圍DRI中為不同。也就是，在本實施形態中，加以配置於中央側之IGBTCD之通道長度CL係具有與加以配置於最端部之IGBTED通道長度CL相同長度尺寸。
另外，加以配置於中央側之IGBT的n-漂移範圍DRI係成為較加以形成於最端部之IGBT的n-漂移範圍為長。
然而，上述以外之本實施形態的構成係與上述之實施形態1之構成略相同之故，而對同一要素係附上 同一符號，不重複其說明。
如上述，在本實施形態中，加以配置於中央側之IGBT的n-漂移範圍DRI係成為較加以形成於最端部之IGBT的n-漂移範圍為長。因此，可將加以配置於中央側之IGBTCD之電流，作為較加以配置於最端部之IGBTED的電流為小者。也就是，可將加以配置於最端部之IGBT的電流能力，作為較加以配置於中央側之IGBT的電流能力為大者。
另外，可將加以配置於中央側之IGBTCD的熱容量，作為較加以配置於最端部之IGBTED的熱容量為大者。
(實施形態5)
參照圖21及圖22，本實施形態之構成係與實施形態1之構成作比較，在加以配置於中央側之元件之通道長度CL及閘極電極間的距離中為不同。也就是，在本實施形態中，加以配置於中央側之IGBTCD之通道長度CL係具有與加以配置於最端部之IGBTED通道長度CL相同長度尺寸。
加以配置於中央側之元件CD係具有於一方向相互對稱地加以配置之第1及第2絕緣閘極型電晶體部TP1、TP2。各第1及第2絕緣閘極型電晶體部TP1、TP2係具有形成於主表面之形成在p型基極範圍BR，BCR上之第1及第2閘極電極GE1、GE2。另外，加以配置於最 端部之IGBT係具有形成於主表面之第3閘極電極GE3。在上述一方向中，第1及第2閘極電極GE1、GE2間的距離係成為較和與第3閘極電極GE3對向之元件分離構造ES之距離的2倍為長。
然而，上述以外之本實施形態的構成係與上述之實施形態1之構成略相同之故，而對同一要素係附上同一符號，不重複其說明。
在上述在本實施形態中，在上述一方向中，第1及第2閘極電極GE1、GE2間的距離係成為較和與第3閘極電極GE3對向之元件分離構造ES之距離的2倍為長。因此，可在上述一方向中，將加以配置於中央側之IGBTCD的p型基極範圍BR，BCR之寬度，作為較加以配置於最端部之IGBTED的p型基極範圍BR，BCR之寬度為大者。經由此，可將加以配置於中央側之IGBTCD的熱容量，作為較加以配置於最端部之IGBTED的熱容量為大者。
(實施形態6)
參照圖23及圖24，本實施形態之構成係與實施形態1~5之構成作比較，在為高耐壓NMOS(N channel Metal Oxide Semiconductor)的點為不同。具體而言，主要不同為本實施形態之n+汲極範圍DN及n+源極範圍SE。複數個之各高耐壓NMOS係具有加以形成於半導體基板SUB之n+汲極範圍(第1導電型之汲極範圍)DN，和與n+汲極 範圍DN分開加以形成於主表面之p型基極範圍(第2導電型之基極範圍)PW，和加以形成於p型基極範圍PW內之主表面的n+源極範圍(第1導電型之源極範圍)SE。
在本實施形態中，加以配置於最端部之元件ED之電流能力係亦成為較加以配置於中央側之元件CD之電流能力為大。
具體而言，加以配置於中央側之元件CD之通道長度CL係成為較加以配置於最端部之元件ED之通道長度CL為長亦可。另外，加以配置於中央側之元件CD之p型基極範圍PW的不純物濃度係成為較加以配置於最端部之元件ED之p型基極範圍PW的不純物濃度為高亦可。另外，加以配置於中央側之元件之p型基極範圍PW係較加以配置於最端部之元件之p型基極範圍PW，從主表面加以形成至深的位置為止亦可。另外，加以配置於中央側之元件的n-漂移範圍DRI係成為較加以形成於最端部之元件ED的n-漂移範圍DRI為長亦可。另外，在上述一方向中，第1及第2閘極電極GE1、GE2間的距離係成為較和與第3閘極電極GE3對向之元件分離構造ES之距離的2倍為長亦可。
然而，上述以外之本實施形態的構成係與上述之實施形態1~5之構成略相同之故，而對同一要素係附上同一符號，不重複其說明。
在本實施形態中，亦可得到與實施形態1~5同樣的作用效果。
(實施形態7)
參照圖25及圖26，本實施形態之構成係與實施形態6之構成作比較，在為高耐壓PMOS(P channel Metal Oxide Semiconductor)的點為不同。具體而言，在呈加以形成有p型的通道地加以構成的點，為主要不同。
然而，上述以外之本實施形態的構成係與上述之實施形態6之構成略相同之故，而對同一要素係附上同一符號，不重複其說明。
在本實施形態中，亦可得到與實施形態6同樣的作用效果。
(實施形態8)
參照圖27及圖28，本實施形態係與實施形態1~5之構成作比較，在為縱型IGBT的點為不同。具體而言，在p+集極範圍CR則加以形成於與主表面相反側的面，而n型範圍NR則加以形成於p+集極範圍CR上的點，為主要不同。
然而，上述以外之本實施形態的構成係與上述之實施形態1~5之構成略相同之故，而對同一要素係附上同一符號，不重複其說明。
在本實施形態中，亦可得到與實施形態1~5同樣的作用效果。
(實施形態9)
參照圖29及圖30，本實施形態係與實施形態6作比較，在為縱型高耐壓NMOS的點為主要不同。具體而言，在n+汲極範圍DN則加以形成於與主張面相反側的面，而n型範圍NR則加以形成於n+汲極範圍DN上的點，為主要不同。
然而，上述以外之本實施形態的構成係與上述之實施形態6之構成略相同之故，而對同一要素係附上同一符號，不重複其說明。
在本實施形態中，亦可得到與實施形態6同樣的作用效果。
上述各實施形態係可作適宜組合者。
以上，依據實施形態而具體地說明過經由本發明者所作為之發明，但本發明係並不加以限定於前述實施形態者，而在不脫離其內容當然可做種種變更者。

Claims (8)

  1. 一種半導體裝置，其特徵為具備：具有主表面之半導體基板，和各於前述主表面，加以排列配置於一方向，具有複數個之絕緣閘極型電晶體部之元件，具有前述複數個之絕緣閘極型電晶體部之元件係在前述一方向中，包含加以配置於最端部之元件，和較加以配置於前述最端部之元件為配置於中央側之元件，加以配置於前述最端部之元件的電流能力係較加以配置於前述中央側之元件的電流能力為大；更具備加以形成於前述主表面之元件分離構造，加以配置於前述中央側之元件係包含：相互對稱地加以配置於前述一方向之第1及第2絕緣閘極型電晶體部，各前述第1及第2絕緣閘極型電晶體部係包含：加以形成於前述主表面之形成在基極範圍上的第1及第2閘極電極，加以配置於前述最前部之元件係包含：加以形成於前述主表面之第3閘極電極，在前述一方向中，前述第1及第2閘極電極間之距離係較與和前述第3閘極電極對向之前述元件分離構造的距離之2倍為長。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，加以配置於前述中央側之元件的通道長度係較加以配置於前述最端部之元件的通道長度為長。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，各前述複數個之絕緣閘極型電晶體部係包含：加以形成於前述半導體基板之第1導電型之集極範圍，和與前述集極範圍分開，加以形成於前述主表面之第1導電型之基極範圍，和加以形成於前述基極範圍內之前述主表面的第2導電型之射極範圍，加以配置於前述中央側之元件的前述基極範圍的不純物濃度係較加以配置於前述最端部之元件的前述基極範圍的不純物濃度為高。
  4. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，各前述複數個之絕緣閘極型電晶體部係包含：加以形成於前述半導體基板之第1導電型之汲極範圍，和與前述汲極範圍分開，加以形成於前述主表面之第2導電型之基極範圍，和加以形成於前述基極範圍內之前述主表面的第1導電型之源極範圍，加以配置於前述中央側之元件的前述基極範圍的不純物濃度係較加以配置於前述最端部之元件的前述基極範圍的不純物濃度為高。
  5. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，各前述複數個之絕緣閘極型電晶體部係包含：加以形成於前述半導體基板之第1導電型之集極範圍，和與前述集極範圍分開，加以形成於前述主表面之第 1導電型之基極範圍，和加以形成於前述基極範圍內之前述主表面的第2導電型之射極範圍，加以配置於前述中央側之元件的前述基極範圍係較加以配置於前述最端部之元件的前述基極範圍，從前述主表面加以形成至深的位置為止。
  6. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，各前述複數個之絕緣閘極型電晶體部係包含：加以形成於前述半導體基板之第1導電型之汲極範圍，和與前述汲極範圍分開，加以形成於前述主表面之第2導電型之基極範圍，和加以形成於前述基極範圍內之前述主表面的第1導電型之源極範圍，加以配置於前述中央側之元件的前述基極範圍係較加以配置於前述最端部之元件的前述基極範圍，從前述主表面加以形成至深的位置為止。
  7. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，各前述複數個之絕緣閘極型電晶體部係包含：加以形成於前述半導體基板之第1導電型之集極範圍，和與前述集極範圍分開，加以形成於前述主表面之第1導電型之基極範圍，和加以形成於前述基極範圍內之前述主表面的第2導電型之射極範圍，加以配置於前述中央側之元件的漂移範圍係較加以配 置於前述最端部之元件的漂移範圍為長。
  8. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，各前述複數個之絕緣閘極型電晶體部係包含：加以形成於前述半導體基板之第1導電型之汲極範圍，和與前述汲極範圍分開，加以形成於前述主表面之第2導電型之基極範圍，和加以形成於前述基極範圍內之前述主表面的第1導電型之源極範圍，加以配置於前述中央側之元件的漂移範圍係較加以配置於前述最端部之元件的漂移範圍為長。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3350189B1 (en) 2015-09-14 2021-03-10 UEA Enterprises Limited Metal complexes
JP2018022776A (ja) * 2016-08-03 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
WO2018237199A1 (en) 2017-06-22 2018-12-27 Renesas Electronics America Inc. SOLID TOP TERMINAL FOR DISCRETE FEED DEVICES
JP2019075536A (ja) * 2017-10-11 2019-05-16 株式会社村田製作所 パワーアンプモジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2124257A1 (en) * 2008-05-20 2009-11-25 Mitsubishi Electric Corporation Power semiconductor device
US20090321852A1 (en) * 2008-06-27 2009-12-31 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US20130062662A1 (en) * 2011-09-14 2013-03-14 Renesas Electronics Corporation Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2650519B2 (ja) 1991-07-25 1997-09-03 株式会社日立製作所 横型絶縁ゲートトランジスタ
US6002153A (en) * 1995-12-07 1999-12-14 Kabushiki Kaisha Toshiba MOS type semiconductor device with a current detecting function
US6392859B1 (en) * 1999-02-14 2002-05-21 Yazaki Corporation Semiconductor active fuse for AC power line and bidirectional switching device for the fuse
JP4572795B2 (ja) * 2005-02-10 2010-11-04 サンケン電気株式会社 絶縁ゲート型バイポーラトランジスタ
JP4927340B2 (ja) * 2005-02-24 2012-05-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP4586843B2 (ja) * 2007-11-15 2010-11-24 ソニー株式会社 半導体装置
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP5390200B2 (ja) * 2009-01-19 2014-01-15 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5361808B2 (ja) 2010-06-23 2013-12-04 三菱電機株式会社 電力用半導体装置
US9153673B2 (en) 2012-02-16 2015-10-06 Renesas Electronics Corporation Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2124257A1 (en) * 2008-05-20 2009-11-25 Mitsubishi Electric Corporation Power semiconductor device
US20090289277A1 (en) * 2008-05-20 2009-11-26 Mitsubishi Electric Corporation Power semiconductor device
US20090321852A1 (en) * 2008-06-27 2009-12-31 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US20130062662A1 (en) * 2011-09-14 2013-03-14 Renesas Electronics Corporation Semiconductor device

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