JP2017168755A - 半導体装置およびそれを用いたインバータ回路 - Google Patents
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Abstract
【課題】 チップ面積が小さくなるように素子分離領域が低減され、また、熱破壊耐量が高くなるように素子の熱容量が増大された横型半導体装置を提供する。【解決手段】 SOI基板を備えた横型半導体装置において、素子のベース拡散領域10およびドレイン拡散領域11を活性層18の表面から埋め込み酸化膜8まで達するように形成し、同一配線に接続される素子4a、4b、4cを共通の素子分離領域6aで取り囲んだ構成とする。【選択図】 図1a
Description
本発明は、第一拡散領域(例えばn型ドレイン領域)と第二拡散領域(例えばp型ベース領域)とが第三拡散領域(例えばn型ドリフト領域)を介して支持基板の面に沿った方向に互いに隣接して配置される、いわゆる横型の半導体装置、およびそれを用いたインバータ回路に関するものである。
近年、素子分離領域が小さく、寄生トランジスタフリーという特徴から、SOI基板を用いた高耐圧半導体装置の開発が盛んに行われている。
従来、SOI基板を用いた半導体装置として、共通の機能を有する複数のチャネルの素子群が共通の素子分離構造で囲まれると共に、機能の異なる素子同士がその素子分離構造によって互いに絶縁分離される、プラズマディスプレイパネル駆動用の半導体装置があった(例えば、特許文献1参照)。
図9a、図9bは、一般的なSOI横型MOSFETを用いた複数の出力をもつ半導体装置の一例を示す図であり、図9aはその断面構造を、図9bはその平面図を、それぞれ示す。図9a、図9bで示すように、活性層18が埋め込み酸化膜8上に形成されており、埋め込み酸化膜8は支持基板9上に形成されている。活性層18の一部に選択的にp型ベース領域10が形成され、そのp型ベース領域10の一部にn型ソース領域13が形成されている。ベース領域10の形成されていない活性層18の一部に選択的にn型ドレイン領域11が形成されており、ベース領域10とドレイン領域11の間にはn型ドリフト領域12が形成されている。そして、ドリフト領域12とソース領域13に挟まれたベース領域10の表面上にゲート酸化膜を介してゲート電極15が設けられている。また、ソース領域13に接触するようにソース電極16、ドレイン領域11に接触するようにドレイン電極17が設けられている。
一般的なSOI横型MOSFETでは、図9a、図9bに示すように、個別の出力配線(図9a、図9bにおける3a、3b、3c)に接続される素子は、それぞれ個別に素子分離領域(図9a、図9bにおける6d、6e、6f)で囲まれ、素子間が電気的に絶縁されている。
しかし、図9a、図9bに示す半導体装置では、隣接する素子間に少なくとも2つの素子分離領域と素子分離領域間のスペースが必要であり、チップ面積が大きくなるという課題があった。
また、絶縁物である埋め込み酸化膜や素子分離領域は、一般的に活性層と比べ熱伝導率が低く、埋め込み酸化膜や素子分離領域で囲まれていない素子と比較し、素子が発熱した場合の素子内部の温度上昇が高く、発熱に対する破壊耐量が低いという課題もあった。
本発明の半導体装置は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層と、前記活性層に選択的に形成された第一導電型の第一拡散領域と、前記活性層に前記第一拡散領域とは異なる部分に選択的に形成された第二導電型の第二拡散領域と、前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第一導電型の第三拡散領域と、前記活性層に選択的に形成された絶縁物からなる素子分離領域とを備え、前記第一拡散領域と前記第二拡散領域とが前記第三拡散領域を介して前記支持基板の面方向に沿った方向に互いに隣接して配置されている半導体装置であって、前記第一拡散領域および前記第二拡散領域は、前記活性層の前記絶縁層に面していない主表面から前記絶縁層に面している主表面まで達するように形成され、前記素子分離領域は、複数の前記第一拡散領域と、複数の前記第二拡散領域と、複数の前記第三拡散領域とを取り囲むように形成され、前記複数の第一拡散領域および前記複数の第二拡散領域のいずれか一方は複数の拡散領域が互いに共通の端子に接続されており、前記複数の第一拡散領域および前記複数の第二拡散領域の上記一方に対する他方は複数の拡散領域が少なくとも2つ以上の異なる端子に接続されていることを特徴とする。
また、本発明のインバータ回路は、上記の本発明の半導体装置を用いたインバータ回路である。
本発明によれば、同一配線に接続される素子をまとめて素子分離領域で取り囲むことで、従来技術で課題であった素子分離領域および素子分離領域間のスペースを低減可能であり、以てチップ面積の低減を図ることが可能となる。
本発明の半導体装置は、同一配線に接続される素子をまとめて素子分離領域で取り囲んだ構造を有することを特徴とする。本発明の半導体装置によれば、横型半導体装置のチップ面積低減と熱破壊耐量の向上とを図ることができる。
以下、本発明の実施の形態のいくつかの例を図面に基づいて説明する。
[第一の実施形態]
図1a、図1bは、本発明の半導体装置の実施の形態の一つである第一の実施の形態に係る半導体装置を示す図であり、図1aはその断面構造図を、図1bはその平面図を、それぞれ示す。基本的な素子構造は図9a、図9bで示した従来技術による半導体装置と同じく、活性層18が埋め込み酸化膜8上に形成されており、埋め込み酸化膜8は支持基板9上に形成されている。活性層18の一部に選択的にp型ベース領域10が形成され、そのp型ベース領域10の一部にn型ソース領域13が形成されている。ベース領域10の形成されていない活性層18の一部に選択的にn型ドレイン領域11が形成されており、ベース領域10とドレイン領域11の間にはn型ドリフト領域12が形成されている。そして、ドリフト領域12とソース領域13に挟まれたベース領域10の表面上にゲート酸化膜を介してゲート電極15が設けられている。また、ソース領域13に接触するようにソース電極16、ドレイン領域11に接触するようにドレイン電極17が設けられている。
図1a、図1bは、本発明の半導体装置の実施の形態の一つである第一の実施の形態に係る半導体装置を示す図であり、図1aはその断面構造図を、図1bはその平面図を、それぞれ示す。基本的な素子構造は図9a、図9bで示した従来技術による半導体装置と同じく、活性層18が埋め込み酸化膜8上に形成されており、埋め込み酸化膜8は支持基板9上に形成されている。活性層18の一部に選択的にp型ベース領域10が形成され、そのp型ベース領域10の一部にn型ソース領域13が形成されている。ベース領域10の形成されていない活性層18の一部に選択的にn型ドレイン領域11が形成されており、ベース領域10とドレイン領域11の間にはn型ドリフト領域12が形成されている。そして、ドリフト領域12とソース領域13に挟まれたベース領域10の表面上にゲート酸化膜を介してゲート電極15が設けられている。また、ソース領域13に接触するようにソース電極16、ドレイン領域11に接触するようにドレイン電極17が設けられている。
ここで、ベース拡散領域10およびドレイン拡散領域11は、活性層18の表面から埋め込み酸化膜8まで達するように形成されている。
ドレイン領域11は複数の素子(4a、4b、4c)で共通に用いられ、ドレイン電極17は共通の配線1に接続される。
一方、ソース電極16およびゲート電極15はそれぞれの素子で異なる出力配線(3a、3b、3c)およびゲート配線(7a、7b、7c)に接続される。
素子分離領域6aは、素子4a、4b、4cを取り囲むように形成される。
図1a、図1bの構成とすることで、従来技術である図9a、図9bの構成と比較して、素子分離領域および素子分離領域間のスペースを低減し、従ってチップ面積を低減可能である。ここで、ベース領域10およびドレイン領域11が、活性層18の表面から埋め込み酸化膜8まで達するように形成されていることで、隣接する素子間の電気的な分離が可能となる。なお、電気的な分離を確実とするため、ベース領域10およびドレイン領域11の埋め込み酸化膜8付近の不純物濃度は、実使用条件で埋め込み酸化膜8表面に反転層の発生しない濃度以上に高濃度とすることが望ましい。
さらに、図1a、図1bの構成とすることで、素子分離領域6aに囲まれた活性層の体積は、図9と比較し3倍程度に増大する。このため、例えば素子4aでアバランシェ現象が発生し素子内部が発熱した場合、図9の構成では素子分離領域6dで囲まれた領域外には放熱されにくいのに対し、図1a、図1bの構成では素子4b、4cの領域まで熱が容易に拡散するため図9と比較し温度上昇は低減される。従って、破壊に至る発熱量の向上、すなわち熱破壊耐量の向上が可能である。
[第二の実施形態]
図2a、図2bは、本発明の半導体装置の第二の実施の形態を示す図であり、図2aはその断面構造図を、図2bはその平面図を、それぞれ示す。第二の実施形態は第一の実施形態の変形例であり、図2a、図2bの構成は、図1a、図1bの実施の形態が、ドレイン電極17を共通配線1に接続する素子(4a、4b、4c)をまとめ素子分離領域6aで取り囲んでいるのに対し、ソース電極16が共通配線2に接続される素子(5a、5b、5c)をまとめ素子分離領域6bで取り囲んでいる点が異なる。それ以外の点は第一の実施形態と共通である。図2a、図2bの構成では、ドレイン電極17およびゲート電極15はそれぞれの素子で異なる出力配線(3a、3b、3c)およびゲート配線(7d、7e、7f)に接続される。
図2a、図2bは、本発明の半導体装置の第二の実施の形態を示す図であり、図2aはその断面構造図を、図2bはその平面図を、それぞれ示す。第二の実施形態は第一の実施形態の変形例であり、図2a、図2bの構成は、図1a、図1bの実施の形態が、ドレイン電極17を共通配線1に接続する素子(4a、4b、4c)をまとめ素子分離領域6aで取り囲んでいるのに対し、ソース電極16が共通配線2に接続される素子(5a、5b、5c)をまとめ素子分離領域6bで取り囲んでいる点が異なる。それ以外の点は第一の実施形態と共通である。図2a、図2bの構成では、ドレイン電極17およびゲート電極15はそれぞれの素子で異なる出力配線(3a、3b、3c)およびゲート配線(7d、7e、7f)に接続される。
図2a、図2bの構成で得られる効果は、図1a、図1bと同一である。
[第三の実施形態]
図3は本発明の半導体装置の第三の実施の形態を示す断面構造図である。第三の実施形態は第一の実施形態の変形例であり、図1a、図1bの実施の形態における素子4a、4b、4cがn型のドリフト領域12で形成されているのに対し、図3の構成は、ドリフト領域がn型の第一層12aとp型の第二層12bから構成されるいわゆるスーパージャンクション構造となっている点が異なる。それ以外の点は第一の実施形態と共通である。
図3は本発明の半導体装置の第三の実施の形態を示す断面構造図である。第三の実施形態は第一の実施形態の変形例であり、図1a、図1bの実施の形態における素子4a、4b、4cがn型のドリフト領域12で形成されているのに対し、図3の構成は、ドリフト領域がn型の第一層12aとp型の第二層12bから構成されるいわゆるスーパージャンクション構造となっている点が異なる。それ以外の点は第一の実施形態と共通である。
図3の構成で得られる効果は、図1a、図1bと同一であるが、スーパージャンクション構造とすることで、素子のオン抵抗を低減しチップ面積をより低減可能である。
なお、図3では図1a、図1b同様ドレイン端子を共通とする構成としているが、基本構造を同じくし図2と同様の構成とすることができることは言うまでもない。
[第四の実施形態]
図4は本発明の半導体装置の第四の実施の形態を示す鳥瞰図であり、図5aは図4に記載したA−A’間の、図5bは図4に記載したB−B’間の、それぞれの断面構造図である。第四の実施形態は第三の実施形態の変形例であり、図3の素子4a、4b、4cのドリフト領域がn型の第一層12aとp型の第二層12bを深さ方向に構成しているのに対し、図4および図5a、図5bの構成は、ドリフト領域の第一層12aと第二層12bを図の奥行き方向に形成している点が異なる。それ以外の点は第三の実施形態と共通である。
図4は本発明の半導体装置の第四の実施の形態を示す鳥瞰図であり、図5aは図4に記載したA−A’間の、図5bは図4に記載したB−B’間の、それぞれの断面構造図である。第四の実施形態は第三の実施形態の変形例であり、図3の素子4a、4b、4cのドリフト領域がn型の第一層12aとp型の第二層12bを深さ方向に構成しているのに対し、図4および図5a、図5bの構成は、ドリフト領域の第一層12aと第二層12bを図の奥行き方向に形成している点が異なる。それ以外の点は第三の実施形態と共通である。
図4および図5a、図5bの構成で得られる効果は、図3と同一である。
なお、図4および図5a、図5bではドリフト領域の第一層12aおよび第二層12bは活性層18の表面から埋め込み酸化膜8に達するまで形成しているが、いずれか一方を埋め込み酸化膜8に達しない位置まで形成し他方で取り囲む、あるいはいずれの層も酸化膜8まで達しない位置まで形成することも可能である。
また、図4および図5a、図5bでは図1a、図1b同様ドレイン端子を共通とする構成としているが、基本構造を同じくし図2a、図2bと同様の構成とすることができることは言うまでもない。
[第五の実施形態]
図6a、図6bは、本発明の半導体装置の第五の実施の形態を示す図であり、図6aはその断面構造図を、図6bはその平面図を、それぞれ示す。第五の実施形態は第一の実施形態の変形例であり、図1a、図1bの素子4a、4b、4cがそれぞれ2つのドリフト領域を有しているのに対し、図6a、図6bの構成は、素子4a、4b、4cが3つ以上のドリフト領域を有している点が異なる。それ以外の点は第一の実施形態と共通である。
図6a、図6bは、本発明の半導体装置の第五の実施の形態を示す図であり、図6aはその断面構造図を、図6bはその平面図を、それぞれ示す。第五の実施形態は第一の実施形態の変形例であり、図1a、図1bの素子4a、4b、4cがそれぞれ2つのドリフト領域を有しているのに対し、図6a、図6bの構成は、素子4a、4b、4cが3つ以上のドリフト領域を有している点が異なる。それ以外の点は第一の実施形態と共通である。
図6a、図6bの構成で得られる効果は、図1a、図1bと同一である。
なお、図6a、図6bではそれぞれの素子のドリフト領域数を6で記載したが、当然ながらドリフト領域の数は6に限られたものではない。また、図6a、図6bでは図1a、図1b同様ドレイン端子を共通とする構成としているが、基本構造を同じくし図2a、図2bと同様の構成とすることができることは言うまでもない。
[第六の実施形態]
図7a、図7bは、本発明の半導体装置の第六の実施の形態を示す図であり、図7aはその断面構造図を、図7bはその平面図を、それぞれ示す。第六の実施形態は第五の実施形態の変形例であり、図6a、図6bの構成は、素子4a、4b、4cがそれぞれ集約して配置されているのに対し、図7a、図7bの構成は、素子4a、4b、4cは、素子分離領域6aで囲まれた領域内でそれぞれ分割して規則的に配置されている点が異なる。それ以外の点は第五の実施形態と共通である。
図7a、図7bは、本発明の半導体装置の第六の実施の形態を示す図であり、図7aはその断面構造図を、図7bはその平面図を、それぞれ示す。第六の実施形態は第五の実施形態の変形例であり、図6a、図6bの構成は、素子4a、4b、4cがそれぞれ集約して配置されているのに対し、図7a、図7bの構成は、素子4a、4b、4cは、素子分離領域6aで囲まれた領域内でそれぞれ分割して規則的に配置されている点が異なる。それ以外の点は第五の実施形態と共通である。
図7a、図7bの構成とすることで、ある素子が発熱した場合、素子分離領域6aで囲まれた活性層内部の温度は図6a、図6bの構成と比較して、より均一となり、更なる破壊耐量向上が図れる。なお、図7a、図7bではそれぞれの素子のドリフト領域数を6で記載したが、当然ながらドリフト領域の数は6に限られたものではない。また、図7a、図7bでは図1a、図1b同様ドレイン端子を共通とする構成としているが、基本構造を同じくし図2a、図2bと同様の構成とすることができることは言うまでもない。
[第七の実施形態]
図8a、図8bは、本発明の第七の実施の形態であって本発明の半導体装置を用いて3相インバータ回路を構成した場合の当該インバータ回路を示す図であり、図8aはその回路図を、図8bはその平面図を、それぞれ示す。一方、図10a、図10bは、従来技術の半導体装置を用いて3相インバータ回路を構成した場合の当該インバータ回路を示す図であり、図10aはその回路図を、図10bはその平面図を、それぞれ示す。図8a、図8bの構成を図10a、図10bの構成と比較してみると、本発明の半導体装置を用いることで素子分離領域および素子分離領域間のスペースが低減し、以てチップ面積が低減することが理解されよう。
図8a、図8bは、本発明の第七の実施の形態であって本発明の半導体装置を用いて3相インバータ回路を構成した場合の当該インバータ回路を示す図であり、図8aはその回路図を、図8bはその平面図を、それぞれ示す。一方、図10a、図10bは、従来技術の半導体装置を用いて3相インバータ回路を構成した場合の当該インバータ回路を示す図であり、図10aはその回路図を、図10bはその平面図を、それぞれ示す。図8a、図8bの構成を図10a、図10bの構成と比較してみると、本発明の半導体装置を用いることで素子分離領域および素子分離領域間のスペースが低減し、以てチップ面積が低減することが理解されよう。
以上の説明では、3相インバータ回路での使用を想定し素子数を3としているが、当然ながら本発明の半導体装置の素子数は3に限られるものではない。
また、横型素子としてMOSFETを例に説明したが、ダイオード、もしくはドレイン領域11内にp型コンタクト層を設けたIGBTとして本発明の半導体装置を構成することも可能である。
以上、本発明の上記各実施形態によれば、同一配線に接続される素子をまとめて素子分離領域で取り囲むことで、従来技術で課題であった素子分離領域および素子分離領域間のスペースを低減可能であり、従ってチップ面積の低減を図ることができる。さらに、素子分離領域で囲まれる活性層の体積が増大するため、素子の熱容量が増大し、以て素子の発熱に対する破壊耐量の向上を図ることができる。
1 第一電位配線
2 第二電位配線
3 第三電位配線
4 単位横型半導体装置
5 単位横型半導体装置
6 素子分離領域
7 ゲート配線
8 埋め込み酸化膜
9 支持基板
10 ベース領域
11 ドレイン領域
12 ドリフト領域
13 ソース領域
14 チャネル領域
15 ゲート電極
16 ソース電極
17 ドレイン電極
18 活性層
2 第二電位配線
3 第三電位配線
4 単位横型半導体装置
5 単位横型半導体装置
6 素子分離領域
7 ゲート配線
8 埋め込み酸化膜
9 支持基板
10 ベース領域
11 ドレイン領域
12 ドリフト領域
13 ソース領域
14 チャネル領域
15 ゲート電極
16 ソース電極
17 ドレイン電極
18 活性層
Claims (7)
- 支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された活性層と、
前記活性層に選択的に形成された第一導電型の第一拡散領域と、
前記活性層に前記第一拡散領域とは異なる部分に選択的に形成された第二導電型の第二拡散領域と、
前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第一導電型の第三拡散領域と、
前記活性層に選択的に形成された絶縁物からなる素子分離領域と
を備え、
前記第一拡散領域と前記第二拡散領域とが前記第三拡散領域を介して前記支持基板の面方向に沿った方向に互いに隣接して配置されている半導体装置であって、
前記第一拡散領域および前記第二拡散領域は、前記活性層の前記絶縁層に面していない主表面から前記絶縁層に面している主表面まで達するように形成され、
前記素子分離領域は、複数の前記第一拡散領域と、複数の前記第二拡散領域と、複数の前記第三拡散領域とを取り囲むように形成され、
前記複数の第一拡散領域および前記複数の第二拡散領域のいずれか一方は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第一拡散領域および前記複数の第二拡散領域の上記一方に対する他方は複数の拡散領域が少なくとも2つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の第一拡散領域は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第二拡散領域は複数の拡散領域が少なくとも2つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の第二拡散領域は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第一拡散領域は複数の拡散領域が少なくとも2つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第二導電型の第四拡散領域を更に備え、
前記素子分離領域は、複数の前記第一拡散領域と、複数の前記第二拡散領域と、複数の前記第三拡散領域と、複数の前記第四拡散領域とを取り囲むように形成される
ことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記複数の第一拡散領域は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第二拡散領域は複数の拡散領域が少なくとも2つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記複数の第二拡散領域は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第一拡散領域は複数の拡散領域が少なくとも2つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。 - 請求項1乃至6のいずれか1項に記載の半導体装置を用いたインバータ回路。
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