JP5638340B2 - 半導体装置 - Google Patents

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Description

本発明は、トレンチゲート電極を有する半導体装置に関する。
高耐圧の半導体装置の一つに、トレンチゲート電極を有する半導体装置、例えば縦型のＭＯＳＦＥＴやＩＧＢＴがある。このよう半導体装置に求められる特性の一つに、オン抵抗が低いことがある。オン抵抗を低くする方法の一つに、半導体装置の微細化を進めることがある。しかし近年は、微細化に伴ってゲート電極の相互間隔が小さくなり、ゲート電極の寄生容量が増加することが問題になっている。このため、近年は、ＦＯＭ（Figure of Merit）すなわち（オン抵抗）×（ゲート電極の寄生容量）が、トレンチゲート電極を有する半導体装置の性能を示す指標の一つとして用いられるようになっている。
ＦＯＭを改善する技術の一つに、半導体装置の耐圧を確保する構造を導入することにより、エピタキシャル層の不純物濃度を上げて低抵抗化することで、オン抵抗を下げる方法がある。例えば非特許文献１には、トレンチを深くして、このトレンチの内部に厚い酸化膜を形成することにより、半導体装置の耐圧を確保する方法が開示されている。また非特許文献２には、ｐｎ接合を用いることにより半導体装置の耐圧を確保する方法が開示されている。特許文献１には、セル領域に隣接する周辺領域までウェルを伸ばすことにより、半導体装置の耐圧の低下を防止することができる、と記載されている。
なお、特許文献２には、トレンチの平面レイアウトの角部を略円弧状にすることにより、ゲート絶縁膜にかかる電界強度が局地的に大きくなることを防止することができる、と記載されている。
特開２００９−３２９５１号公報 特開２００１−２１７４１９号公報
P. Goarinら, Proceedings of the 19th International Symposium on Power Semiconductor Devices & ICs, 2007, pp. 61-64. Y. Kawashimaら, Proceedings of the 22nd International Symposium on Power Semiconductor Devices & ICs, 2010, pp. 329-332.
セル領域を取り囲む外周部にエピタキシャル層と逆導電型の不純物層（すなわちセル領域のウェルと同様の構造の不純物層）を設けると、この不純物領域とエピタキシャル層のｐｎ接合が形成されるため、外周部における耐圧を確保することができる。しかし、トレンチゲート電極は上記した不純物領域（外部ウェル）よりも深く形成されるため、外部ウェルがトレンチゲート電極によってセル領域のウェルから分断されてフローティングになってしまう。これを防止するためには、トレンチゲート電極の平面レイアウトを工夫する必要がある。一方、トレンチゲート電極は長く引き回されるため、平面レイアウトによってはゲート抵抗が増大してしまう。
従って、ゲート抵抗の増大を抑制しつつ、外部ウェルがトレンチゲート電極によってセル領域のウェルから分断されてしまうことを抑制するように、トレンチゲート電極の平面レイアウトを工夫する必要がある。
本発明によれば、半導体基板と、
前記半導体基板上に形成された第１導電型の半導体層と、
前記半導体層の表層に形成された第２導電型不純物層と、
前記第２導電型不純物層の表層のうち縁を除いた領域に形成された第１導電型不純物層と、
平面視で前記第１導電型不純物層が内側に凹むことにより形成されたゲートコンタクト領域と、
前記第２導電型不純物層のうち前記第１導電型不純物層が形成されていない領域上に、絶縁層を介して少なくとも一部が形成され、前記第１導電型不純物層を囲んでおり、平面視で前記ゲートコンタクト領域と重なる部分が内側に突出している上部ゲート電極と、
前記半導体層のうち前記第１導電型不純物層が形成されている領域に形成され、前記第２導電型不純物層より深く前記半導体層に埋め込まれており、第１の方向に沿って互いに平行に延伸しており、両端がそれぞれ前記第１導電型不純物層からはみ出すことにより前記上部ゲート電極に接続している複数の第１埋込ゲート電極と、
前記上部ゲート電極と重なる位置で、前記半導体層に、前記第１埋込ゲート電極と同じ深さに埋め込まれており、前記複数の第１埋込ゲート電極の端部を互いに接続する接続用埋込電極と、
前記第１導電型不純物層より深く、かつ前記第２導電型不純物層の底部より浅く前記半導体層に埋め込まれており、前記複数の第１埋込ゲート電極の相互間に位置しているソースコンタクトと、
を備え、
平面視で、
前記ゲートコンタクト領域に位置する前記上部ゲート電極と重なる方向に延伸している前記複数の第１埋込ゲート電極の少なくとも一部は、端部が前記ゲートコンタクト領域の縁上に位置しており、当該端部が第１の前記接続用埋込電極によって互いに接続されており、
前記第１の接続用埋込電極は、端部が前記第１の接続用埋込電極によって互いに接続されている前記複数の第１埋込ゲート電極の隣に位置する前記第１埋込ゲート電極であるコンタクト側第１埋込ゲート電極には、接続していない半導体装置が提供される。
本発明において、ゲートコンタクト領域に位置する第２導電型不純物層と半導体層の間でｐｎ接合が形成されるため、第１導電型不純物層の外周部において縦方向の耐圧を確保することができる。またゲートコンタクト領域の近傍において第１埋込ゲート電極の端部は第１の接続用埋込電極によって互いに接続されているが、第１の接続用埋込電極はコンタクト側第１埋込ゲート電極には、接続していない。このため、ゲートコンタクト領域に位置する第２導電型不純物層は、コンタクト側第１埋込ゲート電極とその隣に位置する第１埋込ゲート電極の間の部分で、第１導電型不純物層が形成されている領域に位置する第２導電型不純物層に接続することができる。第１導電型不純物層が形成されている領域に位置する第２導電型不純物層は、ソースコンタクトによって所定の電位が与えられている。このため、ゲートコンタクト領域に位置する第２導電型不純物層がフローティングになることを防止できる。
また、端部がゲートコンタクト領域の縁上に位置している第１埋込ゲート電極は、第１の接続用埋込電極によって互いに接続されているため、ゲート抵抗が増大することを抑制できる。
本発明によれば、ゲート抵抗の増大を抑制しつつ、外部ウェルがトレンチゲート電極によってセル領域のウェルから分断されてしまうことを抑制することができる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 第２導電型不純物層及び外周不純物層のレイアウトを示す平面図である。 図１の領域αにおける埋込ゲート電極のレイアウトを示す平面拡大図である。 図３のＡ−Ａ´断面図である。 図１〜図４に示した半導体装置の製造方法を示す断面図である。 図１〜図４に示した半導体装置の製造方法を示す断面図である。 図１〜図４に示した半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の平面拡大図である。 第２の実施形態にかかる半導体装置の構成を示す平面拡大図である。 図９のＡ−Ａ´断面図である。 第３の実施形態にかかる半導体装置の平面図である。 第４の実施形態にかかる半導体装置の構成を示す平面拡大図である。 第５の実施形態にかかる半導体装置の断面図である。 図１３に示した半導体装置の平面拡大図である。 第６の実施形態にかかる半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。図２は、図１に示した半導体装置が有する第２導電型不純物層１２０及び外周不純物層１２２のレイアウトを示す平面図である。図３は図１及び図２において点線で示した領域αにおける埋込ゲート電極１４０のレイアウトを示す平面拡大図である。図４は、図３のＡ−Ａ´断面図である。
本実施形態にかかる半導体装置は、半導体基板１００、半導体層１１０、第２導電型不純物層１２０、第１導電型不純物層１５０、ゲートコンタクト領域１０２、上部ゲート電極１６０、複数の埋込ゲート電極１４０、接続用埋込電極１４１，１４３、及びソースコンタクト２２０を備えている。半導体層１１０は、図４に示すように半導体基板１００上に形成されており、第１導電型（例えばｎ型）を有している。第２導電型不純物層１２０は、図４に示すように半導体層１１０の表層に形成されており、例えばｐ型を有している。第１導電型不純物層１５０は、図２及び図４に示すように、第２導電型不純物層１２０の表層のうち縁を除いた領域に形成されている。ゲートコンタクト領域１０２は、図４に示すように、平面視で第１導電型不純物層１５０が内側に凹むことにより形成されている。上部ゲート電極１６０は、図１及び図４に示すように、少なくとも一部が、第２導電型不純物層１２０のうち第１導電型不純物層１５０が形成されていない領域上に、絶縁層１６２を介して形成されている。上部ゲート電極１６０は、第１導電型不純物層１５０を囲んでおり、平面視でゲートコンタクト領域１０２と重なる部分が内側に突出している。埋込ゲート電極１４０は、図４に示すように半導体層１１０のうち第１導電型不純物層１５０が形成されている領域に形成されており、第２導電型不純物層１２０より深く半導体層１１０に埋め込まれている。埋込ゲート電極１４０は、図１，２，３に示すように、第１の方向（図中上下方向）に沿って互いに平行に延伸しており、両端がそれぞれ第１導電型不純物層１５０からはみ出すことにより上部ゲート電極１６０に接続している。接続用埋込電極１４１，１４３は、上部ゲート電極１６０と重なる位置で、半導体層１１０に、埋込ゲート電極１４０と同じ深さに埋め込まれており、複数の埋込ゲート電極１４０の端部を互いに接続している。ソースコンタクト２２０は、半導体層１１０に、第１導電型不純物層１５０より深く、かつ第２導電型不純物層１２０の底部より浅く埋め込まれており、複数の埋込ゲート電極１４０の相互間に位置している。そして平面視で、ゲートコンタクト領域１０２に位置する上部ゲート電極１６０と重なる方向に延伸している複数の埋込ゲート電極１４２の少なくとも一部は、端部がゲートコンタクト領域１０２の縁上に位置しており、当該端部が第１の接続用埋込電極１４１によって互いに接続されている。また接続用埋込電極１４１は、端部が接続用埋込電極１４１によって互いに接続されている複数の埋込ゲート電極１４２の隣に位置する埋込ゲート電極１４０である埋込ゲート電極１４４には、接続していない。以下、詳細に説明する。
本実施形態において、半導体装置は縦型のＭＯＳトランジスタを有している。半導体基板１００は第１導電型（例えばｎ型）である。そして半導体層１１０は、半導体基板１００上にエピタキシャル成長することにより形成されており、ＭＯＳトランジスタのドレインとして機能する。半導体基板１００のうち半導体層１１０が形成されていない面には、ドレイン電極３３０が全面に設けられている。第２導電型不純物層１２０は、外周不純物層１２２となる領域を除いて、ＭＯＳトランジスタのウェルとして機能する。第１導電型不純物層１５０は、ＭＯＳトランジスタのソースとして機能する。第１導電型不純物層１５０及び第２導電型不純物層１２０は、ソースコンタクト２２０によって定電位、例えばグラウンド電位が与えられている。なおソースコンタクト２２０は、上端が図１及び図４に示すソース電極３２０に接続している。
埋込ゲート電極１４０は、図４に示すように、半導体層１１０に形成されたトレンチに埋め込まれている。このトレンチの内周面及び底面には、ゲート絶縁膜１３０が形成されている。埋込ゲート電極１４０は、半導体層１１０に、第２導電型不純物層１２０より深く埋め込まれている。このため、第２導電型不純物層１２０は、半導体層１１０により分断される。そして第２導電型不純物層１２０のうち最も外側の埋込ゲート電極１４０よりも外側に位置する領域の一部は、外周不純物層１２２となっている。図１及び図２に示す例では、半導体装置の平面形状は矩形である。そして外周不純物層１２２は、半導体装置の縁に沿って、第１導電型不純物層１５０を囲むように形成されている。
平面視において第１導電型不純物層１５０の外周部は、一部が内側に凹んでいる。そしてこの凹んでいる部分が、ゲートコンタクト領域１０２となっている。図１及び図２に示す例において、ゲートコンタクト領域１０２は、平面視で半導体装置の短辺の略中央部に形成されている。ゲートコンタクト領域１０２には、上部ゲート電極１６０の一部及びゲート電極３１０が設けられている。ゲート電極３１０は、上部ゲート電極１６０のうちゲートコンタクト領域１０２に位置する部分に接している。また上部ゲート電極１６０は、半導体装置の４辺に沿って設けられている。上部ゲート電極１６０のうち半導体装置の長辺に沿って延伸している部分は、埋込ゲート電極１４０に接続している。このため、ゲート電極３１０は、上部ゲート電極１６０を介して埋込ゲート電極１４０に接続している。
図１，２，３に示すように、埋込ゲート電極１４０は、平面視で、半導体装置の短辺と平行な方向に、半導体装置の一方の長辺の近傍から他方の長辺の近傍まで延伸している。そして埋込ゲート電極１４０の端部は、半導体装置の長辺の近傍で上部ゲート電極１６０に接続している。また、半導体装置の長辺の近傍には、接続用埋込電極１４３が上部ゲート電極１６０と重なるように、半導体装置の長辺と平行に延伸している。そして埋込ゲート電極１４０の端部は接続用埋込電極１４３によって互いに接続している。
埋込ゲート電極１４０は一定の間隔で複数互いに平行に設けられているが、埋込ゲート電極１４０のうち平面視でゲートコンタクト領域１０２と重なる方向に延伸している埋込ゲート電極１４２は、ゲート電極３１０と重ならないように、ゲート電極３１０の手前までしか延伸していない。また埋込ゲート電極１４２の相互間に位置するソースコンタクト２２２は、図中上下方向において、埋込ゲート電極１４２よりも短く形成されている。そして埋込ゲート電極１４２のうちゲート電極３１０側の端部は、ゲート電極３１０の手前に設けられた接続用埋込電極１４１によって互いに接続されている。接続用埋込電極１４１は、半導体装置の長辺と平行な方向に延伸している。なお接続用埋込電極１４１及び埋込ゲート電極１４２の端部は、上部ゲート電極１６０と重なっている。
そして、接続用埋込電極１４１は、埋込ゲート電極１４２の隣に位置する埋込ゲート電極１４４には接続していない。このため、図３に示すように、外周不純物層１２２は、埋込ゲート電極１４２と埋込ゲート電極１４４の間の部分で第２導電型不純物層１２０に接続している。なお、埋込ゲート電極１４２と埋込ゲート電極１４４の間にもソースコンタクト２２２が設けられている。このため、外周不純物層１２２は、埋込ゲート電極１４２と埋込ゲート電極１４４の間に位置する第２導電型不純物層１２０を介してソースコンタクト２２２に接続する。
図５、図６、及び図７は、図１〜図４に示した半導体装置の製造方法を示す断面図である。まず、図５に示すように、半導体基板１００に半導体層１１０をエピタキシャル成長させる。次いで、マスクパターン（図示せず）を形成し、このマスクパターンをマスクとして半導体層１１０に第２導電型の不純物を注入する。これにより、外周不純物層１２２が形成される。次いで、半導体層１１０に埋込ゲート電極１４０を形成するためのトレンチを形成する。次いで、半導体層１１０の表面を熱酸化する。これにより、ゲート絶縁膜１３０及び絶縁層１６２が形成される。次いで、絶縁層１６２上及びトレンチ内に、導電膜１７０、例えばポリシリコン膜を形成する。
次いで図６に示すように、導電膜１７０を選択的に除去する。これにより、上部ゲート電極１６０及び埋込ゲート電極１４０（埋込ゲート電極１４２，１４４等を含む）が形成される。次いで、上部ゲート電極１６０をマスクとして半導体層１１０に第２導電型の不純物を注入する。これにより、第２導電型不純物層１２０が形成される。また、第２導電型不純物層１２０上にマスクパターンを形成し、このマスクパターンをマスクとして、第１導電型の不純物を第２導電型不純物層１２０に注入する。これにより、第１導電型不純物層１５０が形成される。そしていずれかのタイミングで、注入した不純物を活性化させるための熱処理を行う。なお、第２導電型不純物層１２０及び外周不純物層１２２の不純物は、熱処理時に拡散するため、第２導電型不純物層１２０と外周不純物層１２２は互いにつながる。ここで外周不純物層１２２を形成するときに、平面視で外周不純物層１２２が上部ゲート電極１６０から第２導電型不純物層１２０側に向けて食み出すように形成しておくと、第２導電型不純物層１２０と外周不純物層１２２が確実につながる。
次いで図７に示すように、上部ゲート電極１６０上及び半導体層１１０上に層間絶縁膜２００を形成する。次いで層間絶縁膜２００を選択的に除去することにより孔を形成し、この孔内に導電体を埋め込む。これにより、ゲートコンタクト２１０及びソースコンタクト２２０が形成される。その後、層間絶縁膜２００上にゲート電極３１０及びソース電極３２０を形成する。
次に、本実施形態の作用及び効果について説明する。上記したように、接続用埋込電極１４１は、埋込ゲート電極１４２の隣に位置する埋込ゲート電極１４４には接続していない。このため、外周不純物層１２２は、埋込ゲート電極１４２と埋込ゲート電極１４４の間に位置する第２導電型不純物層１２０を介してソースコンタクト２２２に接続する。また、ソースコンタクト２２２はソース電極３２０を介して、ソースコンタクト２２０に接続されているため、外周不純物層１２２がフローティング状態になることを防止できる。
また、接続用埋込電極１４１が埋込ゲート電極１４２を互いに接続しているため、埋込ゲート電極１４０が埋込ゲート電極１４２の部分でゲート抵抗が高くなることを抑制できる。
この効果を、図８に示す比較例を用いて説明する。図８に示す比較例では、接続用埋込電極１４１は、途中で分断されており、一部の埋込ゲート電極１４２同士を接続していない。その代わりに、接続用埋込電極１４１は埋込ゲート電極１４４に接続している。このような場合、外周不純物層１２２は、接続用埋込電極１４１が分断されている部分で第２導電型不純物層１２０に接続するため、フローティング状態にはならない。しかし、接続用埋込電極１４１が途中で分断されているため、埋込ゲート電極１４２のゲート抵抗は高くなってしまう。これに対して本実施形態では、接続用埋込電極１４１が埋込ゲート電極１４２の全てを互いに接続しているため、埋込ゲート電極１４２のゲート抵抗が高くなることを抑制できる。
（第２の実施形態）
図９は、第２の実施形態にかかる半導体装置の構成を示す平面拡大図であり、第１の実施形態における図３に対応している。図１０は図９のＡ−Ａ´断面図である。本実施形態にかかる半導体装置は、以下の点を除いて第１の実施形態にかかる半導体装置と同様の構成である。
まず、埋込ゲート電極１４２の隣に位置している埋込ゲート電極１４４は、埋込ゲート電極１４２と同じ長さを有しており、端部の位置が、図中上下方向において埋込ゲート電極１４２と同じである。そして埋込ゲート電極１４４の端部は、接続用埋込電極１４１に接続している。
また、ソースコンタクト２２０のうち、埋込ゲート電極１４４とその隣に位置する埋込ゲート電極１４５の間を延伸しているソースコンタクト２２２は、上部ゲート電極１６０のうちゲートコンタクト領域１０２に位置する部分と、埋込ゲート電極１４５の間も延伸している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ソースコンタクト２２２は、上部ゲート電極１６０のうちゲートコンタクト領域１０２に位置する部分と、埋込ゲート電極１４５の間も延伸しているが、ソースコンタクト２２２と外周不純物層１２２の間には、埋込ゲート電極１４４が形成されていない。従って、ソースコンタクト２２０のうち外周不純物層１２２に接続する部分（すなわちソースコンタクト２２２）から、外周不純物層１２２までの距離が短くなるため、ソースコンタクト２２２と外周不純物層１２２の間で電圧がロスすることを抑制できる。
（第３の実施形態）
図１１は、第３の実施形態にかかる半導体装置の平面図であり、第１の実施形態における図１に対応している。本実施形態にかかる半導体装置は、ゲートコンタクト領域１０２が半導体装置の角部に位置している点を除いて、第１又は第２の実施形態にかかる半導体装置と同様の構成である。なお図１１では、第１の実施形態と同様の場合を示している。
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また、最終製品へのパッケージングに際して、リードフレーム（図のチップ上方に位置）からゲートパッドへの接続に要するワイヤ長も短くなる。
（第４の実施形態）
図１２は、第４の実施形態にかかる半導体装置の構成を示す平面拡大図であり、第１の実施形態における図３に対応している。本実施形態に係る半導体装置は、以下の点を除いて、第１〜第３の実施形態のいずれかと同様である。なお図１２では、第１の実施形態と同様の場合を示している。
まず、埋込ゲート電極１４０は、格子を構成するように網目状に形成されている。すなわち埋込ゲート電極１４０は、図中上下方向のみではなく、図中横方向にも形成されている。このため、隣り合う埋込ゲート電極１４０が互いに接続している。
そしてソースコンタクト２２０は、埋込ゲート電極１４０が形成している各格子の中に配置されている。なお、ソースコンタクト２２０のうちゲートコンタクト領域１０２に隣接していてかつ埋込ゲート電極１４４に最も近いソースコンタクト２２４と、外周不純物層１２２の間には、埋込ゲート電極１４０は形成されていない。
本実施形態によっても、ソースコンタクト２２４が第２導電型不純物層１２０を介して外周不純物層１２２に接続しているため、第１〜第３の実施形態と同様の効果を得ることができる。また埋込ゲート電極１４０を格子状に形成したため、埋込ゲート電極１４０のゲート抵抗を低くすることができる。
（第５の実施形態）
図１３は、第５の実施形態にかかる半導体装置の断面図であり、第１の実施形態における図４に相当している。図１４は、図１３に示した半導体装置の平面拡大図である。本実施形態にかかる半導体装置は、複数の第２導電型埋込層１２４を備えている点を除いて、第１〜第４の実施形態のいずれかと同様である。
複数の第２導電型埋込層１２４は、半導体層１１０に形成されている。第２導電型埋込層１２４は、上端が第２導電型不純物層１２０又は外周不純物層１２２に接続しており、また互いに離間して配置されている。本図に示す例では、第２導電型埋込層１２４は格子の各頂点に位置するように配置されている。また一部の第２導電型埋込層１２４は、平面視でソースコンタクト２２０と重なっており、他の第２導電型埋込層１２４は、平面視で外周不純物層１２２と重なっている。本実施形態において、第２導電型埋込層１２４の配置間隔は、いずれの領域においても互いに同じであるが、このようにしなくてもよい。
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また、半導体層１１０のうち第２導電型不純物層１２０よりも深い位置に、第２導電型埋込層１２４を形成している。第２導電型埋込層１２４は半導体層１１０との間でｐｎ接合を形成しているが、このｐｎ接合により、ドレイン電極３３０とソース電極３２０の間の耐圧が向上する。従って、半導体層１１０の不純物濃度を上げて、半導体装置のオン抵抗を低抵抗化することができる。
（第６の実施形態）
図１５は、第６の実施形態にかかる半導体装置の構成を示す断面図であり、第１の実施形態における図４に相当している。本実施形態にかかる半導体装置は、第１導電型の半導体基板１００の代わりに第２導電型の半導体基板１０１が用いられている点を除いて、第１〜第５の実施形態のいずれかと同様の構成である。すなわち本実施形態にかかる半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）として機能する。
本実施形態によっても、第１〜第５の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１００ 半導体基板
１０１ 半導体基板
１０２ ゲートコンタクト領域
１１０ 半導体層
１２０ 第２導電型不純物層
１２２ 外周不純物層
１２４ 第２導電型埋込層
１３０ ゲート絶縁膜
１４０ 埋込ゲート電極
１４１ 接続用埋込電極
１４２ 埋込ゲート電極
１４３ 接続用埋込電極
１４４ 埋込ゲート電極
１４５ 埋込ゲート電極
１５０ 第１導電型不純物層
１６０ 上部ゲート電極
１６２ 絶縁層
１７０ 導電膜
２００ 層間絶縁膜
２２０ ソースコンタクト
２２２ ソースコンタクト
２２４ ソースコンタクト
３１０ ゲート電極
３２０ ソース電極
３３０ ドレイン電極

Claims (7)

  1. 半導体基板と、
    前記半導体基板上に形成された第１導電型の半導体層と、
    前記半導体層の表層に形成された第２導電型不純物層と、
    前記第２導電型不純物層の表層のうち縁を除いた領域に形成された第１導電型不純物層、
    平面視で前記第１導電型不純物層が内側に凹むことにより形成されたゲートコンタクト領域と、
    前記第２導電型不純物層のうち前記第１導電型不純物層が形成されていない領域上に、絶縁層を介して少なくとも一部が形成され、前記第１導電型不純物層を囲んでおり、平面視で前記ゲートコンタクト領域と重なる部分が内側に突出している上部ゲート電極と、
    前記半導体層のうち前記第１導電型不純物層が形成されている領域に形成され、前記第２導電型不純物層より深く前記半導体層に埋め込まれており、第１の方向に沿って互いに平行に延伸しており、両端がそれぞれ前記第１導電型不純物層からはみ出すことにより前記上部ゲート電極に接続している複数の第１埋込ゲート電極と、
    前記上部ゲート電極と重なる位置で、前記半導体層に、前記第１埋込ゲート電極と同じ深さに埋め込まれており、前記複数の第１埋込ゲート電極の端部を互いに接続する接続用埋込電極と、
    前記第１導電型不純物層より深く、かつ前記第２導電型不純物層の底部より浅く前記半導体層に埋め込まれており、前記複数の第１埋込ゲート電極の相互間に位置しているソースコンタクトと、
    を備え、
    平面視で、
    前記ゲートコンタクト領域に位置する前記上部ゲート電極と重なる方向に延伸している前記複数の第１埋込ゲート電極の少なくとも一部は、端部が前記ゲートコンタクト領域の縁上に位置しており、当該端部が第１の前記接続用埋込電極によって互いに接続されており、
    前記第１の接続用埋込電極は、端部が前記第１の接続用埋込電極によって互いに接続されている前記複数の第１埋込ゲート電極の隣に位置する前記第１埋込ゲート電極であるコンタクト側第１埋込ゲート電極には、接続していない半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視で、前記上部ゲート電極のうち前記ゲートコンタクト領域に位置する部分の横を通る方向に延伸する前記第１埋込ゲート電極であるコンタクト側第１埋込ゲート電極は、端部が、前記第１の方向において第１の前記接続用埋込電極と同じ位置に位置しており、かつ前記第１の接続用埋込電極に接続されている半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記ゲートコンタクト領域から離れる方向において前記コンタクト側第１埋込ゲート電極の隣に位置する前記第１埋込ゲート電極である隣接第１埋込ゲート電極は、前記ゲートコンタクト領域と重なる領域まで延在しており、
    前記上部ゲート電極のうち前記ゲートコンタクト領域に位置する部分と、前記隣接第１埋込ゲート電極の間には、前記ソースコンタクトが形成されている半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記第１の方向に直交する方向に延伸しており、前記複数の第１埋込ゲート電極をそれぞれ隣の前記第１埋込ゲート電極に接続する第２埋込ゲート電極を備える半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記半導体層に形成され、上端が前記第２導電型不純物層に接続し、互いに離間して配置された複数の第２導電型埋込層を備える半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記半導体基板は第１導電型である半導体装置。
  7. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記半導体基板は第２導電型である半導体装置。
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