KR101450437B1 - Ldmos 소자와 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 LDMOS 소자는, 드리프트 영역, 상기 드리프트 영역 내에 일정간격 이격되어 배치된 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 사이의 상기 드리프트 영역 내에 형성되는 필드 절연막, 상기 필드 절연막 하단에 형성된 제1 P-TOP 영역, 상기 필드 절연막의 일부를 덮는 게이트 폴리실리콘, 상기 게이트 폴리실리콘 상부에 형성되는 게이트 전극 및 상기 게이트 전극, 게이트 폴리실리콘 및 필드 절연막을 관통하는 컨택 라인을 포함한다.

Description

LDMOS 소자와 그 제조 방법{LATERAL DOUBLE DIFFUSED METAL OXIDE SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
본발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 폴리 플레이트 영역을 식각하여 온 저항(Rsp)을 증가시키지 않고 추가적인 공정 없이 높은 브레이크다운 전압을 유지할 수 있는 LDMOS 소자와 그 제조방법에 관한 것이다.
고전압용 전력소자인 LDMOS 트랜지스터는 빠른 스위칭 속도, 높은 입력 임피던스, 적은 전력소모와 CMOS 공정과의 양립성 등의 장점을 가지며, 디스플레이 구동 IC, 전력 변환기, 모터 컨트롤러 및 자동차용 전원장치를 포함한 다양한 전력 소자에 넓게 이용된다. 전력 소자의 경우 ON 저항(specific on-resistance)과 내압(breakdown voltage)은 소자의 성능에 큰 영향을 미치는 주요한 요소이므로, 온 저항(Rsp)을 유지하면서도 내압을 증가시키기 위한 다양한 기술이 제안되어 왔다.
LED 소자를 구동시키기 위한 파워 디바이스로 사용되기 위한 LDMOS 소자로서, 높은 항복 전압을 유지하면서도 낮은 온 저항을 가지도록 설계하기 위해서는 고전압 N WELL(HVNWELL)안에 PTOP 층을 적층하는 Double RESULF(Reduced Surface Field)를 적용하는 것이 필요하다.
도 1은 종래의 전력용 반도체 소자, 예를 들면 LDMOS 소자가 형성되는 반도체 장치를 도시한 레이아웃도이며, 도 2는 도 1의 A-A'를 따라 도시한 단면도이다.
도 2에 도시된 바와 같이, 종래의 LDMOS 트랜지스터의 구성은 P형으로 도핑된 반도체 기판(1) 내에 N형으로 도핑된 딥 N웰(2) 및 P형으로 도핑된 딥 P웰(3)이 형성되어 있다. 상기 N웰(2) 표면에는 W의 길이를 갖는 필드 절연막(42)이 형성되어 있고, 상기 필드 절연막(42) 일측의 오픈된 영역에는 N웰(5)이 형성되고, N웰(5) 표면 내에 고농도 N+ 불순물로 도핑된 드레인 영역(24)이 형성된다. 상기 딥 N웰(2) 내부에는 제1 P-TOP 영역(25)이 형성되어 리서프(RESULF) 구조를 이룬다.
그리고, 상기 딥 P웰(3)과 상기 딥 N웰(2)의 내부를 일부 포함하는 P웰(4)이 형성되고, 상기 P웰(4)과 상기 딥 N웰(2)의 내부를 일부 포함하는 제2 P-TOP 영역(12)이 형성된다. 상기 제2 P-TOP 영역(12) 표면 내에 고농도 P+ 불순물로 도핑된 소스 콘택 영역(14)이 형성되고, 이후에 소스 콘택 영역(14)에 인접한 제2 P-TOP 영역(12)의 표면 내에 고농도 N+ 불순물로 도핑된 소스 영역(13)이 형성된다. 그리고, 제2 P-TOP 영역(12)과 필드 절연막(42)의 일부분을 덮는 게이트 폴리실리콘(30)이 형성되고, 상기 게이트 폴리실리콘(30)은 상부의 게이트 전극(15)과 배선을 통해 연결된다.
이러한 구조의 플로팅 제1 P-TOP 영역이 형성된 LDMOS 소자에서는 전기장에 의한 이동 전하(전자, 정공)가 제1 P-TOP 영역에 축척되어 항복 전압 강하현상이 일어나게 되기 때문에, 공정 안정성을 위해 그라운드될 수 있는 P-TOP 구조로 변경하는 것이 필요하다.
도 3은 그라운드된 P-TOP 구조를 형성한 LDMOS 소자를 나타낸 단면도이다.
도시된 바와 같이, 제1 P-TOP 영역(25)의 피치가 도 2에 비해 소정의 길이만큼 증가하였으며, 증가한 제1 P-TOP 영역(25)의 상부 표면에 고농도 P+ 도전형 연결영역(18)이 형성되어 상부의 접지 라인(19)과 연결되고, 연장된 게이트 폴리실리콘(30a) 및 게이트 전극(15a)이 추가로 형성된다.
그러나 위와 같은 구조를 형성하기 위해서는 기존의 게이트 폴리의 영역을 확장하기 위한 추가 공간이 필요하게 되며, 이는 PTOP 영역의 하프 피치(half pitch)가 증가하게 되므로 온 저항이 증가하여, LDMOS 소자의 동작 특성에 영향을 미치게 된다.
상술한 문제점을 해결하기 위하여, 본 발명은 종래 반도체 소자의 피치(pitch)를 증가시키지 않으면서 높은 항복 전압을 유지할 수 있으며, P-TOP 영역이 그라운드될 수 있는 구조를 제안하는 것을 목적으로 한다.
본 발명의 실시예에 따른 LDMOS 소자는, 드리프트 영역; 상기 드리프트 영역 내에 일정간격 이격되어 배치된 소스 영역 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이의 상기 드리프트 영역 내에 형성되는 필드 절연막; 상기 필드 절연막 하단에 형성된 제1 P-TOP 영역; 상기 필드 절연막의 일부를 덮는 게이트 폴리실리콘; 상기 게이트 폴리실리콘 상부에 형성되는 게이트 전극; 및 상기 게이트 전극, 게이트 폴리실리콘 및 필드 절연막을 관통하는 컨택 라인;을 포함한다.
본 발명의 실시예에 따른 LDMOS 소자 제조방법은, 드리프트 영역을 형성하는 단계; 상기 드리프트 영역 내에 일정간격 이격된 소스 영역 및 드레인 영역을 형성하는 단계; 상기 드리프트 영역 내에 제2 도전형 고농도 불순물을 이온주입하여 제1 P-TOP 영역을 형성하는 단계; 상기 제1 P-TOP 영역 상단에 필드 절연막을 형성하는 단계; 상기 필드 절연막을 일부 덮는 게이트 폴리실리콘을 형성하는 단계; 상기 소스 영역, 드레인 영역, 게이트 폴리실리콘이 결되는 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계; 상기 게이트 전극, 게이트 폴리실리콘, 필드 절연막을 식각하여 컨택 라인을 형성하는 단계; 상기 식각 공정 후에 필드 절연막에 노출된 제1 P-TOP 영역 표면에 고농도 제2 도전형 연결영역을 형성하는 단계;를 포함한다.
본 발명의 실시예에 따르면, 추가적인 공정 및 반도체 소자의 피치(pitch) 증가 없이 P-TOP 영역이 그라운드될 수 있는 LDMOS를 제조할 수 있다.
또한, 반도체 소자의 피치(pitch) 증가하지 않음으로 인해 온 저항의 증가 없이 높은 항복 전압을 유지할 수 있는 파워 디바이스에 사용되기에 유리한 장점을 가진다.
도 1은 LDMOS 소자가 형성되는 반도체 장치의 평면도
도 2는 종래 도 1의 A-A' 영역의 단면도를 나타낸 도면
도 3은 종래 도 1의 A-A' 영역의 단면도를 나타낸 도면
도 4는 본발명의 실시예에 따른 도 1의 A-A' 영역의 단면도를 나타낸 도면
도 5는 본발명의 실시예에 따른 도 1의 B 영역의 레이아웃을 나타낸 평면도
도 6은 도 5의 C 영역을 구체적으로 나타낸 평면도
이하에서는, 본실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본실시예가 개시하는 사항으로부터 본실시예가 갖는 발명의 사항의 범위가 정해질 수 있을 것이며, 본실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경 등의 실시변형을 포함한다고 할 것이다.
도 4는 본발명의 실시예에 따른 도 1의 A-A' 영역의 단면도를 나타낸 도면이다.
도 4에 도시된 바와 같이, LDMOS 트랜지스터의 구성은 P형으로 도핑된 반도체 기판(1) 내에 N형으로 도핑된 딥 N웰(2) 및 P형으로 도핑된 딥 P웰(3)이 형성되어 있다. 상기 N웰(2) 표면에는 필드 절연막(42)이 형성되어 있고, 상기 필드 절연막(42) 일측의 오픈된 영역에는 N웰(5)이 형성되고, N웰(5) 표면 내에 고농도 N+ 불순물로 도핑된 드레인 영역(24)이 형성된다.
상기 딥 N웰(2) 내부에는 제1 P-TOP 영역(25)이 형성되며, 상기 제1 P-TOP 영역(42)은 필드 절연막(42)을 형성하기 위한 로코스(LOCOS) 공정시 산화열에 의해 필드 절연막(42) 아래로 확산된다.
그리고, 상기 딥 P웰(3)과 상기 딥 N웰(2)의 내부를 일부 포함하는 P웰(4)이 형성되고, 상기 P웰(4)과 상기 딥 N웰(2)의 내부를 일부 포함하는 제2 P-TOP 영역(12)이 형성된다. 상기 제2 P-TOP 영역(12) 표면 내에 고농도 P+ 불순물로 도핑된 소스 콘택 영역(14)이 형성되고, 이후에 소스 콘택 영역(14)에 인접한 제2 P-TOP 영역(12)의 표면 내에 고농도 N+ 불순물로 도핑된 소스 영역(13)이 형성된다.
소스 영역(13)과 드레인 영역(24)은 필드 절연막(42)에 의해 양쪽에 격리되어 형성되어 있다. 제2 P-TOP 영역(12)의 상부 영역 중 소스 영역(13)에 인접하고 게이트 절연막 및 게이트 폴리실리콘(30)과 중첩되는 부분은 채널 영역이 된다.
상기 채널 영역 위에는 게이트 절연막과 게이트 폴리실리콘(30)이 순차적으로 적층되고, 소스 영역(13) 및 드레인 영역(24)은 배선을 통해 각각 소스 전극(20) 및 드레인 전극(21)에 전기적으로 연결된다. 그리고, 게이트 폴리실리콘(30)은 배선을 통해 게이트 전극(15)과 연결될 수 있다.
제1 P-TOP 영역(25)은 이중 RESULF(reduced surface field) 효과를 얻게 하는 영역으로서, 전기장에 의해 이동하는 전자 또는 홀들이 축척되어 항복 전압이 감소하게 된다.
따라서 본발명에서는 종래 도 2에 도시된 LDMOS 트랜지스터의 필드 절연막의 길이(W)를 증가시키지 않으면서 상기 제1 P-TOP 영역(25)을 그라운드시켜 축척된 전자 또는 홀들을 제거함으로써, 높은 항복 전압을 유지할 수 있고 공정 안정성을 확보할 수 있는 반도체 장치에 대해 제안한다.
도 4에 도시된 바와 같이, 제1 P-TOP 영역(42)을 노출시키기 위해 상부의 필드 절연막(42), 게이트 폴리실리콘(30) 및 게이트 전극(15)을 식각하는 공정을 실시한다. 상기 게이트 전극(15) 상부에 하드마스크 패턴(미도시)을 형성하고, 상기 하드마스크 패턴에 따라 게이트 전극(15), 게이트 폴리실리콘(30) 및 필드 절연막(42)을 순차적으로 식각하여 필드 절연막(42)을 노출시킬 수 있다.
순차적으로 게이트 전극(15), 게이트 폴리실리콘(30) 및 필드 절연막(42)이 식각되어 컨택 라인(17)이 형성된 후, 상기 제1 P-TOP 영역(25)의 노출된 표면 상부에는 고농도 제2 도전형으로 도핑된 고농도 제2 도전형 연결영역(18)이 형성된다. 상기 고농도 제2 도전형 연결영역(18)은 노출된 컨택 라인(17)을 통해 상부의 접지 라인(19)과 연결되어 그라운드 될 수 있다. 도 4는 본발명의 반도체 장치를 나타내는 단면도로서, 이후의 도면에서 구체적인 컨택 라인(17)의 형상에 대해 살펴본다.
도 5는 LDMOS 소자가 형성되는 반도체 장치가 개시된 도 1에서 본발명의 실시예에 따른 B 영역의 레이아웃을 나타낸 평면도이다.
도 5에 도시된 바와 같이, 도 1의 B 영역은 소스 영역을 중심으로 제1 P-TOP 영역(25)이 대칭되어 형성되어 있다. 제1 P-TOP 영역(25) 일측을 덮는 게이트 폴리실리콘(30)에는 바(bar) 타입의 컨택 라인(17)이 형성되어 있다.
상기 컨택 라인(17)은 필드 절연막(42)과 게이트 폴리실리콘(30)이 함께 적층되어 있는 영역이 식각되어야 하며, 하드마스크 패턴을 형성하는 공정시 다양한 레이아웃으로 형성될 수 있다.
도 6은 도 5의 C 영역을 구체적으로 나타낸 평면도이다.
도 6을 참조하면, 제1 P-TOP 영역(25), 필드 절연막(42), 게이트 폴리실리콘(30), 게이트 전극(18) 및 소스 영역이 적층되어 있는 구조를 나타내고 있다. 상기 제1 P-TOP 영역(25)에 형성되는 고농도 제2 도전형 연결영역(18)은 게이트 폴리실리콘(30)이 형성되어 있는 필드 절연막(42)을 식각하여 형성될 수 있다.
도시된 바와 같이 고농도 제2 도전형 연결영역(18)은 컨택 라인을 통해 배선이 연결된다. 상기 배선은 상부의 접지 라인과 연결되어 제1 P-TOP 영역(25)이 접지될 수 있는 구조를 형성한다. 상기 컨택 라인(17)의 형상은 복수개의 바(bar) 타입으로 이루어진 영역(17a, 17b)으로 형성되어, 각각의 바(bar) 타입의 영역(17a, 17b) 내부에 복수개의 배선이 형성되는 구조로 형성될 수 있다. 또한, 이에 한정되지 않고, 하나의 배선이 연결되기 위한 각각의 컨택 라인이 형성될 수 있다. 즉 상기 컨택 라인(17)은 복수개의 홀 타입으로 형성될 수 있다.
본 발명의 실시예와 같이 제조된 LDMOS 소자는 종래의 구조에 비해 추가적인 공정 및 반도체 소자의 피치(pitch) 증가 없이 P-TOP 영역이 그라운드될 수 있는 LDMOS를 제조할 수 있다.
또한, 반도체 소자의 피치가 증가되지 않음으로 인해 온 저항의 증가 없이 높은 항복 전압을 유지할 수 있는 파워 디바이스에 사용되기에 유리한 장점을 가진다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (11)

  1. 드리프트 영역;
    상기 드리프트 영역 내에 일정간격 이격되어 배치된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 드레인 영역 사이의 상기 드리프트 영역 내에 형성되는 필드 절연막;
    상기 필드 절연막 하단에 형성되며, 더블 리서프(double resurf) 구조로 형성되는 제1 P-TOP 영역;
    상기 필드 절연막의 일부를 덮는 게이트 폴리실리콘;
    상기 게이트 폴리실리콘 상부에 형성되는 게이트 전극; 및
    상기 게이트 전극, 게이트 폴리실리콘 및 필드 절연막을 관통하는 컨택 라인;을 포함하고,
    상기 컨택 라인은 상기 제1 P-TOP 영역에 연결되어, 상기 제1 P-TOP 영역을 그라운드시키는 LDMOS 소자.
  2. 제 1항에 있어서,
    상기 소스 영역은 P형 고농도 불순물이 이온주입된 제2 P-TOP 영역 내부에 형성되는 것을 특징으로 하는 LDMOS 소자.
  3. 제 1항에 있어서, 상기 게이트 전극 상부에 형성되는 접지 라인을 더 포함하는 것을 특징으로 하는 LDMOS 소자.
  4. 제 1항에 있어서,
    상기 컨택 라인은 상부의 접지 라인과 연결되는 것을 특징으로 하는 LDMOS 소자.
  5. 제 1항에 있어서,
    상기 제1 P-TOP 영역 내부에는 고농도 제2 도전형 제1 연결 영역이 형성되고, 상기 고농도 제2 도전형 제1 연결 영역과 접지 라인이 연결되어, 상기 제1 P-TOP 영역이 그라운드되는 것을 특징으로 하는 LDMOS 소자.
  6. 제 1항에 있어서,
    상기 컨택 라인은 연속적인 복수개의 바(bar) 타입으로 형성되는 것을 특징으로 하는 LDMOS 소자.
  7. 제 6항에 있어서,
    상기 각각의 컨택 라인은 복수개의 홀 타입으로 형성되는 것을 특징으로 하는 LDMOS 소자.
  8. 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 내에 일정간격 이격된 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 드리프트 영역 내에 제2 도전형 고농도 불순물을 이온주입하여 더블 리서프(double resurf) 구조로 제1 P-TOP 영역을 형성하는 단계;
    상기 제1 P-TOP 영역 상단에 필드 절연막을 형성하는 단계;
    상기 필드 절연막을 일부 덮는 게이트 폴리실리콘을 형성하는 단계;
    상기 소스 영역, 드레인 영역, 게이트 폴리실리콘이 결되는 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극, 게이트 폴리실리콘, 필드 절연막을 식각하여 컨택 라인을 형성하는 단계;
    상기 식각 공정 후에 필드 절연막에 노출된 제1 P-TOP 영역 표면에 고농도 제2 도전형 연결영역을 형성하는 단계;를 포함하고,
    상기 컨택 라인은 상기 제1 P-TOP 영역에 연결되어, 상기 제1 P-TOP 영역을 그라운드시키는 LDMOS 소자 제조 방법.
  9. 제 8항에 있어서,
    상기 게이트 전극, 게이트 폴리실리콘, 필드 절연막을 식각하는 단계는,
    상기 게이트 전극 상부에 하드마스크를 형성하여 필드 절연막까지 식각하는 단계를 포함하는 LDMOS 소자 제조 방법.
  10. 제 8항에 있어서,
    상기 컨택 라인은 연속적인 복수개의 바(bar) 타입으로 형성되는 것을 특징으로 하는 LDMOS 소자 제조 방법.
  11. 제 10항에 있어서,
    상기 각각의 컨택 라인은 복수개의 홀 타입으로 형성되는 것을 특징으로 하는 LDMOS 소자 제조 방법.
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