KR20010001608A - 고전압 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본발명은 브랙다운 전압을 높여 신뢰성을 향상시킨 고전압 반도체 소자 및 그 제조방법에 관한 것이다.
본발명에 따른 고전압 반도체 소자는, 필드플레이트(306)를 필드산화막(301b)의 상면 및 게이트 전극(302)의 상부에 형성하고, 상기 필드 플레이트(306)에 그라운드 전압 또는 그 이하의 전압을 인가하여 전계 분포를 분산하였다. 또, 필드 플레이트(306)를 필드산화막(301b)의 에지부를 덮도록 형성하여 필드산화막(301b)과 드레인(303a)의 정션이 소정간격 이격되도록 하여, 드레인 정션이 드리프트층(304)을 벗어나 n형 웰(310)과 급격한 정션프로파일이 되는 것을 방지하도록 하였다. 그 결과로서 고전압 소자의 정션 브랙다운 전압이 증가하여 반도체 소자의 신뢰성이 향상되는 효과가 있다.

Description

고전압 반도체 소자 및 그 제조방법{HIGH POWER SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본발명은 반도체 소자에 관한 것으로, 특히 고전압에서 동작하는 반도체 소자의 내정션 브랙다운 전압(wistand junction breakdown voltage)을 높이고 스냅백(snap-back) 특성을 개선한 반도체 소자의 구조 및 그 제조방법에 관한 것이다.
제어기능와 구동 기능을 하나의 칩내에 통합한(combined) 집적회로를 스마트 파워(smart power) 소자라고 부른다. 스마트 파워 소자의 출력단은 약 15~80V의 높은전압에서 동작하는 고전압(high power) 트랜지스터로 구성되는 반면, 로직부는 약 5V 이하의 낮은 전압에서 동작하는 일반적인(normal) 트랜지스터로 구성된다. 스마트 파워 소자들은 액정표시장치(LCD ; liquid crystal display)와 같은 표시장치(display), HDTV(high definition TV)등을 구동하는데 주로 이용 된다.
상기 스마트 파워 소자의 고전압 트랜지스터는, 드레인 영역을 드레인에 비해 상대적으로 낮은 농도로 도핑된 저도핑영역(lightly doped region)( 드리프트 영역이라고도 함)을 설치하는 기술을 이용함으로써 형성하는데, 드레인 영역에 높은 전압이 인가되었을 때, 반도체 기판과 드리프트영역의 계면에서 형성된 공핍층이 드레인 정션에까지 미치지 않도록 하는 것과, 필드 산화막의 에지 및 게이트 전극 에지에서의 브랙다운 전압 및 스냅-백 전압을 증가시키는 문제가 특히 중요한 고려사항이다.
도1은 스마트 소자의 고전압 트랜지스터부의 평면도이다. 도2는 도1의 II-II선에 따른 종단면도이다. 종래 고전압 소자의 구조에 대해 도1의 평면도와 도2의 종단면도를 이용하여 상세히 설명하면 다음과 같다. 도1과 도2에서 동일한 도면 부호는 동일한 구성요소를 나타낸다.
도시된 바와 같이, p형 반도체 기판(100)내에 n형 웰(110)이 형성되어 있다. 상기 p형 반도체 기판(100) 및 n형 웰(110) 위에 다수의 필드산화막(101)이 형성되어 있다. 상기 필드산화막(101)과 n형 웰(110) 상면 소정 부분을 덮도록 게이트 전극(102)이 형성되어 있다. 게이트 전극(102)의 일측끝 즉 드레인측의 끝이 필드산화막(101)의 상면에 위치하도록 하였다. 그 이유는 게이트 전극(102)의 끝부분에서 형성되는 강한 전계에 의해 게이트전극 아래 형성되는 게이트 산화막이 파괴되는 것을 방고 정션브랙다운 전압을 높이기 위한 것이다.
상기 게이트 전극(102)의 양측 n형 웰(110)내에는 p+형 불순물층(103a, 103b)이 각각 형성되어 있다. 상기 p+형 불순물층(103a)은 게이트 전극(102) 일측 끝에 바로 인접하여 형성되어 있으며 고전압 소자의 소스영역(103a)이다. 또한, p+형 불순물층(103b)는 상기 게이트전극(102)이 얹혀 있는 필드산화막(101)의 끝에 형성되어 있어서, 상기 게이트전극(102) 아래 놓은 필드 산화막의 에지에 인접하여 형성되어 있으며, 고전압 소자의 드레인 영역(103b)이다.
상기 소스/드레인(103a, 103b)에 비해 농도가 낮은 저농도 불순물층인 p-형 불순물층(104)이, 상기 소스(1*03a)와 드레인(103b) 사이의 임의의 지점에서 시작되어 드레인(103b)을 감싸고 있다. 상기 드리프트층(104)은 드레인 영역에 높은 전계가 인가되었을 때, 완충층으로 작용하여 정션 브랙다운을 방지하고 핫 캐리어 발생을 억제하는 역할을 한다.
또, 상기 소스(103a) 및 드레인(103b) 영역은 각각 그 전극(105a)(105b)과 연결되어 있다. 특히 상기 소스(103a)와 연결된 소스 전극(105a)은 절연막(106)을 개재하여 게이트 전극(102) 및 필드산화막(101)의 상부에 오버랩하면서 드레인의 근처에까지 연장형성되어 있어서 드레인영역에 높은 전극이 가해졌을 때 발생하는 높은 전계를 분산시키는 역할을 한다. 여기서 상기 소스전극(105a)와 드레인전극(105b)은 도1에는 도시되어 있지 않으므로 도2만을 참조하면 된다.
그러나 상기 도1과 같은 구조의 반도체 소자는 다음과 같은 단점이 있다. 즉, 첫째, 필드산화막(101)의 에지와 드리프트층(104)의 정션이 만나는 부위(도1에서 A로 표시된 부위) 및 필드산화막(101)의 에지와 게이트 전극(102)이 만나는 부위(도1에서 B로 표시된 부분)에서 높은 전계가 형성되는데 비해 그 것을 충분하게 분산시켜주지 못하고, 둘째, 고농도의 드레인(103b) 영역이 필드산화막(101)의 에지와 직접 접촉(도1, 도2에서 C로 표시됨)함으로써 필드 에지의 정션 프로파일이 급격하여 내브랙다운 전압(wistand breakdown voltage)이 낮은 문제점이 있었다.
본발명은 상기와 같은 문제점에 비추어 안출된 것으로, 소스/드레인을 구성하는 고농도의 n+ 또는 p+ 확산영역이 필드산화막의 에지와 직접 접하지(meet) 않도록 함으로써 고내브랙다운 전압을 갖는 고전압 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한 본발명은 높은 전계가 형성되는 필드산화막의 에지와 드리프트층의 정션 에지가 접하는 부위, 게이트전극 에지와 필드산화막의 에지가 만나는 부위의 상부에 필드 플레이트를 형성함으로써, 상응하는 부위의 전계 분포를 분산시켜줌으로써 고내브랙다운 전압을 갖는 고전압 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 본발명의 목적을 달성하기 위하여, 제1도전형의 반도체 기판과, 상기 반도체 기판내 소정영역에 형성된 제2도전형의 웰과, 상기 웰 상면에 액티브 영역을 제외한 부위에 형성된 다수의 필드산화막과, 상기 웰내에 상기 필드 산화막의 일측 끝에 위치한 액티브 영역내에 형성되고 상기 필드 산화막의 에지와 소정 간격 떨어져 형성된 드레인 영역과, 상기 드레인 영역을 감싸도록 상기 제2도전형 웰내에 형성되고 상기 드레인 영역과 같은 도전형의 불순물로 상기 드레인영역의 불순물 농도에 비해 낮게 도핑되어 형성된 드리프트층과, 상기 필드산화막의 다른쪽 끝에 위치한 액티브 영역내에 상기 필드산화막의 에지와 떨어져 형성된 소스영역과, 상기 필드산화막 상면과 및 상기 소스영역과 드레인 영역 사이의 제2도전형 웰 상면에 형성된 게이트 전극과, 상기 필드산화막중 게이트전극 형성부위를 제외한 부분의 필드산화막을 덮고 있으며 절연막을 개재하여 상기 게이트 전극의 상부에까지 뻗어 있고 또 필드산화막의 에지와 상기 액티브 영역의 상면 일부를 덮고 있는 필드 플레이트와, 상기 필드 플레이트와 상기 게이트 전극을 덮고 상기 소스 및 드레인 영역의 상부에 콘택홀을 갖는 제2절연막과, 상기 콘택홀에 형성된 소스 전극 및 드레인 전극으로 구성되는 고전압 반도체 소자를 제공한다.
상기와 같은 본발명의 목적을 달성하기 위하여, 제1도전형의 반도체 기판내에 제2도전형의 웰을 형성하는 공정과?? 상기 웰내에 제1도전형의 드리프트층을 형성하는 공정과?? 상기 드리프트층의 상면 일부에 즉 액티브 영역을 제외한 영역에 필드산화막을 형성하는 공정과, 상기 웰의 상면 및 상기 드리프트층과 상기 웰이 접하는 정션의 상면 및 상기 필드산화막의 상면에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 상면 및 측면에 제1 절연막을 형성하는 공정과, 상기 필드산화막의 에지부를 포함한 상기 필드산화막 상면에 그리고 상기 게이트 전극의 상면에 까지 뻗도록 필드플레이트를 형성하는 공정과, 상기 드리프트층내에 상기 필드 플레이트의 에지와 정합하여 드레인을 그리고 상기 웰내에 게이트 전극의 에지와 정합하여 소스영역을 동시에 형성하는 공정과, 상기 드레인 및 소스 형성공정에서 얻어진 전체 구조위에 제2절연막을 형성하는 공정과, 상기 소스 및 드레인 영역을 각각 노출시키도록 상기 제2절연막을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀내에 도전층을 채워 소스전극 및 드레인전극을 형성하는 공정을 포함하는 고전압 반도체 소자의 제조방법을 제공한다.
도1은 종래 반도체 소자의 평면도이다.
도2는 도1의 II-II선에 따른 종단면도이다.
도3은 본발명에 따른 반도체 소자의 평면도이다.
도4는 도3의 IV-IV선에 따른 종단면도이다.
도5a 내지 도5j는 본발명에 따른 반도체 소자의 제조공정 순서를 도시한 것이다.
***** 도면부호의 설명 *****
100 : 반도체 기판 110 : n-형 웰
101 : 필드산화막 102 : 게이트 전극
103a : p+형 불순물층, 소스 103b : p+형 불순물층, 드레인
104 : 드리프트층, p-형 불순물층
105a : 소스 전극 105b : 드레인 전극
300 : 반도체 기판 310 : n형 웰
301a : 액티브 영역 301b : 필드산화막
302 : 게이트 전극
303a : 드레인, p+형 불순물층 303b : 소스, p+형 불순물층
304 : 드리프트층 305 : 콘택홀
306 : 필드 플레이트 307 : 개방부
308a : 드레인 308b : 소스
500 : 반도체 기판 501 : 감광막 패턴
502 : 패드 산화막 503 : 질화막 패턴
504 : 감광막 패턴 505 : p-형 드리프트층
506a : 필드산화막 506b : 액티브 영역
507 : 게이트 산화막 508 : 게이트 전극
509 : 제1 절연막 510 : 필드 플레이트
511 : 감광막 패턴 512 : n+형 불순물층, 웰 탭 정션
513 : 감광막 패턴 514 : p+형 불순물층, 소스
515 : p+형 불순물층, 드레인 516 : 제2 절연막
517 : 콘택홀 518 : 소스 전극
519 : 드레인 전극 520 : n형 웰
d1: 필드산화막의 에지와 드레인 정션의 거리 또는 필드산화막의 에지와 필드 플레이트 에지의 거리
A, B, C, D, E : 정션브랙다운이 잘 일어나는 부위
도3 및 도4를 참조하여 본발명에 따른 고전압 반도체 소자의 구조를 설명하면 다음과 같다.
도3에 도시한 것은 본발명의 고전압 소자의 평면도이다. 반도체 기판(300)내에 n형 웰 영역(310)이 형성되어 있고, 상기 n형 웰 영역(310) 내에는 고전압 소자의 소스/드레인을 형성하기 위한 다수의 액티브 영역(301a)이 정의되어 있고, 상기 액티브 영역(301a)을 제외한 반도체 기판(300)의 상면에는 필드산화막(301b)이 형성되어 있다. 상기 액티브 영역(301a)에는 고농도의 p형 불순물이 주입된 p+형 불순물층(303a)(303b)와 고농도의 n형 불순물이 주입된 n+형 불순물층(303c)이 형성되어 있다. 특히 도3에서 n형 웰(310)의 중앙부에 형성된 p+불순물층(303a)은 고전압 소자의 드레인영역이며, 그 드레인 영역의 좌우측에 필드산화막(301b)을 사이에 두고 이격하여 형성되어 있는 액티브 영역에 형성된 p+형 불순물층(303b)는 각각 소스 영역이다. 또 상기 소스영역 즉 p+형 불순물층(303b)에 접하여 형성된 n+형 불순물층(303c)는 n형 웰(310)에 전압을 인가하기 위한 웰 탭 정션(well tap junction)이다.
또 상기 n형 웰(310)내에는 p-형 드리프트층(304)이 형성되어 있다. 상기 p-형 드리프트층(304)은 소스영역(303b)과 드레인영역(303a)사이의 소정부위 즉 채널 형성부위의 임의의 지점에서 시작되어 드레인 영역(303a)을 완전히 감싸도록 형성되어 있다. 상기 드리프트층(304)은 드레인 영역(303a)에 고전압이 인가되었을 때 브랙다운 전압을 높이기 위해 형성된 것이다.
또 상기 소스영역(303b)에 근접한 위치의 n형 웰(310)의 상면에 게이트 전극(302)이 형성되어 있다. 상기 게이트 전극(302)은 또한 필드산화막(301b)의 상면 소정 부위까지 뻗어 있다. 또 상기 게이트 전극(302)은 드리프트층(304)의 상부에 오버랩되어 형성되어 있다.
다음으로, 상기 각 드레인영역(303a) 및 소스영역(303b)에는 각각의 전극과 연결하기 위한 콘택홀(305)이 도시되어 있다.
또한 본발명의 특징인 필드 플레이트(306)가 절연막(미도시)을 개재하여 고전압 소자의 거의 전체의 상면 부위를 덮고 있다. 상기 필드 플레이트(306)은 폴리 실리콘 막 또는 금속성막으로 고전압 소자의 전면을 덮은 다음, 상기 소스 영역(303b) 및 드레인 영역(303a)에 개방부(307)를 형성함으로써 제조된다. 상기 필드 플레이트(306)는 특히 드레인영역(303a) 및 소스영역(303b)이 필드산화막(301b)의 에지와 직접 접하지 않도록, 필드 산화막(301b)의 에지부를 덮도록 형성되어 있다. 즉 소스/드레인 영역은 필드 플레이트(306)의 에지와 정합하여 형성된다. 도3에서 도면부호 C, D로 표시된 곳은 종래 고전압 소자에서 정션 브랙다운이 쉽게 일어나는 부위에 해당한다. 종래에는 고농도 드레인영역과 필드산화막(301b)의 에지가 맣닿아 있기 때문에 었기 때문에 결과적으로 고농도의 드레인 영역과 드리프트 정션 에지의 거리가 매우 가까웠다. 따라서 고농도 드레인 영역의 불순물이 드리프트층 바깥으로 확산되는 경우, 드레인 영역과 n형 웰 영역사이에 급한 정션 프로파일이 형성되고 결과적으로 정션 브랙다운 전압이 낮아지는 문제가 발생했었다.
그러나 본발명의 고전압 소자의 구조에 의하면 필드 플레이트(306)가 필드산화막(301b)의 에지를 덮고 있기 때문에 드레인 영역(303a)이 필드 산화막의 에지에서 소정거리 이격된 안쪽에 형성되므로 드리프트층(304) 정션과 드레인 영역(303a)의 정션의 거리가 멀어지므로, 드레인 영역을 드리프트층이 충분한 거리를 두고 감싸게 되고 결과적으로 n형 웰(310)과 드레인영역(303a)이 만나 급격한 정션 프로파일을 형성하는 것을 방지한다. 따라서 내브랙다운 전압을 높이는 효과가 있다.
도4는 도3의 IV-IV선에 따른 종단면도로서, 도3과 도4에서 동일한 도면 부호로 지시된 곳은 동일한 구성요소를 나타내므로 중복을 피하기 위해 도4에 대한 상세한 설명은 피한다. 다만, 도4의 구성요소중 드레인전극(308a) 및 소스전극(303b)은 도3에서 도시되지 않은 구성요소이다. 상기 드레인 전극(308a) 및 소스전극(303b)은 드레인 및 소스 영역(303a)(303b)에 연결되어 각각의 영역에 전압을 인가하는 배선이다.
도4에서 주목할 만한 것은, 필드 플레이트(306)가 필드산화막(301b)의 에지를 덮고 있다는 것이며, 결과적으로 드레인(303a) 정션과 필드산화막(301b)의 에지가 종래와 달리 소정 간격(d1) 이격되어 형성되어 있다. 설명한 바와 같이, 드레인영역(303a)이 필드산화막(301b)의 에지와 이격되어 있기 때문에 고농도의 드레인영역(303a)의 불순물이 드리프트층(304)의 바깥측으로 확산되어 n형 웰(310)과 직접 접하게 됨으로써 급격한 정션 프로파일이 형성되는 것을 방지할 수 있다.
또, 상기 필드 플레이트(306)가 드리프츠층(304) 상면의 필드산화막(301b) 및 게이트 전극(302)의 상면일부를 오버랩하고 있기 때문에 드레인에 가해지는 고전압에 의해서 발생되는 높은 전계를 효과적으로 분산하는 효과가 있다. 결과적으로 고전압 소자의 내브랙다운 전압이 높아지므로 반도체 소자의 신뢰성이 향상되는 효과가 있다.
본발명에 따른 반도체 소자의 제조방법은 다음과 같다.
먼저, 도5a에 도시한 바와 같이, p형 반도체 기판(500)위에 감광막 패턴(501)을 형성한다. 상기 마스크 패턴은 n형 웰을 형성하기 위한 이온주입 마스크이다. 상기 감광막 패턴(501)을 마스크로 이용하여 n형 불순물 즉 인(phosphorous) 또는 비소(Arsenic) 이온을 1.5 x 1016atoms/cm3의 도즈(dose)
로 반도체 기판(500)내에 주입한다.
상기 n형 불순물 이온은 반도체 기판(500)내에 주입된 후 후속하는 열처리 공정을 거쳐 반도체 기판내로 확산이 되어 도5b에 도시한 바와 같이 n형 웰(520)이 형성된다.
다음으로, 상기 도5b에 도시된 바와 같이, 상기 반도체 기판(500)의 상면 전체에 패드산화막(502)을 형성하고, 상기 패드 산화막(502)위에 실리콘 질화막 패턴(503)을 형성한다. 상기 실리콘 질화막 패턴(503)은 반도체 기판의 액티브 영역에 대응하는 위치에 형성된다. 상기 실리콘 질화막 패턴(503)은 후속하는 반도체 기판의 산화공정에서 산화저지막의 역할을 한다.
다음으로, 도5c에 도시하는 바와 같이, 상기 도5b의 전체 구조위에 감광막을 형성한 후 패터닝하여 드리프츠층을 형성하기 위한 감광막 패턴(504)을 형성한다. 상기 감광막 패턴(504)을 마스크로 이용하여 상기 n형 웰(520)내에 p형 불순물 에를들면 붕소(B)를 8.0 x 1016atoms/cm3의 도즈로 주입한다. 상기 n형 웰(520)내에 주입된 불순물 이온은 후속하는 열처리 공정에서 확산되어 도5d에 도시한 바와 같이 p-형 드리프트층(505)이 된다.
상기 열처리 공정은 불순물을 확산시키기 위해 별도로 수행될 수도 있으나, 반도체 소자의 제조 공정중 절연막의 증착공정등과 같이 고온에서 수행되는 단계가 포함되므로, 별도의 열처리 공정을 수행하지 않아도 된다.
다음으로, 상기 감광막 패턴(504)를 제거한 후, 상기 질화막 패턴(503)으로 덮여있지 않은 부위의 상기 반도체 기판(500) 표면을 산화시켜 도5d와 같이 필드산화막(506a)을 형성한다. 상기 반도체 기판(500)중 필드산화막(506a)이 형성되지 않은 부위를 액티브 영역(506b)이라 한다.
다음으로 상기 도5d의 전체 구조위에 게이트 산화막(507)을 형성한 후, 상기 게이트 산화막(507)위에 도핑된 폴리실리콘층과 같은 도전층을 형성한 후 패터닝하여 도5e와 같이 게이트 전극(508)을 형성한다. 상기 게이트 전극(508)은 소스측의 n형 웰(520)의 상면과, 드리프츠층(505)과 필드산화막(506a)의 상면을 일부 덮도록 형성된다.
다음으로 도5e의 전체 구조위에 절연막(509)을 형성한 다음 부분적으로 식각하여 게이트 전극(508)의 상면 및 측면 그리고 액티브 영역(506b)의 상면에만 절연막(509)을 남긴후 상기 필드산화막(506)의 상면을 노출시켜 도5f의 구조를 만든다.
다음으로, 상기 도5f의 전체 구조위에 도핑된 폴리실리콘층 또는 금속층과 같은 도전청을 형성한 다음, 패터닝하여 도5g와 같이 필드 플레이트(510)를 형성한다. 상기 필드 플레이트(510)의 구조에 대해서는 도3 및 도4와 관련하여 본 발명의 고전압 소자의 구조에 대해서 설명한 바와 같다. 즉 상기 필드 플레이트(510)는 필드산화막(506)의 상면에 형성되고 또한 필드산화막(506)의 에지를 덮도록 패터닝된다. 또, 필드 플레이트(510)는 필드산화막(506)의 에지를 덮을 뿐만 아니라, 액티브 영역(506b)의 상면 소정부위에까지 형성되어, 필드 플레이트(510)의 에지가 필드산화막(506)의 에지보다 액티브 영역쪽으로 소정간격(d1) 안쪽으로 들어가도록 한다.
다음으로, 상기 도5g의 전체 구조위에 감광막을 형성한 후 웰 탭 정션을 형성하기 위해 소스측 액티브 영역의 소정부위를 노출하도록 상기 감광막을 패터닝하여 도5h와 같이 감광막 패턴(511)을 형성하고 상기 감광막 패턴(511)을 마스크로하여 상기 n형 웰(520)내에 n형 불순물 이온을 고농도로 주입하여 n+불순물층(512)을 형성한다. 다음으로 상기 감광막 패턴(511)을 제거한 상기 도5h의 구조위에 p형 불순물을 주입하기 위한 새로운 감광막 패턴(513)을 도5i와 같이 형성한다. 상기 감광막 패턴(513)은 소스/드레인 형성을 위한 이온주입을 하기 위한 마스크로서 소스/드레인이 형성될 영역에 개방부를 갖는다. 상기 감광막 패턴(513)을 마스크로하여 p형 불순물을 고농도 예를들면 1.0 x 1019/cm3의 도즈로 주입하여 p+형 불순물층(514)(515)을 형성한다. 도면에서 n형 웰(520)내에 상기 n+불순물층(512) 근방에 형성된 p+형 불순물층(514) 소스영역이며 p-형 드리프트층(505)내에 형성된 p+형 불순물층(515)은 드레인 영역이다.
상기 이온주입 공정후 열처리를 실시하여 소스/드레인 및 웰 탭 정션 확산공정을 실시한다.
다음으로 도5j와 같이 상기 도5i의 전체 구조위에 절연막(516)을 형성한 후, 소스/드레인 영역(514)(515) 영역에 콘택홀(517)을 형성하고, 상기 콘택홀내 및 상기 절연막(516)의 상면에 도전층 패턴을 형성하여 소스전극 및 드레인 전극(518)(519)을 형성함으로써 본발명의 반도체 소자 제조를 완료한다.
본발명에 따르면 고농도의 소스/드레인 영역의 정션이 필드산화막의 에지와 직접 만나지 않도록 형성되었기 때문에 필드산화막 에지에서의 정션 프로파일이 완만해져 정션 브랙다운 전압을 높일 수 있는 효과가 있다.
또 본발명에 따르면 필드 산화막의 에지를 필드 플레이트가 감싸고 있으며, 필드 플레이트의 전압을 그라운드 또는 그 이하의 전압을 인가함으로써 필드 산화막의 에지에 형성되는 강한 전계의 분포를 분산시킴으로서 정션 브랙다운 전압을 높이는 효과가 있다.
또 필드 플레이트가 고전압 소자의 드레인측의 필드산화막을 감싸고 있기 때문에 드레인에 고전압 인가시 전계분포를 분산시켜 드레인측 게이트 전극 에지에서의 정션 브랙다운 전압을 증가시키는 효과가 있다.

Claims (6)

  1. 제1도전형의 반도체 기판(300)과;
    상기 반도체 기판(300)내 소정영역에 형성된 제2도전형의 웰(310)과;
    상기 웰(310) 상면에 액티브 영역(301a)을 제외한 부위에 형성된 다수의 필드산화막(301b)과;
    상기 웰(310)내에 상기 필드 산화막(301b)의 일측 끝에 위치한 액티브 영역내에 형성되고, 상기 필드 산화막의 에지와 소정 간격 떨어져 형성된 드레인 영역(303a)과;
    상기 드레인 영역(303a)을 감싸도록 상기 제2도전형 웰(310)내에 형성되고, 상기 드레인 영역(303a)과 같은 도전형의 불순물로 상기 드레인영역의 불순물 농도에 비해 낮게 도핑되어 형성된 드리프트층(304)과;
    상기 필드산화막(301b)의 다른쪽 끝에 위치한 액티브 영역내에, 상기 필드산화막의 에지와 떨어져 형성된 소스영역(303b)과;
    상기 필드산화막(301b) 상면 및 상기 필드산화막(301b)과 맞닿아 있는 상기 웰(310) 상면에 걸쳐서 형성된 게이트 전극(302)과;
    상기 필드산화막(301b)의 상면에 형성되고, 그 한쪽 끝은 제1 절연막을 개재하여 상기 게이트 전극(302)의 상부에까지 뻗어 있고, 또다른쪽 끝은 또 필드산화막(301b)의 에지를 덮고 있으며, 상기 액티브 영역의 상면을 소정부분 덮도록 형성된 필드 플레이트(306)와;
    상기 필드 플레이트(306)와, 상기 게이트 전극(302)을 덮고 있고 상기 소스(303b) 및 드레인 영역(303a)에서 콘택홀(307)이 형성되어 있는 제2절연막과;
    상기 콘택홀(303)내에 형성된 소스 전극(308b) 및 드레인 전극(308a)으로 구성되는 고전압 반도체 소자.
  2. 제1항에 있어서, 상기 필드 플레이트(306)는 도핑된 폴리실리콘 또는 금속으로 된 도전층인 것을 특징으로 하는 고전압 반도체 소자.
  3. 제1도전형의 반도체 기판(500)내에 제2도전형의 웰(520)을 형성하는 공정과;
    상기 웰(520)내에 제1도전형의 드리프트층(505)을 형성하는 공정과;
    상기 드리프트층(505)의 상면 일부에 즉 액티브 영역(506b)을 제외한 영역에 필드산화막(506a)을 형성하는 공정과;
    상기 웰(520)의 상면 및 상기 드리프트층(505)과 상기 웰(520)이 접하는 정션의 상면 및 상기 필드산화막(506a)의 상면에 게이트 전극(508)을 형성하는 공정과;
    상기 게이트 전극(508)의 상면 및 측면에 제1 절연막(509)을 형성하는 공정과;
    상기 필드산화막(505)의 에지부를 포함한 상기 필드산화막(505) 상면에 그리고 상기 게이트 전극(508)의 상면에 까지 뻗도록 필드플레이트(510)를 형성하는 공정과;
    상기 드리프트층(505)내에 상기 필드 플레이트(510)의 에지와 정합하여 드레인(515)을, 그리고 상기 웰(520)내에 게이트 전극(508)의 에지와 정합하여 소스영역(516)을 동시에 형성하는 공정과;
    상기 드레인(515) 및 소스(516) 형성공정에서 얻어진 전체 구조위에 제2절연막(516)을 형성하는 공정과;
    상기 소스(516) 및 드레인(515) 영역을 각각 노출시키도록 상기 제2절연막(5160을 식각하여 콘택홀(517)을 형성하는 공정과;
    상기 콘택홀(517)내에 도전층을 채워 소스전극(518) 및 드레인전극(519)을 형성하는 공정을 포함하는 고전압 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 필드 플레이트(510)를 형성하는 공정은, 필드산화막의 에지부에서 액티브 영역쪽으로 연장되어 상기 액티브 영역의 상면을 소정 부분 덮도록 형성하는 공정인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  5. 제3항에 있어서 상기 소스 및 드레인을 형성하는 공정전에 또는 공정후에, 상기 웰(520)내에 웰에 전압을 인가하기 위한 웰탭졍선을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  6. 제5항에 있어서 상기 웰 탭 정션을 형성하는 공정은 상기 소스영역과 인접하도록 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
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