KR0170320B1 - 고내압 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

고내압 트랜지스터 및 그 제조방법에 대해 기재되어 있다.
이는 반도체기판에 형성된 웰, 웰 상에 형성된 게이트전극, 게이트전극의 양측에 위치하고, 최하면이 웰의 최하면과 일치하는 제1 불순물영역, 제1 불순물영역 내에 위치하는 제2 불순물 영역 및 제2 불순물영역과 접하고, 제1 불순물영역 내에 위치하는 제3 불순물영역을 구비하는 것을 특징으로 한다. 따라서, 소오스/ 드레인 접합이 고농도, 중농도 및 저농도 불순물영역으로 형성되어 있어, 수평방향의 최대전계치를 낮출 수 있고, 전계의 분포를 넓게(broadly) 형성되도록 하고, 온 스태이트 저항을 조절할 수 있으며, 높은 전계로 인한 부정적인 효과를 줄일 수 있다.

Description

고내압 트랜지스터 및 그 제조방법
제1a도 내지 제1d도는 종래의 일 방법에 의한 고내압 트랜지스터의 레이아웃도이다.
제2a도 내지 제2d도는 종래의 일 방법에 의한 고내압 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
제3도는 본 발명에 의한 고내압 트랜지스터의 단면도이다.
제4a도 내지 제4d도는 본 발명에 의한 고내압 트랜지스터의 레이아웃도이다.
제5a도 내지 제5d도는 본 발명에 의한 고내압 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
50 : 반도체기판 52, 53 : 저농도 불순물영역
54 : 웰영역 62, 63 : 중농도 소오스/드레인
64 : 채널스톱층 65 : 게이트절연막
66 : 게이트전극 68, 69 : 고농도 소오스/드레인
70 : 가드링영역
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 드라이버(Driver) 집적회로용 고내압 트랜지스터 및 그 제조방법에 관한 것이다.
고내압 및 저저항을 필요로하는 반도체 장치의 일 예로서, 액정 표시소자(LCD)에 사용되는 드라이버 집적회로(이하, 구동 IC라 한다)를 들 수 있다.
일반적으로 구동 IC는 액정 표시장치(LCD) 분야에 가장 많이 사용되고 있으며, 그 외 마이콤(Microcomputer), 민생용 기기 및 산업용 분야에서 기기를 구동시키기 위한 구동회로에 광범위하게 사용되고 있다. 구동 IC는 주변기기와 접속하여 동작해야 하므로, 높은 내압(high breakdown voltage), 높은 동작 전압(high operating voltage), 높은 구동 전류(high driver current) 및 낮은 동작 저항(low on state resistance) 등을 필요로 한다. 이와 같은 요건을 만족시키기 위하여, 구동 IC는 저농도로 도우프된 고저항의 확산층을 갖도록 설계하는 것이 일반적이다. 그러나, 저농도로 도우프된 확산층의 농도를 낮출수록 내압은 커지게 도지만 구동 전류능력 및 동작전압은 낮아지게 된다. 또한 저농도의 확산층은 동작저항(RON)의 증가를 초래하고, 이로 인해 칩의 크기를 증가시켜야만 하는 문제점을 야기한다.
고내압용 MOS 트랜지스터로, 일반적으로 디 모스(Double Diffused MOS; 이하, DMOS라 칭함)를 사용하거나, 엘디디(Lightly Doped Drain, 이하, LDD라 칭함) 또는 디디디(Double Diffused Drain; 이하 DDD라 칭함) 구조의 모스 전계효과 트랜지스터(MOS Field Effect Transistor; MOSFET)를 사용하게 되는데, DMOS의 경우는, 동작전압을 높이는 데는 절대적으로 유리한 구조이나, 소자 하나가 차지하는 면적이 상대적으로 크다는 단점이 있다. DDD 또는 LDD 구조의 트랜지스터의 경우는, 충분히 높은 최고 동작전압 ((VOP)max)을 얻기가 어렵다.
제 1a도 내지 제1d도는 종래 일 방법에 의한 고내압 트랜지스터를 제조하기 위한 마스크패턴을 도시한 레이아웃도이고, 제2a도 내지 제 2d도는 상기 레이아웃도의 A-A'절단선을 잘라본 수직 단면도들이다.
제1a도 및 제2a도를 참조하면, 반도체기판에 웰(10)을 형성하는 공정, 상기 반도체기판 상에 패드산화막(12)을 형성하는 공정, 상기 패드산화막 상에 실리콘질화막(14)을 형성하는 공정, 마스크패턴 Ml을 이용하여 제1 내지 제4 영역(a 내지 d)이 노출되도록 상기 실리콘질화막(14)을 식각하는 공정을 진행한다.
제1b도 및 제2b도를 참조하면, 상기 결과물 상에, 마스크패턴 M2 및 M3을 이용하여 저농도 소오스/ 드레인 및 채널스톱층을 형성할 영역을 개방하는 감광막패턴(도시되지 않음)을 형성하는 공정, 상기 감광막패턴을 마스크로 하여 반도체기판에 제1 불순물이온을 주입하여 저농도 소오스/ 드레인 불순물층 및 채널스톱층을 형성하는 공정, 상기 감광막패턴을 제거하는 공정, 상기 질화막패턴(14)에 의해 개방된 제1 내지 제4 영역(a 내지 d)에 필드산화막(16)을 형성하는 공정을 진행한다.
이 때, 이온주입된 상기 제1 불순물이온들이 확산되어 저농도 소오스/ 드레인영역(20) 및 채널스톱층(22)이 형성된다.
제Ic도 및 제2c도를 참조하면, 저농도 소오스/드레인(20) 및 채널스톱층(22)이 형성된 결과물 상에, 게이트산화막(24)을 형성하는 공정, 상기 게이트산화막 상에, 예컨대 불순물이 도우프된 다결정실리콘을 침적하는 공정, 게이트전극을 형성하기 위한 마스크패턴 (M4)을 이용하여 상기 다결정실리콘층 및 게이트산화막을 패터닝하여 게이트전극(26)을 형성하는 공정을 진행한다.
제1d도 및 제2d도를 참조하면, 고농도 소오스/ 드레인영역을 한정하기 위한 마스크패턴(M5)을 이용하여 상기 기판에 제2 불순물이온을 주입하여 고농도 소오스/ 드레인(28)을 형성하는 공정, 채널스톱 영역(22)의 바깥 영역에 제3 불순물이온을 주입하여 가드링(30)을 형성하는 공정을 진행한다.
상기한 종래의 방법에 따르면, 높은 내압을 얻기 위하여 제1 불순물의 농도를 저농도로 이온주입하는데, 이로 인해 동작저항(RON)이 증가하고, 동작전압이 낮아지는 문제점이 있다.
따라서, 본 발명의 목적은 온 스태이트 저항을 낮출 수 있는 고내압 트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 높은 동작전압을 얻을 수 있는 고내압 트랜지스터를 제공함에 있다.
본 발명의 또다른 목적은 상기한 고내압 트랜지스터의 적합한 제조방법을 제공함에 있다.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 고내압 트랜지스터는, 반도체기판에 형성된 웰; 상기 웰 상에 형성된 게이트전극; 상기 게이트전극의 양측에 위치하고, 최하면이 상기 웰의 최하면과 일치하는 제1 불순물영역; 상기 제1 불순물영역 내에 위치하는 제2 불순물 영역; 및 상기 제2 불순물영역과 접하고, 상기 제1 불순물영역 내에 위치하는 제3 불순물영역을 구비하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 제2 불순물영역의 농도는 상기 제1 불순물영역의 농도보다 높고, 제3 불순물영역의 농도보다 낮은 것이 바람직하다.
본 발명의 바람직한 실시예에 따르면, 소오스영역을 포함하는 제1 불순물영역의 길이와 드레인영역을 포함하는 제1 불순물영역의 길이가 서로 다르게 형성할 수도 있다.
본 발명의 바람직한 실시예에 따르면, 상기 제1 불순물영역은 드레인영역쪽에만 형성될 수도 있다.
상기 목적을 달성하기 위한 본 발명에 의한 고내압 트랜지스터의 제조방법은, 채널영역과 가드링영역을 제외한 영역의 반도체기판에 제1 불순물을 이온주입하여 제1 불순물영역을 형성하는 제1 공정; 상기 제1 불순물영역을 제외한 영역에 제2 불순물을 이온주입하여 상기 제1 불순물영역과 최하면이 일치하는 웰을 형성하는 제2 공정; 상기 제1 불순물영역 내에, 제1 불순물과 같은 도전형의 제3 불순물을 이온주입하여 제2 불순물영역을 형성하는 제3 공정; 가드링영역에 상기 제2 불순물과 같은 도전형의 제4 불순물을 이온주입하는 제4 공정; 채널영역과 고농도 소오스/ 드레인영역 및 가드링영역을 제외한 영역의 기판표면에, 필드절연막을 형성하는 제5 공정; 채널영역 상부의 반도체기판 상에 게이트전극을 형성하는 제6 공정; 및 고농도의 소오스/ 드레인이 형성될 영역에 상기 제1 불순물과 같은 도전형의 제5 불순물을 이온주입하여, 상기 제2 불순물영역과 일 측이 접하고, 상기 제1 불순물영역 내에 위치하는 고농도의 소오스/ 드레인영역을 형성하는 제7 공정을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제2 불순물영역은, 상기 제1 불순물영역의 농도보다 높고, 상기 고농도의 소오스/ 드레인영역의 농도보다 낮은 농도로 형성하는 것이 바람직하다.
본 발명의 바람직한 실시예에 따르면, 소오스영역을 포함하는 제1 불순물영역의 길이와, 상기 드레인영역을 포함하는 제1 불순물영역의 길이를 서로 다르게 형성할 수도 있다.
본 발명의 바람직한 실시예에 따르면, 상기 제1 불순물영역을 드레인쪽에만 형성할 수도 있다.
본 발명의 고내압 트랜지스터 및 그 제조방법에 따르면, 소오스/ 드레인 접합이 고농도, 중농도 및 저농도 불순물영역으로 형성되어 있어, 수평방향의 최대전계치를 낮출 수 있고, 전계의 분포를 넓게(broadly) 형성되도록하고, 온 스태이트 저항을 조절할 수 있으며, 높은 전계로 인한 부정적인 효과를 줄일 수 있다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 더욱 상세히 설명하기로 한다.
[구 조 ]
제3도는 본 발명의 일 실시예에 의한 고내압 트랜지스터를 도시한 단면도이다.
도면 참조부호 50은 반도체기판을, 52/ 53은 저농도의 불순물영역을, 54는 웰을, 62/ 63은 중농도의 소오스/ 드레인영역을, 64는 채널스톱층을, 65는 게이트절연막을, 66은 게이트전극을 68/ 69는 고농도의 소오스 /드레인영역을, 그리고 70은 가드링영역을 각각 나타낸다.
제3도에 따르면, 채녈영역 및 가드링영역을 포함하도록 웰(54)이 형성되어 있고, 상기 게이트전극의 양측에, 최하면이 상기 웰의 최하면과 일치하도록 저농도의 불순물영역(52/ 53)이 형성되어 있다.
상기 저농도의 불순물영역 보다 농도가 높고, 고농도의 소오스/ 드레인영역 보다 농도가 낮은 중농도의 소오스/ 드레인영역(62/ 63)은 상기 저농도의 불순물영역 내에 형성되어 있으며, 고농도의 소오스/ 드레인영역(68/ 69)은 상기 저농도의 불순물영역 내에, 상기 중농도의 소오스/드레인영역과 그 일측이 접하도록 형성되어 있다.
필드산화막(60)은 상기 고농도의 소오스영역(68), 채널영역 및 고농도의 드레인영역(69)을 제외한 영역의 반도체기판 표면에 형성되어 있다.
저농도 및 고농도의 가드링영역(64 및 70)은 상기한 트랜지스터를 둘러싸는 형태로 형성되어, 채널저지층의 역활을 한다.
소오스영역을 포함하는 저농도 불순물영역(52)의 길이와 드레인영역을 포함하는 저농도 불순물영역(53)의 길이가 서로 다르게 형성될 수도 있다.
또한, 칩의 사이즈를 줄이기 위하여, 상기 저농도 불순물영역은 드레인영역쪽에만 형성될 수도 있다.
본 발명에 의한 고내압 트랜지스터에 의하면, 소오스/드레인영역이 고농도, 중농도 및 저농도로 형성되어 있어서, 높은 동작전압을 얻을 수 있으며, 최대전계치를 낮출 수 있고, 전계분포를 넓게 형성할 수 있다.
[제조방법]
제4a도 내지 제4d도는 본 발명에 의한 고내압 트랜지스터의 레이아웃도이다.
제5a도 내지 제5d도는 본 발명에 의한 고내압 트랜지스터의 제조방법을 설명하기 위해 도시된 단면도들로서, 제4a도 내지 제4d도의 A-A'선을 자른 단면도들이다.
먼저, 제4a도는 웰 및 저농도 불순물영역을 정의하기 위한 마스크패턴(Pl)을 도시한 레이아웃도이고, 제5a도는 웰(54) 및 저농도 불순물영역(52/ 53)을 형성하는 단계의 단면도이다.
이 단계는, 반도체기판(50)에 통상의 웰 형성 공정으로, 제4a도의 마스크패턴 Pl을 이용하여 소오스영역 및 드레인영역이 포함되도록, 상기 반도체기판과 반대 도전형의 제1 불순물을 저농도로 이온주입하는 제1 공정, 채널영역과 가드링영역이 포함되도록 반도체기판과 같은 도전형의 제2 불순물을 이온주입하는 제2 공정, 및 이온주입된 상기 불순물 확산시켜 소오스/ 드레인영역을 포함하는 저농도 불순물영역(52/53)과, 채널영역 및 가드링영역을 포함하는 웰영역(54)을 형성하는 제3 공정으로 이루어진다.
상기 제1 불순물은, 반도체기판의 도전형이 P형일 경우, 예컨대 인(P) 이온을 100 ~ 200KeV의 에너지와, 1.0×1012~ 1.0× 1013이온/㎠의 도우즈로 이온주입되고, 상기 제2 불순물은 상기 제1 불순물과 반대 도저형으로 이온주입된다.
Pl은 웰 및 저농도 불순물영역을 정의하기 위한 마스크패턴이다.
제4b도는 실리콘질화막을 패터닝하기 위한 마스크패턴(P2, P3)을 도시한 레이아웃도이고, 제5b도는 실리콘질화막을 패터닝하는 단계의 단면도이다.
이 단계도, 반도체기판 상에 패드산화막(56)을 형성한 후, 마스크용 실리콘질화막(58)을 적층하는 제1 공정, 제4b도의 마스크패턴 P2 및 P3를 이용한 사진식각 공정으로, 상기 실리콘질화막(58)을 부분적으로 식각함으로써 채널영역(C로 표시), 고농도 소오스영역(S로 표시), 고농도의 드레인영역(D로 표시) 및 가드링영역(G로 표시)에 질화막패턴을 각각 형성하는 제2 공정으로 이루어진다.
상기 패드산화막(56)은 스트레스(stress)완화용으로, 예컨대 500 ~ 900Å 정도의 두께로 성장시키고, 상기 실리콘질화막(58)은 1,500 ~ 2,000Å 정도의 두께로 증착한다. 이 때, 필드산화막의 버즈비크(bird's beak)의 크기를 줄이기 위해, 상기 패드산화막 상에, 예컨대 저온화학 기상증착(LPCVD)에 의한 비정질 실리콘을 1,000 ~ 1,500Å 정도의 두께로 증착하여, 후속 필드산화막 형성공정을 쎄폭스(SEPOX) 방법으로 진행할 수도 있다.
P2는 채널영역을, P3는 고농도의 소오스/ 드레인영역을 정의하기 위한 마스크패턴이다.
필요에 따라서, 상기 고농도의 소오스영역(S로 표시)의 길이를 고농도의 드레인영역(D로 표시)의 길이보다 짧게 하여, 드레인쪽만 고내압으로 형성함으로써 칩 사이즈를 줄일 수 있다.
제4c도는 상기 저농도의 불순물영역보다 높은 농도의 중농도의 소오스/ 드레인영역을 정의하기 위한 마스크패턴(P4)과, 저농도의 가드링영역을 한정하기 위한 마스크패턴(P5)을 추가한 레이아웃도이고, 제5c도는 필드산화막(60), 중농도의 소오스/드레인영역(62/63) 및 저농도의 가드링영역(64)을 형성하는 단계의 단면도이다.
이 단계는, 마스크패턴 P4를 이용하여 중농도의 소오스/ 드레인이 형성될 영역에 제1 불순물과 동일한 도전형의 제3 불순물을 이온주입하는 제1 공정, 마스크패턴 P5를 이용하여 가드링영역이 형성될 영역에 제2 불순물과 동일한 도전형의 제4 불순물을 이온주입하는 제2 공정 및 채널영역, 고농도의 소오스/ 드레인영역 및 가드링영역을 제외한 영역에 필드산화막 (60)을 형성하는 제3 공정으로 이루어진다.
상기 제3 공정은, 100℃ 정도의 온도에서 진행되며, 이 때 필드산화막(60)은 5,000 ~ 9,000Å 정도의 두께로 형성한다. 상기 필드산화막을 형성하기 위한 열적 에너지에 의해, 중농도의 소오스/ 드레인영역 및 가드링 영역에 도우프되어 있던 불순물이 반도체기판 쪽으로 확산되어 중농도 소오스/ 드레인영역(62/ 63) 및 저농도의 가드링영역(64)이 형성된다.
상기 제3 불순물은, 반도체기판이 P형일 경우, 예컨대 N형의 이온을 60 ~ 100KeV의 에너지와 5.0 × 1012~ 5.0 × 1013이온/㎠의 도우즈량으로 이온주입한다.
상기 제4 불순물은 상기 제3 불순물과 반대의 도전형으로 주입된다.
상기 저농도의 가드링영역(64)은 채널 저지층의 역활을 한다.
마스크패턴 P4는 중농도의 소오스/ 드레인영역을, P5는 가드링영역을 정의하기 위한 마스크패턴이다.
제4d도는 게이트전극을 패터닝하기 위한 마스크패턴(P6)을 추가한 레이아웃도이고, 제5d도는 게이트전극(66), 고농도의 소오스/ 드레인영역(68/ 69) 및 고농도의 가드링영역(70)을 형성하는 단계의 단면도이다.
이 단계는, 필드산화막이 형성되어 있는 결과물 상에 게이트절연막(65)을 형성하는 제1 공정, 결과물 전면에 도전물질을 침적한 후, 마스크패턴 P6을 이용한 사진식각 공정을 행하여 게이트전극(66)을 형성하는 제2 공정, 고농도의 소오스/ 드레인이 형성될 영역에 제5 불순물을 이온주입함으로써 고농도의 소오스/ 드레인영역(68/69)을 형성하는 제3 공정 및 고농도 가드링영역에 제6 불순물을 이온주입함으로써 고농도의 가드링영역(70)을 형성하는 제4 공정으로 이루어진다.
상기 게이트절연막(65)은, 예컨대 1,000Å 정도의 열산화막으로 형성되고, 상기 게이트전극(66)은, 예컨대 다결정실리콘을 2,000 ~ 5,000Å 정도의 두께로 도포한 후, 포클(POCL3) 도핑을 실시한 후 반응성 이온 에칭(Reactive Ion Etching; RIE)법에 의해 패터닝함으로써 형성된다.
P6은 게이트전극을 형성하기 위한 마스크패턴이다.
고농도의 소오스/ 드레인영역(68/ 69)을 형성하는 상기 제3 공정은 제4c도의 마스크패턴 P4와 필드산화막(60) 및 게이트전극(66)을 이용하여 진행할 수 있으며, 고농도의 가드링영역(70)을 형성하는 제4 공정은 제4C 도의 마스크패턴 P5와 필드산화막(60)을 이용하여 진행할 수 있다.
상기 제5 불순물은, 기판의 도전형이 P형일 경우, 예컨대 아세닉(AS) 이온을 40 ~ 60KeV의 에너지와 1.0 × 1015~ 1.0 × 1016이온/㎠의 도우즈로 주입되고, 웰의 도전형이 N형일 경우, 예컨대 보론(B) 이온을 40 ~ 80KeV의 에너지와 1.0 × 1015~ 1.0 × 1016이온/㎠의 도우즈로 주입된다.
상기 제6 불순물은 상기 제5 불순물과는 반대의 도전형으로 주입된다.
이후의 공정은 통상의 CMOS 트랜지스터 제조공정에 따른다.
이로써, 소오스/ 드레인영역이 저농도, 중농도 및 고농도의 불순물영역으로 구성된 고내압 트랜지스터를 완성한다. 언급한 바와 같이, 상기 소오스영역쪽과 드레인영역쪽의 저농도 불순물영역의 길이를 다르게 형성할 수도 있으며, 칩 사이즈를 줄이기 위해 상기 저농도의 불순물영역을 드레인쪽에서만 형성할 수도 있다.
상술한 본 발명에 의한 고내압 트랜지스터 및 그 제조방법에 따르면,
첫째 소오스/ 드레인 접합이 고농도, 중농도 및 저농도 불순물영역으로 형성되어 있어, 드레인에 인가되는 전압이 기판과 저농도 불순물영역간의 P/N접합, 저농도 불순물영역과 중농도 소오스/드레인영역과의 경계지점 및 중농도 소오스/ 드레인영역과 고농도 소오스/ 드레인영역의 경계지점에 부산되어 분포하므로, 수평방향의 최대전계치를 낮출 수 있고,
둘째, 전계의 분포를 넓게(broadly)형성되도록 하고,
세째, 중농도 소오스/ 드레인영역의 농도와 길이를 조절함으로써 트랜지스터의 온 스태이트 저항을 조절할 수 있으며,
네째, 수평방향의 최대전계치를 낮게 유지함으로써 높은 전계로 인한 부정적인 효과를 줄일 수 있다. 즉, 핫 전자/ 정공쌍(electron/hole pair)의 발생을 억제함으로써, 기판전위 상승을 억제하고, 캐리어 주입(carrier injection)을 효과적으로 억제하여 높은 동작전압을 구현할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 속한 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함을 명백하다.

Claims (8)

  1. 반도체기판에 형성된 웰; 상기 웰 상에 형성된 게이트전극; 상기 게이트전극의 양측에 위치하고, 최하면이 상기 웰의 최하면과 일치하는 제1 불순물영역; 상기 제1 불순물영역 내에 위치하는 제2 불순물 영역; 및 상기 제2 불순물영역과 접하고, 상기 제1 불순물영역 내에 위치하는 제3 불순물영역을 구비하는 것을 특징으로 하는 고내압 트랜지스터.
  2. 제1항에 있어서, 상기 제2 불순물영역의 농도는 상기 제1 불순물영역의 농도보다 높고, 상기 제3 불순물영역의 농도보다 낮은 것을 특징으로 하는 고내압 트랜지스터.
  3. 제1항에 있어서, 소오스영역을 포함하는 제1 불순물영역의 길이와 드레인영역을 포함하는 제1 불순물영역의 길이가 서로 다른 것을 특징으로 하는 고내압 트랜지스터.
  4. 제1항에 있어서, 상기 제1 불순물영역은 드레인영역쪽에만 형성되어 있는 것을 특징으로 하는 고내압 트랜지스터.
  5. 채널영역과 가드링영역을 제외한 영역의 반도체기판에 제1 불순물을 이온주입하여 제1 불순물영역을 형성하는 제1 공정; 상기 제1 불순물영역을 제외한 영역에 제2 불순물을 이온주입하여 상기 제1 불순물영역과 최하면이 일치하는 웰을 형성하는 제2 공정; 상기 제1 불순물영역 내에, 제1 불순물과 같은 도전형의 제3 불순물을 이온주입하여 제2 불순물영역을 형성하는 제3 공정; 가드링영역에 상기 제2 불순물과 같은 도전형의 제4 불순물을 이온주입하는 제4 공정; 채널영역과 고농도 소오스/ 드레인영역 및 가드링영역을 제외한 영역의 기판 표면에 필드절연막을 형성하는 제5 공정; 채널영역 상부의 반도체기판 상에 게이트전극을 형성하는 제6 공정; 및 고농도의 소오스/드레인이 형성될 영역에 상기 제1 불순물과 같은 도전형의 제5 불순물을 이온주입하여, 상기 제2 불순물영역과 일 측이 접하고, 상기 제1 불순물영역 내에 위치하는 고농도의 소오스/드레인영역을 형성하는 제7 공정을 포함하는 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 제2 불순물영역은, 상기 제1 불순물영역의 농도보다 높고, 상기 고농도의 소오스/ 드레인영역의 농도보다 낮은 농도로 형성하는 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
  7. 제5항에 있어서, 소오스영역을 포함하는 제1 불순물영역의 길이와, 상기 드레인영역을 포함하는 제1 불순물영역의 길이를 서로 다르게 형성하는 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
  8. 제5항에 있어서, 상기 제1 불순물영역을 드레인쪽에만 형성하는 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
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